JPH06174794A - ディジタル環境でアナログ試験信号を使用する方法及び装置 - Google Patents
ディジタル環境でアナログ試験信号を使用する方法及び装置Info
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- JPH06174794A JPH06174794A JP5221037A JP22103793A JPH06174794A JP H06174794 A JPH06174794 A JP H06174794A JP 5221037 A JP5221037 A JP 5221037A JP 22103793 A JP22103793 A JP 22103793A JP H06174794 A JPH06174794 A JP H06174794A
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- B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
(57)【要約】
【目的】 簡明なアナログ試験パターンが直接適用でき
る電子回路配置の試験方法及び試験装置の提供 【構成】 この試験方法では、最初に、予め定められた
特性を持つ試験信号が供給される。次に、電子回路配置
は予め定められたモードで動作する。最後に、引き続い
て評価するために電子回路配置の１つ又はそれ以上の特
定の信号出力から意図された特性を持つ結果信号が抽出
される。特に、アナログ原信号がディジタル・ビットス
トリームに変調され、引き続いて試験信号がディジタル
・ビットストリームのアナログ瀘波を通して生成され
る。更に特に、抽出は出力波結果信号を継起的なしきい
値レベルで繰り返し判別し、それぞれの瞬間に寒暖計形
信号符号を生成するために、引き続いて継起的な判別ビ
ットストリーム結果を一線上に再整列させる。
る電子回路配置の試験方法及び試験装置の提供 【構成】 この試験方法では、最初に、予め定められた
特性を持つ試験信号が供給される。次に、電子回路配置
は予め定められたモードで動作する。最後に、引き続い
て評価するために電子回路配置の１つ又はそれ以上の特
定の信号出力から意図された特性を持つ結果信号が抽出
される。特に、アナログ原信号がディジタル・ビットス
トリームに変調され、引き続いて試験信号がディジタル
・ビットストリームのアナログ瀘波を通して生成され
る。更に特に、抽出は出力波結果信号を継起的なしきい
値レベルで繰り返し判別し、それぞれの瞬間に寒暖計形
信号符号を生成するために、引き続いて継起的な判別ビ
ットストリーム結果を一線上に再整列させる。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路配置<electro
nic circuitry arrangement>を試験する方法であって、
次の各ステップすなわち： - 予め定められた特性<habitus> をもつ試験信号を、上
記回路配置の特定の信号入力手段に供給するステップ； - 上記回路配置を予め定められたモードで動作させるス
テップ； - 意図された特性をもつ結果信号を、引き続いて該結果
信号を評価するために、上記回路配置の特定の信号出力
手段から抽出するステップ；を含む方法に関する。
nic circuitry arrangement>を試験する方法であって、
次の各ステップすなわち： - 予め定められた特性<habitus> をもつ試験信号を、上
記回路配置の特定の信号入力手段に供給するステップ； - 上記回路配置を予め定められたモードで動作させるス
テップ； - 意図された特性をもつ結果信号を、引き続いて該結果
信号を評価するために、上記回路配置の特定の信号出力
手段から抽出するステップ；を含む方法に関する。
【０００２】
【従来の技術】電子回路の複雑さの増大に伴って、その
ような電子回路を試験することは商業的に当を得た技術
になって来ている。ディジタル回路を試験することは、
集積化されたチップ・レベルにおいても、或いはボード
・レベルにおいても、著しい進歩が示されている。複雑
な試験パターンの生成、回路配置からの抽出へのその応
用及び引き続く回路配置の評価は、英国特許第GB-A 2,1
95,185号とこれに対応する米国特許出願第07/90489号;
第07/374,515号; 第07/420,612号に例示されるように、
多大の注目が集められており、これらはいずれも本出願
と同一出願人によるもので、且つ境界走査試験標準BST
に係わるものであって、茲に参考文献として引用する。
このような試験は、その試験パターンが試験の目的で特
別に設計され日常使用される入力信号とは無関係である
ことを要するものであるから、構造的な試験と呼ばれ
る。これと対照的にアナログ回路はそれが孤立している
時もアナログ／ディジタル混合回路の一部の時も通常は
機能的な試験が実施され、その場合には装置は意図され
た標準機能性の一部を実行しなければならない。試験信
号はしばしば、例えばシヌソイド<sinusoid>発生器のよ
うな、或る種の信号形成器により生成される。それに続
いて何らかの結果信号から検出できるような回路機能性
が正常と思われるか否かが観察される。
ような電子回路を試験することは商業的に当を得た技術
になって来ている。ディジタル回路を試験することは、
集積化されたチップ・レベルにおいても、或いはボード
・レベルにおいても、著しい進歩が示されている。複雑
な試験パターンの生成、回路配置からの抽出へのその応
用及び引き続く回路配置の評価は、英国特許第GB-A 2,1
95,185号とこれに対応する米国特許出願第07/90489号;
第07/374,515号; 第07/420,612号に例示されるように、
多大の注目が集められており、これらはいずれも本出願
と同一出願人によるもので、且つ境界走査試験標準BST
に係わるものであって、茲に参考文献として引用する。
このような試験は、その試験パターンが試験の目的で特
別に設計され日常使用される入力信号とは無関係である
ことを要するものであるから、構造的な試験と呼ばれ
る。これと対照的にアナログ回路はそれが孤立している
時もアナログ／ディジタル混合回路の一部の時も通常は
機能的な試験が実施され、その場合には装置は意図され
た標準機能性の一部を実行しなければならない。試験信
号はしばしば、例えばシヌソイド<sinusoid>発生器のよ
うな、或る種の信号形成器により生成される。それに続
いて何らかの結果信号から検出できるような回路機能性
が正常と思われるか否かが観察される。
【０００３】
【発明が解決しようとする課題】このような試験は比較
的費用の掛かるものであって、しばしば極度に多機能で
高価な試験用マシンを用いて生成する特別の信号の発生
を必要とする。簡単で汎用の試験用マシンの使用を許容
し、一方では効果的なディジタル技術を可能な限り創造
的に使用することへの需要が認識されている。
的費用の掛かるものであって、しばしば極度に多機能で
高価な試験用マシンを用いて生成する特別の信号の発生
を必要とする。簡単で汎用の試験用マシンの使用を許容
し、一方では効果的なディジタル技術を可能な限り創造
的に使用することへの需要が認識されている。
【０００４】従って、本発明の目的はとりわけ、容易に
生成され記憶されるようなアナログ試験パターンが直接
適用できる電子回路配置の試験方法を提供することであ
る。
生成され記憶されるようなアナログ試験パターンが直接
適用できる電子回路配置の試験方法を提供することであ
る。
【０００５】
【課題を解決するための手段】そこで、本発明の１つの
態様は、アナログ原信号<analog parent signal>をディ
ジタル・ビットストリームに変調し、引き続いて該ディ
ジタル・ビットストリームをアナログ瀘波することを通
して上記試験信号を生成することを特徴とする。
態様は、アナログ原信号<analog parent signal>をディ
ジタル・ビットストリームに変調し、引き続いて該ディ
ジタル・ビットストリームをアナログ瀘波することを通
して上記試験信号を生成することを特徴とする。
【０００６】上記変調は、一次又は二次シグマ・デルタ
変調であることを好適とする。この変調のやり方は極め
て簡明であり、その他の技術も同様に利用できる。
変調であることを好適とする。この変調のやり方は極め
て簡明であり、その他の技術も同様に利用できる。
【０００７】上記抽出は、出力波結果信号を継起的な<s
uccessive>しきい値レベルで繰り返し判別し、引き続い
て継起的な判別ビットストリーム結果を、それぞれの瞬
間に寒暖計形信号符号<thermometer signal code> を生
成するために、一線上に再整列させる<realigning>ステ
ップを含むことを好適とする。茲でもまた、アナログ・
インターフェース部分は極めて簡明である。
uccessive>しきい値レベルで繰り返し判別し、引き続い
て継起的な判別ビットストリーム結果を、それぞれの瞬
間に寒暖計形信号符号<thermometer signal code> を生
成するために、一線上に再整列させる<realigning>ステ
ップを含むことを好適とする。茲でもまた、アナログ・
インターフェース部分は極めて簡明である。
【０００８】本発明はまた、前に述べた電子回路配置を
試験する装置に関し、該装置は特に、原信号<parent si
gnal> をディジタル・ビットストリームに変調する変調
手段と、該ディジタル・ビットストリームをアナログ瀘
波することを通して上記試験信号を生成するために、上
記変調手段によって該ディジタル・ビットストリームを
供給される瀘波手段と、を有するものである。これは簡
明に実現することが判っている。当然にこの試験は境界
走査試験又は自己試験構造であろう。これらの手法はい
ずれもたやすく実現できることが判っている。
試験する装置に関し、該装置は特に、原信号<parent si
gnal> をディジタル・ビットストリームに変調する変調
手段と、該ディジタル・ビットストリームをアナログ瀘
波することを通して上記試験信号を生成するために、上
記変調手段によって該ディジタル・ビットストリームを
供給される瀘波手段と、を有するものである。これは簡
明に実現することが判っている。当然にこの試験は境界
走査試験又は自己試験構造であろう。これらの手法はい
ずれもたやすく実現できることが判っている。
【０００９】本発明はまた、上述の方法を実行する対象
としての電子回路配置にも関し、これは、試験信号を受
信する試験信号入力手段と、上記試験信号入力手段によ
り供給され、予め定められた動作モードで上記試験信号
について演算して、予め定められた特性をもつ結果信号
を生成する演算手段と、それに引き続く評価のために上
記結果信号を出力する結果信号出力手段と、を有する電
子回路配置において、アナログ原信号から導かれたディ
ジタル・ビットストリームを記憶するディジタル記憶手
段と、該ディジタル記憶手段により供給されて上記ディ
ジタル・ビットストリームをアナログ瀘波することを通
して上記試験信号を生成する瀘波手段とを有する試験信
号源手段により供給される上記試験信号入力手段を持
つ。この電子回路配置は、集積回路チップであること
も、チップの集合であることも、チップの搭載された印
刷回路ボードであることも、又はその他任意の適切なパ
ッケージ・レベルのものであることもあろう。
としての電子回路配置にも関し、これは、試験信号を受
信する試験信号入力手段と、上記試験信号入力手段によ
り供給され、予め定められた動作モードで上記試験信号
について演算して、予め定められた特性をもつ結果信号
を生成する演算手段と、それに引き続く評価のために上
記結果信号を出力する結果信号出力手段と、を有する電
子回路配置において、アナログ原信号から導かれたディ
ジタル・ビットストリームを記憶するディジタル記憶手
段と、該ディジタル記憶手段により供給されて上記ディ
ジタル・ビットストリームをアナログ瀘波することを通
して上記試験信号を生成する瀘波手段とを有する試験信
号源手段により供給される上記試験信号入力手段を持
つ。この電子回路配置は、集積回路チップであること
も、チップの集合であることも、チップの搭載された印
刷回路ボードであることも、又はその他任意の適切なパ
ッケージ・レベルのものであることもあろう。
【００１０】種々の有益な態様が従属請求項に記載され
ている。
ている。
【００１１】
【実施例】図１は、原型的な<archetypical>試験器マシ
ンの設定を示し、これは試験信号発生器20、試験される
デバイス22、及び結果信号評価器24を有する。試験信号
発生器は試験信号を生成し、試験されるデバイスはこの
信号を受信して引き続き正常動作モード又はその他の予
め定められたモードで制御され、結果信号評価器は試験
されるデバイスが良好に機能しているか否かを結果信号
から確認する。この能力<qualification> は、試験がそ
れだけで構造的であるか又は機能的であるかをあてはめ
る。結果は種々の能力を表示する：それは「良好」とか
「欠陥有り」とか「一部良好、要修理、但し他は依然役
に立つ」例えば XY MHz より下のクロック周波数では正
しく動作、とか又は信号対雑音比を表示すると云うよう
な特定の能力等々である。試験されるデバイスは、単一
の集積回路チップのこともあり、又は多重チップのボー
ド、ウェファ規模の集積回路、その他任意の適切なパッ
ケージ・レベルのこともある。ディジタル信号の試験に
関しては、前記の特許出願に広汎な詳細が示され、実
際、試験対象の回路についての試験手順及び試験規定は
境界走査試験標準<Boundary Scan Test Standard> に合
致している。とりわけ、このことは連続データ・イン・
ピン<serial data in pin>、連続データ・アウト・ピ
ン、試験クロック・ピン、及び制御信号用の１ないし２
の余分なピンを意味する。
ンの設定を示し、これは試験信号発生器20、試験される
デバイス22、及び結果信号評価器24を有する。試験信号
発生器は試験信号を生成し、試験されるデバイスはこの
信号を受信して引き続き正常動作モード又はその他の予
め定められたモードで制御され、結果信号評価器は試験
されるデバイスが良好に機能しているか否かを結果信号
から確認する。この能力<qualification> は、試験がそ
れだけで構造的であるか又は機能的であるかをあてはめ
る。結果は種々の能力を表示する：それは「良好」とか
「欠陥有り」とか「一部良好、要修理、但し他は依然役
に立つ」例えば XY MHz より下のクロック周波数では正
しく動作、とか又は信号対雑音比を表示すると云うよう
な特定の能力等々である。試験されるデバイスは、単一
の集積回路チップのこともあり、又は多重チップのボー
ド、ウェファ規模の集積回路、その他任意の適切なパッ
ケージ・レベルのこともある。ディジタル信号の試験に
関しては、前記の特許出願に広汎な詳細が示され、実
際、試験対象の回路についての試験手順及び試験規定は
境界走査試験標準<Boundary Scan Test Standard> に合
致している。とりわけ、このことは連続データ・イン・
ピン<serial data in pin>、連続データ・アウト・ピ
ン、試験クロック・ピン、及び制御信号用の１ないし２
の余分なピンを意味する。
【００１２】本発明は、シヌソイド<sinusoids> 、多重
トーン信号、及びブロック波を含む任意の波形のよう
な、試験されるデバイスそのものに与えられるアナログ
試験信号を用いる。上述の環境は回路配置をディジタル
試験信号で動作させるのにも同様に用いられるが、これ
は制約とはならない。試験信号源20は１つ又はそれ以上
の試験信号出力端子を並列に持ち、試験パターンを記憶
するメモリを内部に有し、１つの出力端子に種々の試験
信号を多重化するための多重化手段を持ち、境界走査試
験標準による制御ビット列を出力し、及びその他の機能
を持つ。しかし簡単のためにそれらは図示されていな
い。また試験の開始及び終了についても簡単のために表
示されていない。
トーン信号、及びブロック波を含む任意の波形のよう
な、試験されるデバイスそのものに与えられるアナログ
試験信号を用いる。上述の環境は回路配置をディジタル
試験信号で動作させるのにも同様に用いられるが、これ
は制約とはならない。試験信号源20は１つ又はそれ以上
の試験信号出力端子を並列に持ち、試験パターンを記憶
するメモリを内部に有し、１つの出力端子に種々の試験
信号を多重化するための多重化手段を持ち、境界走査試
験標準による制御ビット列を出力し、及びその他の機能
を持つ。しかし簡単のためにそれらは図示されていな
い。また試験の開始及び終了についても簡単のために表
示されていない。
【００１３】種々のタスクを分割することについて、最
初の可能性としては、試験信号発生器の28の部分にある
特定のエレメント及び記憶されているビット・パターン
に基づいて、28の部分内にアナログ信号が生成されるこ
とである。２番目の可能性としては、試験されるデバイ
スの同じパッケージ（ボード、チップ等）の28の部分に
これらのアナログ試験信号が生成されることである。２
番目の場合は図中で試験されるデバイス22及び28の部分
を含む破線26で囲んだもので表示されている。このこと
はアナログ試験信号のディジタル表現のみが外部から試
験されるデバイスに伝達されることを要することを意味
する。もう１つの可能性としては、ブロック20のほぼ全
部が例えば集積回路チップのような同一パッケージに試
験されるデバイス自身として含まれている場合である。
これは試験パターンを与えるということに関する限り自
己試験構成を表すことになる。
初の可能性としては、試験信号発生器の28の部分にある
特定のエレメント及び記憶されているビット・パターン
に基づいて、28の部分内にアナログ信号が生成されるこ
とである。２番目の可能性としては、試験されるデバイ
スの同じパッケージ（ボード、チップ等）の28の部分に
これらのアナログ試験信号が生成されることである。２
番目の場合は図中で試験されるデバイス22及び28の部分
を含む破線26で囲んだもので表示されている。このこと
はアナログ試験信号のディジタル表現のみが外部から試
験されるデバイスに伝達されることを要することを意味
する。もう１つの可能性としては、ブロック20のほぼ全
部が例えば集積回路チップのような同一パッケージに試
験されるデバイス自身として含まれている場合である。
これは試験パターンを与えるということに関する限り自
己試験構成を表すことになる。
【００１４】本発明は試験されるデバイスそのものから
導かれるアナログ試験信号を用いる。原理的にはそのよ
うなアナログ信号は例えば其処から抽出された振幅とか
周波数等のような特定のアナログ量により又はモデル・
アナログ信号との比較により評価されよう。これについ
ては簡単のためにこれ以上は論じられていない。もう１
つのタイプの評価は、評価する前に先ずアナログ信号を
ビット・ストリームに変換する。最初の可能性として
は、この変換は結果信号評価器のうちの30という部分内
の特定のエレメントに基づいて結果信号評価器の部分30
で起きる。２番目の可能性としては、この変換は試験さ
れるデバイスの同じパッケージ（ボード、チップ等）の
中で起きる。２番目の場合は図中で試験されるデバイス
22及び30の部分を含む破線26で囲んだもので表示されて
いる。このことはアナログ結果信号のディジタル表現の
みが試験されるデバイスから外部に伝達されることを要
することを意味する。もう１つの可能性としては、評価
は回路の内部でなされる。これは結果パターンを出力す
るということに関する限り自己試験構成を表すことにな
る。
導かれるアナログ試験信号を用いる。原理的にはそのよ
うなアナログ信号は例えば其処から抽出された振幅とか
周波数等のような特定のアナログ量により又はモデル・
アナログ信号との比較により評価されよう。これについ
ては簡単のためにこれ以上は論じられていない。もう１
つのタイプの評価は、評価する前に先ずアナログ信号を
ビット・ストリームに変換する。最初の可能性として
は、この変換は結果信号評価器のうちの30という部分内
の特定のエレメントに基づいて結果信号評価器の部分30
で起きる。２番目の可能性としては、この変換は試験さ
れるデバイスの同じパッケージ（ボード、チップ等）の
中で起きる。２番目の場合は図中で試験されるデバイス
22及び30の部分を含む破線26で囲んだもので表示されて
いる。このことはアナログ結果信号のディジタル表現の
みが試験されるデバイスから外部に伝達されることを要
することを意味する。もう１つの可能性としては、評価
は回路の内部でなされる。これは結果パターンを出力す
るということに関する限り自己試験構成を表すことにな
る。
【００１５】実施例では３つのサブシステム間の相互作
用を統制するためにブロック20は制御エレメント32を持
ち、これは全体のマスターとして動作する。試験信号の
送出が終わった後に、このエレメントはブロック22中の
制御エレメント34に制御信号を送り、エレメント34を正
常の動作状態で駆動して試験信号を有効に結果信号に変
換する。次に制御エレメント32はブロック24中のもう１
つの制御エレメント36を能動化して該制御エレメント36
がそのとき受信した結果信号を評価するように設定す
る。種々の制御エレメント間の通信は必要があればなさ
れ、マスターの機能性の割り当ては様々で有り得る。自
己試験配置では、すべての制御は試験対象の回路の内部
に置かれる。全部の試験は同期様式又は非同期様式で実
行できる。
用を統制するためにブロック20は制御エレメント32を持
ち、これは全体のマスターとして動作する。試験信号の
送出が終わった後に、このエレメントはブロック22中の
制御エレメント34に制御信号を送り、エレメント34を正
常の動作状態で駆動して試験信号を有効に結果信号に変
換する。次に制御エレメント32はブロック24中のもう１
つの制御エレメント36を能動化して該制御エレメント36
がそのとき受信した結果信号を評価するように設定す
る。種々の制御エレメント間の通信は必要があればなさ
れ、マスターの機能性の割り当ては様々で有り得る。自
己試験配置では、すべての制御は試験対象の回路の内部
に置かれる。全部の試験は同期様式又は非同期様式で実
行できる。
【００１６】図２は、試験信号生成技術の概略説明図で
ある。とりわけ、これは型にはまらない融通の利くやり
方でアナログ試験信号を生成するディジタル機能の使用
に関する。これは外部装置を最小若しくは無しで済ます
簡潔な試験環境をもたらす。
ある。とりわけ、これは型にはまらない融通の利くやり
方でアナログ試験信号を生成するディジタル機能の使用
に関する。これは外部装置を最小若しくは無しで済ます
簡潔な試験環境をもたらす。
【００１７】この技術はディジタル波形がアナログ信号
内容をも包含することを認識することに基づく。それら
は所望の信号特性を提供するように調整され、アナログ
刺激剤<stimulus>として与えられる。この一例は、意味
のあるデバイスの行動を検出するため、所望の統計的特
性を持つディジタル・データを使って「雑音」を生成す
ることである。これを達成するもう１つの候補は、所望
のアナログ信号をディジタル・パルス列上で変調し、そ
してこの信号をディジタル試験器チャネルの出力で復調
する、というものである。
内容をも包含することを認識することに基づく。それら
は所望の信号特性を提供するように調整され、アナログ
刺激剤<stimulus>として与えられる。この一例は、意味
のあるデバイスの行動を検出するため、所望の統計的特
性を持つディジタル・データを使って「雑音」を生成す
ることである。これを達成するもう１つの候補は、所望
のアナログ信号をディジタル・パルス列上で変調し、そ
してこの信号をディジタル試験器チャネルの出力で復調
する、というものである。
【００１８】その次の復調が容易に出来るようにする変
調方式は１ビット・シグマ・デルタ変調（ΣΔ）であ
る。この方式の利点は高性能試験信号を達成する潜在能
力にある。これはその過程が「完全な」試験信号をビッ
トストリームに変換することに等しく、茲で該ビットス
トリームは該試験信号の高分解能表現であり得るからで
ある。シグマ・デルタ変調は A／D 変換及び D／A 変換
の双方に対し成功裡に応用されている。他のタイプの変
調も以下に説明するものと同様におのづから好適であ
る。
調方式は１ビット・シグマ・デルタ変調（ΣΔ）であ
る。この方式の利点は高性能試験信号を達成する潜在能
力にある。これはその過程が「完全な」試験信号をビッ
トストリームに変換することに等しく、茲で該ビットス
トリームは該試験信号の高分解能表現であり得るからで
ある。シグマ・デルタ変調は A／D 変換及び D／A 変換
の双方に対し成功裡に応用されている。他のタイプの変
調も以下に説明するものと同様におのづから好適であ
る。
【００１９】図２に示すように、変調過程のソフトウェ
ア模型(42)が試験信号(40)を例えば繰り返し又は殆ど繰
り返しに近いディジタル・データ・ストリーム(44)に変
換する。そうすると試験器のピン・メモリ(46)に搭載さ
れるとき、これは必要な速度で連続的繰り返しシーケン
スで試験器ピンに与えられる。
ア模型(42)が試験信号(40)を例えば繰り返し又は殆ど繰
り返しに近いディジタル・データ・ストリーム(44)に変
換する。そうすると試験器のピン・メモリ(46)に搭載さ
れるとき、これは必要な速度で連続的繰り返しシーケン
スで試験器ピンに与えられる。
【００２０】エレメント48は駆動回路である。次に原始
アナログ信号の復元は、ビットストリームの低域通過濾
波により達成され、これに用いるフィルターは例えば試
験ボード上に搭載できる１又は２セクション受動RCフィ
ルター(50)である。信号の周波数は変調特性及び試験ク
ロック・レートにより制御できる。振幅は、ディジタル
・パルスの電圧レベルを調整することにより、若しくは
変調器回路42に与えられる信号の振幅を変えることによ
り、簡単に変更できる。
アナログ信号の復元は、ビットストリームの低域通過濾
波により達成され、これに用いるフィルターは例えば試
験ボード上に搭載できる１又は２セクション受動RCフィ
ルター(50)である。信号の周波数は変調特性及び試験ク
ロック・レートにより制御できる。振幅は、ディジタル
・パルスの電圧レベルを調整することにより、若しくは
変調器回路42に与えられる信号の振幅を変えることによ
り、簡単に変更できる。
【００２１】次に図３は一般的シグマ・デルタ変調を示
す。一般的に１ビットシグマ・デルタ変調は標本化され
た信号を負帰還システムを用いて２進表現に変換する。
それはループ・フィルター(58)ｈ(n) と、１ビット量子
化器Ｑ(60)（１ビットの場合に対する比較器）と、入力
から量子化された出力ｙ(n) を減算するフィードバック
(62,56) とから成る。
す。一般的に１ビットシグマ・デルタ変調は標本化され
た信号を負帰還システムを用いて２進表現に変換する。
それはループ・フィルター(58)ｈ(n) と、１ビット量子
化器Ｑ(60)（１ビットの場合に対する比較器）と、入力
から量子化された出力ｙ(n) を減算するフィードバック
(62,56) とから成る。
【００２２】このようなシステムは以前におのずから説
明されているが、本発明はその用途をアナログ試験の分
野に拡張する。
明されているが、本発明はその用途をアナログ試験の分
野に拡張する。
【００２３】変換過程では連続的入力信号ｘ(t) が、ｘ
(t) の上側周波数より遙に大きいレート：ｆs ＝１／Ｔ
s で過剰標本化される。標本化された信号ｘ(n) と量子
化された出力ｙ(n) との差がループ・フィルターｈ(n)
で濾波された後１ビット出力コードｙ(n) に変換され、
次の入力標本から減算される。フィードバック・ループ
により平均ディジタル出力信号は一種のパルス密度変調
として平均入力信号に等しい。過剰標本化及びループ・
フィルターすなわち雑音形成フィルターは量子化雑音を
大きな周波数帯域上に拡散し、そのエネルギーの大半が
信号又は通過帯域の外部に在るような大きな量子化誤り
の周波数内容を形作る。ビットストリームｙ(n) の周波
数スペクトルは原始信号及び高域通過特性を持つ量子化
誤りスペクトルを含む。信号スペクトルに関する帯域内
量子化雑音電力の量は変換されたアナログ信号の分解能
すなわちダイナミックレンジを定める。
(t) の上側周波数より遙に大きいレート：ｆs ＝１／Ｔ
s で過剰標本化される。標本化された信号ｘ(n) と量子
化された出力ｙ(n) との差がループ・フィルターｈ(n)
で濾波された後１ビット出力コードｙ(n) に変換され、
次の入力標本から減算される。フィードバック・ループ
により平均ディジタル出力信号は一種のパルス密度変調
として平均入力信号に等しい。過剰標本化及びループ・
フィルターすなわち雑音形成フィルターは量子化雑音を
大きな周波数帯域上に拡散し、そのエネルギーの大半が
信号又は通過帯域の外部に在るような大きな量子化誤り
の周波数内容を形作る。ビットストリームｙ(n) の周波
数スペクトルは原始信号及び高域通過特性を持つ量子化
誤りスペクトルを含む。信号スペクトルに関する帯域内
量子化雑音電力の量は変換されたアナログ信号の分解能
すなわちダイナミックレンジを定める。
【００２４】量子化雑音の高域通過特性の故に、原始信
号を復元する可能な限り最も単純な復調はディジタル波
形のアナログ低域通過濾波である。ビットストリームを
記憶するディジタル試験器と簡単な離散アナログ・フィ
ルターとの組合せは高品質試験信号を生成するのに十分
である。
号を復元する可能な限り最も単純な復調はディジタル波
形のアナログ低域通過濾波である。ビットストリームを
記憶するディジタル試験器と簡単な離散アナログ・フィ
ルターとの組合せは高品質試験信号を生成するのに十分
である。
【００２５】上述の過程中の自由度の種々の程度及びそ
の選択は必要な試験信号、すなわち周波数、分解能及び
タイプ、利用可能な試験器周波数及びアナログ濾波の容
易さ、にとりわけ依存する。特に変調過程では関連のパ
ラメタは標本レートｆs 及びループ・フィルターｈ(n)
の特性である。これらが達成可能な信号のダイナミック
レンジを定め、アナログ低域通過フィルターへの要求条
件を課する。
の選択は必要な試験信号、すなわち周波数、分解能及び
タイプ、利用可能な試験器周波数及びアナログ濾波の容
易さ、にとりわけ依存する。特に変調過程では関連のパ
ラメタは標本レートｆs 及びループ・フィルターｈ(n)
の特性である。これらが達成可能な信号のダイナミック
レンジを定め、アナログ低域通過フィルターへの要求条
件を課する。
【００２６】レートｆs ＝ OSR.2ｆb で変換することに
よる周波数帯域〔0,ｆb 〕内部の周波数ｆt の純粋シヌ
ソイドを変換するための達成可能な信号対雑音比(SNR)
は、
よる周波数帯域〔0,ｆb 〕内部の周波数ｆt の純粋シヌ
ソイドを変換するための達成可能な信号対雑音比(SNR)
は、
【数１】 で近似される。
【００２７】この式中で、OSR は過剰標本化レートであ
り、Ｌは雑音形成フィルターｈ(n)の次数である。
り、Ｌは雑音形成フィルターｈ(n)の次数である。
【００２８】図4A及び図4Bはそれぞれ１次及び２次シグ
マ・デルタ変調を示す。図4Aは、減算エレメント70、加
算エレメント72、遅延エレメント74、及び低域通過フィ
ルター76の直列配置を持ち、図示のように２つの帰還接
続が設けられている。その行動は次の差分方程式：
マ・デルタ変調を示す。図4Aは、減算エレメント70、加
算エレメント72、遅延エレメント74、及び低域通過フィ
ルター76の直列配置を持ち、図示のように２つの帰還接
続が設けられている。その行動は次の差分方程式：
【数２】 ｕ(n＋1)＝ｕ(n) ＋ｘ(n) −ｙ(n) (2) で与えられる。
【００２９】図4Bは、減衰ファクタ0.5 を持つ減算エレ
メント78、加算エレメント82、遅延エレメント84、減算
エレメント86、加算エレメント88、遅延エレメント90、
及び低域通過フィルター92の直列配置を持ち、図示のよ
うに３つの帰還接続が設けられてそのうちの１つは直列
配置の中へ２回結合されている。その行動は次の差分方
程式：
メント78、加算エレメント82、遅延エレメント84、減算
エレメント86、加算エレメント88、遅延エレメント90、
及び低域通過フィルター92の直列配置を持ち、図示のよ
うに３つの帰還接続が設けられてそのうちの１つは直列
配置の中へ２回結合されている。その行動は次の差分方
程式：
【数３】 ｖ(n＋1)＝ｖ(n) ＋0.5(ｘ(n) −ｙ(n)) ｕ(n＋1)＝ｕ(n) ＋ｖ(n) −ｙ(n) (3) で与えられる。
【００３０】この両方の場合に量子化器の行動は
【数４】 ｕ(n) ≧０ならば ｙ(n) ＝１ ｕ(n) ＜０ならば ｙ(n) ＝−１ (4) と記述される。これらの数式は簡単なコンピュータ処理
の実行に適しており、その出力がファイル中に（ｙ(n)=
1 ⇒１及びｙ(n)=−1 ⇒０）と写し取ることができて試
験器に対しデータ・ファイルとして役立つ。有限長デー
タ記録の連続ループ構成が信号の生成に使用されるとい
う状況に対して、引き続く連続ループ構成のためのデー
タ・ストリームの周期性を習得することは重要である。
正弦波生成に対しこれは、シヌソイドのＭサイクル上で
Ｎ個の標本が取られる(M／N)標本化により
の実行に適しており、その出力がファイル中に（ｙ(n)=
1 ⇒１及びｙ(n)=−1 ⇒０）と写し取ることができて試
験器に対しデータ・ファイルとして役立つ。有限長デー
タ記録の連続ループ構成が信号の生成に使用されるとい
う状況に対して、引き続く連続ループ構成のためのデー
タ・ストリームの周期性を習得することは重要である。
正弦波生成に対しこれは、シヌソイドのＭサイクル上で
Ｎ個の標本が取られる(M／N)標本化により
【数５】 と解かれて、従って正弦波信号のみに対してはＮでの周
期性を保証する。これがデータ・ストリームも同じく周
期的であることは意味しない。一次の符号器の場合にの
みこれが成り立つ、と云うのはそのとき量子化雑音は規
則的パターンで生起してそのスペクトルは高度に色彩化
されているからである。高次の符号器の場合には量子化
誤りは更にランダム化される傾向があり、その結果、一
般的にはＮでの非周期ビットストリームとなる、すなわ
ちＮパルス後には同じものを繰り返さないことになる。
そのような高次の変調器模型を使用するために、原正弦
波のサイクルの全数を含むが反復性の雑音パターンを含
まない有限長データ・ストリームを用いることができよ
う。連続ループ中でこのデータ・ストリームを繰り返す
ことは量子化雑音パターンも同様に繰り返すことにな
り、従ってそれは正弦波の周波数の高調波に合致して結
果的に離散的量子化雑音スペクトルになる。
期性を保証する。これがデータ・ストリームも同じく周
期的であることは意味しない。一次の符号器の場合にの
みこれが成り立つ、と云うのはそのとき量子化雑音は規
則的パターンで生起してそのスペクトルは高度に色彩化
されているからである。高次の符号器の場合には量子化
誤りは更にランダム化される傾向があり、その結果、一
般的にはＮでの非周期ビットストリームとなる、すなわ
ちＮパルス後には同じものを繰り返さないことになる。
そのような高次の変調器模型を使用するために、原正弦
波のサイクルの全数を含むが反復性の雑音パターンを含
まない有限長データ・ストリームを用いることができよ
う。連続ループ中でこのデータ・ストリームを繰り返す
ことは量子化雑音パターンも同様に繰り返すことにな
り、従ってそれは正弦波の周波数の高調波に合致して結
果的に離散的量子化雑音スペクトルになる。
【００３１】もう１つの問題点はシヌソイドの振幅であ
る。その一般的行動は、過負荷効果が生じて解の低下を
もたらす或る特定の値に到るまで増加する振幅に対し達
成可能なダイナミックレンジの増加である。もう１つの
効果は、特定の条件下で次数が L＞1 の符号器中に生じ
て変調過程の性能を制限する振動である。特にもしその
ようなパターンの反復周波数が入力周波数のそれに匹敵
するならば、関心の対象たる周波数中の歪みコンポネン
トとして目立つようになる。
る。その一般的行動は、過負荷効果が生じて解の低下を
もたらす或る特定の値に到るまで増加する振幅に対し達
成可能なダイナミックレンジの増加である。もう１つの
効果は、特定の条件下で次数が L＞1 の符号器中に生じ
て変調過程の性能を制限する振動である。特にもしその
ようなパターンの反復周波数が入力周波数のそれに匹敵
するならば、関心の対象たる周波数中の歪みコンポネン
トとして目立つようになる。
【００３２】次の表は、上に述べたことを拡張して設計
中になされるべき種々の決断を許容する：
中になされるべき種々の決断を許容する：
【表１】 1. データ記録は有限長でなければならない； 1.1 データ記録の連続ループ構成； 1.1.1 これは、例えばシヌソイドの単一サイクル
のように記録の長さで周期的である信号を要求する； 1.1.1.1 M／N がアナログ信号の周期性を生成す
る； 1.1.1.1.1 量子化雑音は周期的である必要はないが強
制的に周期的にさせられる； 1.2 記録の単一掃引（フィルターの行動の設定
に注意を要する）； 1.2.1 周期的な信号； 1.2.1.1 記録は幾つかの信号のサイクルを含むこと
がある； 1.2.1.2 その各々が１信号サイクルを含む幾つかの
記録を纏める； 1.2.2 非周期的な信号； 1.2.2.1 もしそれらが限定された帯域幅であるなら
ば再編成の或る形が近似的に意図された信号形に対し達
成されることがある。
のように記録の長さで周期的である信号を要求する； 1.1.1.1 M／N がアナログ信号の周期性を生成す
る； 1.1.1.1.1 量子化雑音は周期的である必要はないが強
制的に周期的にさせられる； 1.2 記録の単一掃引（フィルターの行動の設定
に注意を要する）； 1.2.1 周期的な信号； 1.2.1.1 記録は幾つかの信号のサイクルを含むこと
がある； 1.2.1.2 その各々が１信号サイクルを含む幾つかの
記録を纏める； 1.2.2 非周期的な信号； 1.2.2.1 もしそれらが限定された帯域幅であるなら
ば再編成の或る形が近似的に意図された信号形に対し達
成されることがある。
【００３３】図５は比較器回路を示し、これはアナログ
信号を規準信号と比較するために使用され、それにより
ディジタル試験器で処理できる２進出力信号が生成され
る。比較器100 は、未知の電圧Ｖin及び付属回路エレメ
ント106 により定められる規準電圧Ｖcompを受信する。
更に、比較器はストローブ信号104 を受信し、メモリ10
2 に出力する。簡単のためにこれ以上の制御メカニズム
は示されていない。規準電圧Ｖcompは、意図された高値
と意図された低値との間のどこかにある予め定められた
標準値になっているので、引き続くストローブは一連の
"1","0"の連鎖を記憶することになる。
信号を規準信号と比較するために使用され、それにより
ディジタル試験器で処理できる２進出力信号が生成され
る。比較器100 は、未知の電圧Ｖin及び付属回路エレメ
ント106 により定められる規準電圧Ｖcompを受信する。
更に、比較器はストローブ信号104 を受信し、メモリ10
2 に出力する。簡単のためにこれ以上の制御メカニズム
は示されていない。規準電圧Ｖcompは、意図された高値
と意図された低値との間のどこかにある予め定められた
標準値になっているので、引き続くストローブは一連の
"1","0"の連鎖を記憶することになる。
【００３４】図６は A／D 変換用に用いられる比較器回
路を示す。ハードウェアはおのずから図５のそれに対応
する。実際に可変Ｖcompを用いて一種の連続した A／D
変換が実現する。その方法はＶcompの或る特定の値に対
してアナログ信号の１ビット・ディジタル化した変形を
繰り返し標本化することに基づく。茲では比較電圧はア
ナログ信号の全範囲を多数の離散的ステップで上げて行
き、各ステップが１ビット獲得する。これが相互に関し
一線上に再整列した図６の右側に描かれている多数の一
連の 1／0 ビットの連鎖となる。各縦列は、或る特定の
瞬間における受信したアナログ信号値を表し、これは一
連の"0" の連鎖に続く一連の"1" の連鎖で構成する線形
寒暖計形符号として表現されており、アナログ信号の実
際の値が２つの連鎖の転移によって表されている。この
符号は２進符号、BCD 符号、その他適当な符号に変換す
ることができる。変換器の品質は圧倒的に比較器の特性
に依存する、特に分解能、精度、オーバードライブ品
質、及び履歴に依存する。未知のアナログ信号は全く同
一の反復が可能でなければならない。上述のシステムの
全体に亙ってこれ以上のハードウェアは殆ど必要としな
い。
路を示す。ハードウェアはおのずから図５のそれに対応
する。実際に可変Ｖcompを用いて一種の連続した A／D
変換が実現する。その方法はＶcompの或る特定の値に対
してアナログ信号の１ビット・ディジタル化した変形を
繰り返し標本化することに基づく。茲では比較電圧はア
ナログ信号の全範囲を多数の離散的ステップで上げて行
き、各ステップが１ビット獲得する。これが相互に関し
一線上に再整列した図６の右側に描かれている多数の一
連の 1／0 ビットの連鎖となる。各縦列は、或る特定の
瞬間における受信したアナログ信号値を表し、これは一
連の"0" の連鎖に続く一連の"1" の連鎖で構成する線形
寒暖計形符号として表現されており、アナログ信号の実
際の値が２つの連鎖の転移によって表されている。この
符号は２進符号、BCD 符号、その他適当な符号に変換す
ることができる。変換器の品質は圧倒的に比較器の特性
に依存する、特に分解能、精度、オーバードライブ品
質、及び履歴に依存する。未知のアナログ信号は全く同
一の反復が可能でなければならない。上述のシステムの
全体に亙ってこれ以上のハードウェアは殆ど必要としな
い。
【図１】図１は、原型的な試験器マシンの設定を示す図
である。
である。
【図２】図２は、試験信号生成技術の概略を示す図であ
る。
る。
【図３】図３は、一般的なシグマ・デルタ変調を示す図
である。
である。
【図４】図４は、シグマ・デルタ変調を示し、Ａが一次
シグマ・デルタ変調を、またＢが二次シグマ・デルタ変
調を示す図である。
シグマ・デルタ変調を、またＢが二次シグマ・デルタ変
調を示す図である。
【図５】図５は、ディジタル試験器で使われる比較器回
路を示す図である。
路を示す図である。
【図６】図６は、 A／D 変換に対して使われる比較器回
路を示す図である。
路を示す図である。
20 試験信号発生器 22 試験されるデバイス 24 結果信号評価器 32, 34, 36 制御エレメント 58 ループ・フィルター 60 １ビット量子化器 100 比較器 102 メモリ 106 規準電圧を定める付属回路エレメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェラルダス ペトルス ヘレナ スーレ ン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (10)
- 【請求項１】 電子回路配置を試験する方法であって、
該方法は次の各ステップすなわち： - 予め定められた特性をもつ試験信号を、上記回路配置
の特定の信号入力手段に供給するステップ； - 上記回路配置を予め定められたモードで動作させるス
テップ； - 意図された特性をもつ結果信号を、引き続いて該結果
信号を評価するために、上記回路配置の特定の信号出力
手段から抽出するステップ；を含む方法において、 アナログ原信号をディジタル・ビットストリームに変調
し、引き続いて該ディジタル・ビットストリームをアナ
ログ瀘波することを通して上記試験信号を生成すること
を特徴とする電子回路配置を試験する方法。 - 【請求項２】 上記変調は、一次又は二次シグマ・デル
タ変調であることを特徴とする請求項１に記載の電子回
路配置を試験する方法。 - 【請求項３】 上記抽出は、次のステップすなわち、出
力波結果信号を継起的なしきい値レベルで繰り返し判別
し、引き続いて継起的な判別ビットストリーム結果を、
それぞれの瞬間に寒暖計形信号符号を生成するために、
一線上に再整列させるステップを含むことを特徴とする
請求項１又は２に記載の電子回路配置を試験する方法。 - 【請求項４】 電子回路配置を試験する装置であって、
該装置は次の各手段すなわち： - 予め定められた特性をもつ試験信号を、上記回路配置
の特定の信号入力手段に供給する試験信号源手段； - 上記回路配置を予め定められたモードで動作させる制
御手段； - 意図された特性をもつ結果信号を、引き続いて該結果
信号を評価するために、上記回路配置の特定の結果信号
出力手段から抽出する抽出手段；を含む装置において、 アナログ原信号をディジタル・ビットストリームに変調
する変調手段と、 該ディジタル・ビットストリームをアナログ瀘波するこ
とを通して上記試験信号を生成するために、上記変調手
段によって該ディジタル・ビットストリームを供給され
る瀘波手段とを有することを特徴とする電子回路配置を
試験する装置。 - 【請求項５】 電子回路配置を試験する装置であって、
該装置は次の各手段すなわち： - 予め定められた特性をもつ試験信号を、上記回路配置
の特定の信号入力手段に供給する試験信号源手段； - 上記回路配置を予め定められたモードで動作させる制
御手段； - 意図された特性をもつ結果信号を、引き続いて該結果
信号を評価するために、上記回路配置の特定の信号出力
手段から抽出する抽出手段；を含む装置において、 上記試験信号源手段は、アナログ原信号をディジタル・
ビットストリームに変調する変調手段により生成された
ディジタル・ビットストリームを記憶するためのディジ
タル記憶手段を持ち、また、 上記装置は、上記ディジタル・ビットストリームをアナ
ログ瀘波することを通して上記試験信号を生成するため
に、上記ディジタル記憶手段によって該ディジタル・ビ
ットストリームを供給される瀘波手段を有することを特
徴とする電子回路配置を試験する装置。 - 【請求項６】 請求項４又は５に記載の電子回路配置に
おいて、 上記変調手段は、一次又は二次シグマ・デルタ変調を実
行するように設定されていることを特徴とする電子回路
配置を試験する装置。 - 【請求項７】 請求項４ないし６のうちのいずれか１項
に記載の電子回路配置を試験する装置において、 上記電子回路配置へのインターフェースをとるために、
境界走査試験インターフェース手段を有することを特徴
とする電子回路配置を試験する装置。 - 【請求項８】 請求項４ないし７のうちのいずれか１項
に記載の電子回路配置を試験する装置において、 少なくともその一部分は装置自身に内蔵されているとこ
ろの上記試験信号源手段及び上述の評価手段のいずれか
一方又は双方を持つことにより、自己試験を実行するよ
うに設定されていることを特徴とする電子回路配置を試
験する装置。 - 【請求項９】 請求項４ないし８のうちのいずれか１項
に記載の電子回路配置を試験する装置において、上記抽
出手段は、 出力波結果信号を継起的なしきい値レベルで判別する判
別手段と、 上記抽出手段により供給されて、各々がそれぞれの瞬間
におけるアナログ信号手段に付随するそれぞれの寒暖計
形信号符号を一線上に再整列させた後に生成するための
継起的な判別ビットストリーム結果を記憶するメモリ手
段とを有することを特徴とする電子回路配置を試験する
装置。 - 【請求項１０】 請求項１ないし３のうちのいずれか１
項に記載の方法を実行する対象としての電子回路配置で
あって、 試験信号を受信する試験信号入力手段と、上記試験信号
入力手段により供給され、予め定められた動作モードで
上記試験信号について演算して、予め定められた特性を
もつ結果信号を生成する演算手段と、それに引き続く評
価のために上記結果信号を出力する結果信号出力手段
と、を有する電子回路配置において、 アナログ原信号から導かれたディジタル・ビットストリ
ームを記憶するディジタル記憶手段と、該ディジタル記
憶手段により供給されて上記ディジタル・ビットストリ
ームをアナログ瀘波することを通して上記試験信号を生
成する瀘波手段と、を有する試験信号源手段により供給
される上記試験信号入力手段を持つことを特徴とする電
子回路配置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92202698 | 1992-09-07 | ||
| EP93201098 | 1993-04-15 | ||
| NL92202698:4 | 1993-04-15 | ||
| NL93201098:6 | 1993-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06174794A true JPH06174794A (ja) | 1994-06-24 |
| JP3580838B2 JP3580838B2 (ja) | 2004-10-27 |
Family
ID=26131679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22103793A Expired - Fee Related JP3580838B2 (ja) | 1992-09-07 | 1993-09-06 | ディジタル環境でアナログ試験信号を使用する方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3580838B2 (ja) |
| KR (1) | KR100364336B1 (ja) |
| DE (1) | DE69332499T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002296329A (ja) * | 2001-03-30 | 2002-10-09 | Agilent Technologies Japan Ltd | 集積回路の試験装置 |
-
1993
- 1993-08-31 DE DE69332499T patent/DE69332499T2/de not_active Expired - Lifetime
- 1993-09-06 KR KR1019930017777A patent/KR100364336B1/ko not_active IP Right Cessation
- 1993-09-06 JP JP22103793A patent/JP3580838B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002296329A (ja) * | 2001-03-30 | 2002-10-09 | Agilent Technologies Japan Ltd | 集積回路の試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69332499D1 (de) | 2003-01-02 |
| JP3580838B2 (ja) | 2004-10-27 |
| DE69332499T2 (de) | 2003-07-10 |
| KR940007543A (ko) | 1994-04-27 |
| KR100364336B1 (ko) | 2003-02-05 |
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