JPH0616512B2 - 半導体集積回路装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置およびその製造方法に
関し、特にバイポーラ型半導体集積回路装置（以下、Ｂ
ＩＰ・ＩＣと称す）におけるトランジスタの電極取出部
の形成方法の改良に関するものである。

〔従来の技術〕

一般に、ＢＩＰ・ＩＣにおけるトランジスタは、ｐｎ接
合分離，選択酸化技術を用いた酸化膜分離，または３重
拡散を用いる方法などによって電気的に独立した島内に
形成され、隣接するトランジスタと分離される。ここで
は、酸化膜分離法によってｎｐｎトランジスタを形成す
る方法について述べる。もちろん、これ以外の上記各種
分離法を用いる場合、さらにはｐｎｐトランジスタを作
製する場合についても適用できるものである。

第４図（Ａ）ないし（Ｉ）は従来の半導体集積回路装置
の製造方法の主要製造工程段階を示す断面図である。以
下、この第４図を参照して従来の製造方法について簡単
に説明する。

低不純物濃度のｐ型（ｐ⁻型）シリコン基板１にコレク
タ埋込層となる高不純物濃度のｎ型（ｎ^＋型）層２を選
択的に形成した後、これらの上に低不純物濃度のｎ型
（ｎ⁻型）エピタキシャル層３を成長させる（第４図
（Ａ））。

エピタキシャル層３上に下敷酸化膜１０１を形成し、さ
らに下敷酸化膜１０１上に所定形状を有する窒化膜２０
１を形成する。窒化膜２０１をマスクとした選択酸化を
行なうことにより、厚い分離酸化膜１０２を形成する。
このとき、分離酸化膜１０２の下にはチャネルカット用
のｐ型層４も同時に形成される（第４図（Ｂ））。

選択酸化用のマスクとして用いた窒化膜２０１を下敷酸
化膜１０１とともに除去した後、改めてイオン注入保護
用の酸化膜１０３を形成する。酸化膜１０３上にフォト
レジスト膜（この段階におけるフォレジスト膜は図示せ
ず）をマスクとしてイオン注入を行なうことにより活性
ベース層となるｐ型層６を形成した後、ベース電極用開
口となるべき領域近傍の酸化膜１０３を除去する。次
に、露出した全表面上にシリコン膜６０１を被着させ
る。ここでシリコン膜としては、単結晶シリコン膜、多
結晶シリコン膜および非結晶シリコンのいずれかが用い
られる（第４図（Ｃ））。

シリコン膜６０１の全表面にｐ型不純物を導入してから
シンタリングを行なうことにより、ｐ型層６を中間段階
活性ベース領域６１とするとともに、ｐ型不純物含有シ
リコン膜６０１から不純物拡散するこにより外部ベース
領域５１を形成する。この後シリコン膜６０１を選択的
にエッチング除去し、外部ベース領域５１上および分離
酸化膜１０２上にシリコン膜６０１をベース電極引出屑
として残す。改めて、酸化を行なって酸化膜１０３が形
成されていた位置に酸化膜１０５を、残されたシリコン
膜６０１上に酸化膜１０６を形成し、さらに全表面にＰ
ＳＧ（燐ガラス）膜４０１を形成する（第４図
（Ｄ））。

フォトレジスト膜（図示せず）をマスクとして用いた選
択エッチングにより、エミッタ層およびコレクタ電極取
出層となるべき領域上の酸化膜１０５およびＰＳＧ膜４
０１を除去して開口を形成する。次に、シリコン膜６０
２を全面に被着させた後、シリコン膜６０２にｎ型不純
物を高濃度にイオン注入する。次に注入不純物のドライ
ブを行ない、シリコン膜６０２から不純物を基板表面へ
拡散させることにより、エミッタ層となるべきｎ^＋型層
７１およびコレクタ電極取出層となるべきｎ^＋型層８１
を形成する。このとき、外部ベース領域５１も同様に不
純物がドライブされて、外部ベース領域５２となる（第
４図（Ｅ））。

不純物拡散源となったシリコン膜部分６０２ａ，６０３
のみを残すようにシリコン膜６０２の選択エッチングを
行なう。次に所定形状にパターニングされたレジスト膜
３０２をマスクとして、ベース・コンタクト用の窓開け
を行なう。このとき、レジスト膜３０２はエミッタ層形
成用のシリコン膜６０２ａの一部を露出させるように形
成され、これにより露出したシリコン膜６０２ａをマス
クとしてベース・コンタクトと、それに続くシリコン膜
６０１上の酸化膜１０６，ＰＳＧ膜４０１をエッチング
除去している（第４図（Ｆ））。

低温（８００〜９００℃程度）での酸化を行なって、ｎ
^＋層７１，８１上のポリシリコン膜６０２ａ，６０３上
に厚い酸化膜１０８を、またｐ型領域６２およびｐ^＋型
シリコン膜６０１上に薄い酸化膜１０７を形成する。こ
れはよく知られているように、ｎ型不純物の燐や砒素を
高濃度に含むシリコン基板およびシリコン膜において
は、低温ほど増速酸化が行なわれるという事実を使用し
ている（第４図（Ｇ））。

薄い酸化膜１０７のみをウォッシュ・アウトする。次
に、シリコンおよびポリシリコン膜との間で金属シリサ
イドを形成するＰｔ，Ｐｄ，Ｔｉ，Ｗ，Ｍｏなどの金属
により、全上面に蒸着法またはスパッタリング法を用い
て金属屑（図示せず）を形成した後、シンタリングを行
なうことにより、金属シリサイド膜５０１，５０２をシ
リコン基板の露出面およびシリコン膜６０１表面上に形
成する。次に金属シリサイド膜を残すように金属層を王
水などでエッチング除去する（第４図（Ｈ））。

ペッシベーション用窒化膜２０２（酸化膜を用いてもよ
い）を被着させた後に、窒化膜２０２および厚い酸化膜
１０８に選択エッチングを施すことにより、ベース電極
用コンタクト孔５０，エミッタ電極用コンタクト孔７０
およびコレクタ電極用コンタクト孔８０を形成する。次
にたとえばアルミニウム（Ａｌ）などの低抵抗金属を用
いて、ベース電極配線９，エミッタ電極配線１０および
コレクタ電極配線１１をそれぞれ形成する（第４図
（Ｉ））。

〔発明が解決しようとする問題点〕

第５図は前述の第４図（Ａ）ないし（Ｉ）で示される製
造工程を経て作製されたトランジスタの平面パターンを
示す図である。第５図において、距離Ｃはエミッタ層７
１とベース電極９に接続されるポリシリコン膜６０１と
の間の距離を示し、距離Ｄはエミッタ層７１と分離酸化
膜１０２との距離を示す。エミッタ層７１を形成するた
めの窓開け（開口部の形成）のための写真製版は、分離
酸化膜１０２かまたはポリシリコン膜６０１のパターン
のいずれかに合わせて行なわれるため、どちらか一方と
エミッタ層７１との間隔は写真製版時の重ね合わせマー
ジンよりも大きめにしなければならなくなる（写真製版
２回分の重ね合わせマージンが必要）。一般的には、分
離酸化膜１０２のパターンに合わせてエミッタ層７１形
成のための窓開けの写真製版が行なわれるため、距離Ｃ
を大きくする必要がある（重ね合わせマージンの約２倍
以上）。この距離Ｃを大きくすることにより、ベース面
積が増大し、ベース−コレクタ間容量などの増大な結果
として生ずる。

第６図は写真製版の重ね合わせ精度によるエミッタ層と
ベース電極に接続されるポリシリコン膜との間の距離Ｃ
の変動を示す断面図である。以下、第６図を参照して距
離Ｃの写真製版重ね合わせ精度依存性について説明す
る。

通常第６図（ａ）に示されるように、ベース電極となる
ポリシリコン膜６０１は分離エッジ（分離酸化膜端部）
に合わせて写真製版され（図中矢印Ａ）、エミッタ・コ
ンタクトも分離エッジに合わせて写真製版され（図中央
矢印Ｂ）、エミッタ電極となるシリコン膜６０２ａはコ
ンタクトパターンに合わせて写真製版されるために、ポ
リシリコン膜間隔Ｃ（第５図の距離Ｃに対応）は写真製
版の重ね合わせ精度によって決定され、最悪の場合の第
６図（ｂ），（ｃ）に示されるように、正常なときの半
分以下から３倍にも大きく変化する。

第７図は、上述の距離Ｃをエミッタの両側に有すること
によりその平均化された値は変動することのないダブル
・ベース構造のトランジスタの平面パターンを示す図で
ある。このダブル・ベース構造においては、エミッタ層
７１を取り囲むように活性ベース領域６２が形成され、
外部ベース領域上のシリコン膜６０１は、エミッタ層７
１を挟むように形成され、両側のコンタクト孔５０を介
してベース電極配線１１に接続される構成となってい
る。

第８図は、エミッタ層７１形成時の写真製版が最悪時の
ダブル・ベース構造のトランジスタ素子の断面構造を示
す図である。すなわち第７図に示されるダブル・ベース
構造とすることによって、第８図のようにエミッタ層７
１形成時の写真製版重ね合わせが最悪になっても、ベー
ス電極につながるシリコン膜６０１−エミッタ拡散層７
１の距離Ｅを設計通りとする必要がある。このようなダ
ブル・ベース構造にすると、ポリシリコン膜間隔（すな
わちエミッタ層７１とベース電極につながるシリコン膜
６０１との距離）Ｃに写真製版重ね合わせマージンを含
むこととなり、余分なベース面積の増大分はこのダブル
・ベース構造とすることにより２倍にも増大することに
なり、トランジスタ素子の周波数特性向上に対する大き
な障害となる。

それゆえ、この発明は上述のような欠点を除去するため
になされたもので、エミッタ層とベース電極に接続され
るシリコン膜との距離が低減し、それによりベース面積
が低減し、周波数特性の改善された半導体集積回路装置
およびその製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体集積回路装置は、ベース電極引出層
をなすシリコン膜と、該シリコン膜からの不純物拡散に
より形成された、活性ベース層を取り囲む外部ベース層
と、上記シリコン膜のパターンに合わせて上記活性ベー
ス層内に自己整合的に配置されたエミッタ層と、上記シ
リコン膜に対し自己整合的に配置され、コレクタ電極取
出層と外部ベース及びその上のベース電極取出層とを分
離する、上記素子分離酸化膜より薄い選択酸化膜とを備
えたものである。

また、本発明に係る半導体集積回路装置の製造方法は、
半導体基板上に素子分離酸化膜を形成した後、全面に形
成したシリコン膜を、耐酸化性マスクを用いた選択エッ
チング及び選択酸化によりパターニングし、かつパター
ニングしたシリコン膜からの不純物拡散により外部ベー
ス層を形成し、さらに素子構成領域のベース側とコレク
タ電極取出層側とを電気的に分離する選択酸化膜を、上
記素子分離酸化膜より薄く、しかも上記パターニングし
たシリコン膜に対して自己整合的に形成し、その後上記
外部ベース層内側に活性ベース層を、該活性ベース層内
にエミッタ層をそれぞれ、上記パターニングしたシリコ
ン膜に対して自己整合的に形成するものである。

〔作用〕

この発明においては、ベース電極引出層をなすシリコン
膜と、該シリコン膜からの不純物拡散により形成された
外部ベース層とを備え、上記活性ベース層内に上記シリ
コン膜に対して自己整合的にエミッタ層を配置したか
ら、エミッタ層とベース電極引出層との間隔を、これら
のマクス合わせマージンの削減により縮小することがで
き、しかもコレクタ電極取出層と外部ベース及びその上
のベース電極引出層とを電気的に分離する選択酸化膜
を、上記シリコン膜に対し自己整合的に配置され、上記
素子分離酸化膜より薄い選択酸化膜により構成したの
で、ベース領域部分と、該ベース領域部分及びコレクタ
電極取出層間の選択酸化膜とのマスク合わせマージンが
不要となり、しかもこの選択酸化膜が素子分離酸化膜よ
り薄いことから、いわゆるバーズビーク部分が上記素子
分離酸化膜より小さくなり、これによりコレクタ電極取
出層とベース領域部分との間隔を大きく低減できる。

また、この発明においては、外部ベース層を、ベース電
極引出層をなすシリコン膜からの不純物拡散により形成
し、活性ベース層及びエミッタ層を上記シリコン膜に合
わせて自己整合的に形成するのみならず、素子形成領域
のベース側とコレクタ電極取出層側とを電気的に分離す
る選択酸化膜を、上記素子分離酸化膜より薄く、しかも
上記パターニングしたシリコン膜に対して自己整合的に
形成するので、バイポーラトランジスタにおける、エミ
ッタ層とベース電極引出層との間隔だけでなく、コレク
タ電極取出層とベース領域部分との間隔をも微細化した
半導体集積回路装置を、トランジスタ各部の自己整合に
よる位置決めにより歩留りよく製造することができる。

〔実施例〕

第１図（Ａ）ないし（Ｉ）はこの発明の一実施例による
半導体集積回路装置の製造方法における主要工程段階を
示す断面図であり、第４図（Ａ）ないし（Ｉ）に示され
る従来例と同等または相当部分には同一参照番号が付さ
れている。以下、第１図（Ａ）ないし（Ｉ）を参照し
て、この発明の一実施例による半導体集積回路装置の製
造方法について説明する。

まず従来と同様にして、ｐ⁻型シリコン基板１にｎ^＋型
コレクタ埋込層２，ｎ⁻型エピタキシャル層３，チャネ
ルカット用ｐ型層４および分離酸化値１０２を形成した
後、第４図（Ｂ）に示される窒化膜２０１および下敷酸
化膜１０１を除去する。次に全上面にポリシリコン膜６
００を被着させた後、酸化膜１１０，窒化膜２０３およ
び酸化膜１１１をこの順に順次被着する。ここで、酸化
膜１１０は、ポリシリコン膜６００を酸化して形成して
もよい。また、窒化膜２０３とポリシリコン膜６００と
の選択エッチングを行なう場合は酸化膜１１０，１１１
は不要であるが、ここでは一般的なプラズマエッチング
法を用いる酸化膜が必要な場合を一例として説明する
（第１図（Ａ））。

一般的な写真製版および選択エッチング技法を用いて、
外部ベース領域となるべき領域およびベース電極取出領
域となるべき領域上に窒化膜２０３を含む複合間１１
０，２０３，１１１を残すように複合膜１１０，２０
３，１１１を選択的にエッチング除去する。次に新たに
レジスト膜３０１をマスクとしてエッチングを行ない、
コレクタ電極取出層となる領域およびコレクタ電極取出
層となる領域と外部ベース層となる領域との間のポリシ
リコン膜６００を除去する。ここで、複合膜１１０，２
０３，１１１エッチング時に、ポリシリコン膜６００を
所定厚さまでエッチングし、次工程で形成される酸化膜
の膜厚を薄くするようにしてもよい。また、レジスト膜
３０１をマスクとしてポリシリコン膜６００をエッチン
グするときに、若干ｎ⁻層３表面がエッチングされるよ
うにしてもよい。ここで、外部ベース層となるべき領域
に接する部分におけるポリシリコン膜のエッチングは複
合膜１１０，２０３および１１１をマスクとして行なわ
れ、レジスト膜３０１は複合膜１１０，２０３，１１１
が形成されていない部分でかつエッチングされては困る
部分（すなわち、少なくとも活性ベース層となるべき領
域）をエッチングから保護するために設けられる（第１
図（Ｂ））。

複合膜上層の酸化膜１１１を除去した後（必ずしもここ
で除去する必要はないが、後の工程で形成される酸化膜
の膜減りを防ぐにはここで除去するのがよい）、窒化膜
２０３をマスクとして選択酸化を行なうことにより、ポ
リシリコン膜６００の一部を酸化膜１１３，１１４に変
化させて、上記ポリシリコン膜６００をベース電極引出
層としてのポリシリコン膜６０１にするとともに、露出
したｎ⁻層３の表面に、コレクタ電極取出層となる部分
とベース領域となる部分とを電気的に絶縁する選択酸化
膜１１２を成長させる。これらの選択酸化膜１１２，１
１３および１１４をマスクとして窒化膜２０３下のポリ
シリコン膜中にｐ型不純物を導入した後シンタリングを
行なうことにより、ｐ型不純物含有ポリシリコン膜６０
１からｐ型不純物の拡散を行なって、中間段階の外部ベ
ース層５１を形成する。ここで、酸化膜１１２はエピタ
キシャル層３を選択酸化して形成されるため、隣接する
ポリシリコン膜との段差が極めて小さいこと、外部ベー
ス層５１の接合面まで深く形成されたトランジスタの耐
圧向上がもたらされるなどの利点が得られる（第１図
（Ｃ））。

酸化膜１１２に選択的に拡散窓開けを行ない、高濃度に
ｎ型不純物の拡散を行なって、コレクタ電極取出層８１
を形成する（第１図（Ｄ））。

コレクタ電極取出層８１表面を酸化し酸化膜１１５を形
成した後、活性ベース層となるべき領域上の酸化膜１１
４を窒化膜２０３をマスクにエッチング除去する。この
時、酸化膜１１２，１１３，１１５をエッチングされな
いようにレジスト膜３０２で覆いかくし、酸化膜エッチ
ングを行なう（第１図（Ｅ））。

レジスト膜３０２を除去後、イオン注入時の保護マスク
として酸化膜１１６を形成し、ｐ型不純物を注入して酸
化膜１１７を全面に被着させアニーリングを行なって中
間段階の活性ベース層６１を形成する。ここでｐ型不純
物導入にイオン注入技術を用いたが、もちろん熱拡散や
ドープド膜による拡散なども使用できる。活性ベース層
６１は窒化膜２０３と酸化膜１１０および酸化膜１１
２，１１５がマスクとなって、外部ベース層とは自己整
合的に形成される（第１図（Ｆ））。

異方性エッチング（ＲＩＥ）法で上記酸化膜１１７およ
び酸化膜１１６を除去する。この時窒化膜２０３がマス
クとなって、窒化膜２０３下の酸化膜１１０およびポリ
シリコン膜６０１の側壁の酸化膜１１６，１１７が確実
に残る。さらに窒化膜２０３を全面除去した後、第２の
ポリシリコン膜６０２を形成してｎ^＋不純物を導入し、
さらにその上に窒化膜２０４を形成する。イオン注入法
を使用した場合にはアニールを行なって、ポリシリコン
膜６０２内に均一に不純物拡散させる。この時ポリシリ
コン膜６０２より不純物が若干ｎ⁻エピタキシャル層３
内に拡散してエミッタ層７１の中間層が形成される。そ
して、エミッタ層７１以外の窒化膜２０４，ｎ^＋ポリシ
リコン膜６０２をレジスト膜マスク（図示せず）で順次
除去する。この時エミッタ層７１は、外部ベースの拡散
源であるポリシリコン膜６０１に対して自己整合的に形
成されているので、外部ベース層５３とはポリシリコン
膜６０１側壁の酸化膜１１６，１１７の厚さ分だけ一定
間隔離れて形成される。つまり、第１図（Ａ）から
（Ｂ）で窒化膜２０３をパターニングした写真製版で外
部ベース層５３，活性ベース層６１，およびエミッタ層
７１の領域がすべて決められたことになる（第１図
（Ｇ））。

第１図（Ｇ）に続いて、酸化膜１１０もポリシリコン膜
６０２のパターニングに使用したレジスト膜（図示せ
ず）でエッチング除去した後、レジスト膜を除去し、窒
化膜２０４をマスクとして低温酸化（８００〜８５０
℃）を行なってｎ^＋ポリシリコン膜６０２側壁に厚い酸
化膜１１９を、ｐ^＋ポリシリコン膜６０１の表面上に薄
い酸化膜１１８を形成する。これはｎ^＋層のシリコン／
ポリシリコン膜が低温酸化になるほど増速酸化効果が大
きいことを利用している（第１図（Ｈ））。

窒化膜２０４をマスクに薄い酸化膜１１８を除去し、窒
化膜２０４を全面ウェット（リン酸）除去してシリサイ
ド膜５０２，５０３を形成し、ＰＳＧ膜４０１をデポジ
ションし、アニールして焼き締めした後、コンタクトを
形成し、電極配線９，１１を行なう。ここでシリサイド
膜５０２，５０３は従来の電極突き抜け防止用ではなく
低抵抗のためのもので、ＰＳＧ膜４０１の焼き締めなど
で高温（９００〜１０００℃）にする時は、Ｔｉ（チタ
ン）シリサイドやＷ（タングステン）シリサイドを使用
し、また耐不純物拡散がないならば、ＰＳＧ膜をノンド
ープのＣＶＤ膜との少なくとも二層構造にしてもよく、
また、焼き締めを必要としない低温形成のプラズマ酸化
膜や窒化膜を使用する時はＰｔシリサイドやＰｄシリサ
イドでもよい（第１図（Ｉ））。

第２図（Ａ）は上述の製造工程を経て作製された半導体
集積回路装置のトランジスタの平面パターンを示す図で
あり、従来法で作製されたトランジスタの平面パターン
を示す第５図および第７図に対応するものである。第２
図（Ａ）に示されるＸ−Ｘ′線に沿った断面構造が第１
図（Ｉ）に示されている。第２図（Ａ）に示されるよう
に外部ベース層５３とエミッタ層７１との間隔Ｃ′は自
己整合的に小さく決められ、効率良くベース抵抗を下げ
られ、さらにｐ^＋ポリシリコン膜６０１上のシリサイド
膜５０２によって外部ベース層５３，ベース電極９間の
配線抵抗も大幅に下がり、第１図（Ｉ）に見られるよう
にベース電極用のコンタクトは酸化膜１０２上にあって
ベース容量も大幅な低減を行なえる。

第２図（Ｂ）は第２図（Ａ）のＹ−Ｙ′線に沿った断面
構造を示す図である。ここで、エミッタ層７１とウォー
ルド部（厚い酸化膜１１３）との距離Ｄ′は、厚い酸化
膜１１２，１１３が従来と異なり、ポリシリコン膜６０
０のパターニング時に自己整合的に決定されるため、第
２図（Ａ）に示されるように、この距離Ｄ′も写真製版
でのポリシリコン膜のパターニング幅の一定値を得るこ
とができる。

また、外部ベース領域５３は、第８図に示される従来の
ダブル・ベース構造で見られるようなエミッタ層７１の
周囲に非常にアンバランスな状態に形成されることな
く、エミッタ層７１から一定の距離の位置に一定間隔
（等しい距離）で形成されるため、第２図（Ａ）と第８
図とを比較すればよく見られるように、本発明における
トランジスタ素子においてはベース面積の大幅な低減が
可能となるとともにベース−コレクタ容量やベース抵抗
などのパラメータの均一性について改善されていること
がわかる。このように本実施例の半導体集積回路装置で
は、ベース電極引出層をなすシリコン膜６０１と、該シ
リコン膜からの不純物拡散により活性ベース層６１を囲
むよう形成された外部ベース層５３とを備え、上記活性
ベース層６２内に上記シリコン膜６０１に対して自己整
合的にエミッタ層７１を配置したので、エミッタ層７１
と上記シリコン膜（ベース電極引出層）６０１との間隔
を、これらのマクス合わせマージンの削減により縮小す
ることができ、しかもコレクタ電極取出層８と外部ベー
ス層６２及びその上のシリコン膜６０１とを電気的に分
離する絶縁膜を、上記シリコン膜６０１に対し自己整合
的に配置され、上記素子分離酸化膜１０２より薄い選択
酸化膜１１２により構成したので、ベース領域部分の外
周に位置する外部ベース層６２と、該ベース領域部分及
びコレクタ電極取出層８１間の選択酸化膜１１２とのマ
スク合わせマージンが不要となり、しかもこの選択酸化
膜１１２が素子分離酸化膜１０２より薄いことから、い
わゆるバーズビーク部分が上記素子分離酸化膜１０２よ
り小さくなり、これによりコレクタ電極取出層８１とベ
ース領域部分との間隔を大きく低減できる。

また、本実施例の半導体集積回路装置の製造方法では、
外部ベース層５１（５２）を、ベース電極引出層をなす
シリコン膜６０１からの不純物拡散により形成し、活性
ベース層６１（６２）及びエミッタ層７１を上記シリコ
ン膜６０１に合わせて自己整合的に形成するのみなら
ず、素子形成領域のベース側とコレクタ電極取出層側と
を電気的に分離する絶縁膜を、上記素子分離酸化膜１０
２より薄く、しかも上記ベース電極引出層としてのシリ
コン膜６０１に対して自己整合的に形成するので、バイ
ポーラトランジスタにおける、エミッタ層７１とベース
電極引出層としてのシリコン膜６０１との間隔だけでな
く、コレクタ電極取出層８１とベース領域部分，特に外
部ベース層６２との間隔をも微細化した半導体集積回路
装置を、トランジスタ各部の自己整合による位置決めに
より歩留りよく製造することができる。

なお、上記実施例における第１図（Ｂ）でのレジスト膜
３０１によるポリシリコン膜のエッチングを削除して、
第１図（Ｃ）に相当する第３図のように選択酸化を行な
って、工程の短縮を図ることもできる。ただし、この場
合第３図に見られるように外部ベース層５１と接する酸
化膜１１３が半導体表面上に形成されるので、横方向の
拡散や側壁の容量などが増加し、トランジスタ性能は若
干低下する。

また、上記実施例においては、外部ベース層５３，エミ
ッタ層７１，コレクタ電極取出層８１に接続される膜を
ポリシリコン膜として説明したが、これは、単結晶シリ
コン膜や非結晶シリコン膜を用いてもよい。

さらに、上記実施例においては、隣接するトランジスタ
層を分離するために、厚い酸化膜からなる素子分離領域
が形成された場合について説明しているが、本発明はこ
の場合に限定されず、たとえばトレンチ（溝）構造を用
いた分離領域を有するトランジスタに適用しても上記実
施例と同様の効果を得ることができる。

〔発明の効果〕

以上のように本発明に係る半導体集積回路装置によれ
ば、ベース電極引出層をなすシリコン膜と、該シリコン
膜からの不純物拡散により、活性ベース領域を取り囲む
よう形成された外部ベース層と、上記シリコン膜のパタ
ーンに合わせて上記活性ベース領域内に自己整合的に配
置されたエミッタ層と、上記シリコン膜に接して自己整
合的に配置され、コレクタ電極取出層と外部ベース層及
びその上のベース電極引出層とを電気的に分離する、素
子分離酸化膜より薄い選択酸化膜とを備えたので、エミ
ッタ層及びベース電極引出層間の縮小をマスク合わせマ
ージンの削減により、またコレクタ電極取出層とベース
領域部分との間隔の縮小を、マスク合わせマージンの削
減とこれらの間の選択酸化膜の微細化により実現できる
効果がある。

また、本発明に係る半導体集積回路装置の製造方法によ
れば、半導体基板上に素子分離酸化膜を形成した後、全
面に形成したシリコン膜を、耐酸化性マスクを用いた選
択エッチング及び選択酸化によりパターニングし、かつ
パターニングしたシリコン酸からの不純物拡散により外
部ベース層を形成し、さらに素子形成領域のベース側と
コレクタ電極取出層側とを電気的に分離する絶縁膜を、
上記素子分離酸化膜より薄く、しかも上記パターニング
したシリコン膜に対して自己整合的に形成し、その後上
記外部ベース層内側に活性ベース層を、該活性ベース層
内にエミッタ層をそれぞれ、上記パターニングしたシリ
コン膜に対して自己整合的に形成するので、エミッタ層
とベース電極引出層との間、及びコレクタ電極取出層と
ベース領域部分との間を微細化したトランジスタを搭載
した半導体集積回路装置を、トランジスタ各部の自己整
合による位置決めにより歩留りよく製造することができ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の製造方法を示す工程断面図である。第２図（Ａ）はこ
の発明の一実施例により作製されたトランジスタの平面
パターンを示す図、第２図（Ｂ）は第２図（Ａ）の線Ｙ
−Ｙ′に沿った断面構造を示す図である。第３図はこの
発明の他の実施例による半導体集積回路装置の製造方法
を示す工程断面図である。第４図は従来の半導体集積回
路装置の製造方法を示す工程断面図、第５図は従来の製
造方法を用いて作製されたトランジスタの平面パターン
を示す図である。第６図は第５図に示されるトランジス
タにおける写真製版の重ね合わせ精度によるエミッタ層
と分離領域端部との距離の変動およびエミッタ層とベー
ス電極につながるポリシリコン膜との距離の変動を示す
図である。第７図は従来のダブル・ベース構造のトラン
ジスタの平面パターンを示す図、第８図は従来のダブル
・ベース構造のトランジスタ素子のエミッタ層とベース
電極につながるシリコン膜との距離の写真製版の重ね合
わせ精度に対する依存性を示す図である。 図において、１はｐ⁻型シリコン基板、３はｎ⁻型エピ
タキシャル層、６，６１，６２は活性ベース層、７１は
エミッタ層、８１はコレクタ電極取出層、９はベース電
極、１０はエミッタ電極、１１はコレクタ電極、５１，
５２，５３は外部ベース層、１０２は分離酸化膜、１０
１，１０５ないし１０８，１１０ないし１１９はシリコ
ン酸化膜、２０１ないし２０４は窒化膜、３０１，３０
２はレジスト膜、４０１はＰＳＧ膜（絶縁膜）、６０
０，６０１，６０２はポリシリコン膜、５０１，５０
２，５０３は金属シリサイド膜である。 なお、図中、同一符号は同一又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】バイポーラ型トランジスタを有する半導体
   集積回路装置において、 上記トランジスタを形成する素子形成領域を分離する素
   子分離酸化膜と、 上記トランジスタのベース電極引出層をなすシリコン膜
   と、 該シリコン膜からの不純物拡散により形成され、活性ベ
   ース層を取り囲む外部ベース層と、 上記シリコン膜のパターンに合わせて上記活性ベース層
   内に自己整合的に配置されたエミッタ層と、 上記シリコン膜に対し自己整合的に配置され、コレクタ
   電極取出層と外部ベース層及びその上のベース電極引出
   層とを分離する、上記素子分離酸化膜より薄い選択酸化
   膜とを備えたことを特徴とする半導体集積回路装置。
2. 【請求項２】バイポーラ型トランジスタを有する半導体
   集積回路装置の製造方法において、 半導体基板上の選択酸化により素子分離酸化膜を形成し
   て素子形成領域を形成する工程と、 上記基板全面にシリコン膜，窒化膜を順次形成する工程
   と、 上記窒化膜を選択的に除去する工程と、 残った窒化膜をマスクとして除去された部分を選択酸化
   して、上記素子分離酸化膜より薄い選択酸化膜を形成す
   るとともに、上記シリコン膜をパターニングする工程
   と、 該選択酸化膜をマスクとして外部ベース不純物を上記シ
   リコン膜に導入し、さらに基板に拡散して外部ベース領
   域を形成する工程と、 上記選択酸化膜の一部を除去して、上記素子形成領域の
   ベース側とコレクタ電極取出層側とを電気的に分離する
   絶縁膜を形成する工程と、 その後上記選択酸化膜の、外部ベース領域内側部分を除
   去し、上記シリコン膜に対して自己整合的に活性ベース
   層を形成する工程と、 酸化膜の全面被着及びエッチバックにより、上記シリコ
   ン膜の上記活性ベース層側の側面に側壁酸化膜を形成す
   る工程と、 上記シリコン膜に対して自己整合的に上記活性ベース層
   内にエミッタ層を形成する工程とを含むことを特徴とす
   る半導体集積回路装置の製造方法。