JPS6242357B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、メモリ回路、特に絶縁ゲート型電
界効果トランジスタ（MISFET）で構成された
メモリ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory circuit, and particularly to a memory circuit configured with an insulated gate field effect transistor (MISFET).

スタテイツクRAM（ランダム・アクセス・メ
モリ）において、デイジツト線をＹデコーダの出
力で制御されるスイツチ手段（カラムゲート）を
介してコモンデータ線に接続することにより複数
のデイジツト線に対し書き込み回路及び読み出し
回路を共用することができ、回路の簡素化を図る
ことができる。このRAMにおいて複数のメモリ
セルのうちＸデコーダの出力とＹデコーダの出力
とにより選択されたメモリセルがデイジツト線と
スイツチ手段を介してコモンデータ線に接続され
る。選択されたメモリセルに対し、コモンデータ
線を介して情報が書き込まれるかもしくは選択さ
れたメモリセルの情報がコモンデータ線を介して
読み出される。 In a static RAM (random access memory), a write circuit and a read circuit can be used for multiple digit lines by connecting the digit line to a common data line via a switch means (column gate) controlled by the output of a Y decoder. can be shared, and the circuit can be simplified. In this RAM, a memory cell selected by an output of an X decoder and an output of a Y decoder among a plurality of memory cells is connected to a common data line via a digit line and a switch means. Information is written into the selected memory cell via the common data line, or information from the selected memory cell is read via the common data line.

メモリ回路において、それを構成するメモリセ
ルに対し、デコーダ、入出力回路等の周辺回路は
電源電圧の比較的高い下限値を必要とする。低下
した電源電圧のもとにおいては周辺回路が誤動作
することがあり、誤つた制御信号、データ信号に
よりメモリセルの保持情報が破壊されてしまうこ
とがある。 In a memory circuit, peripheral circuits such as a decoder and an input/output circuit require a relatively high lower limit value of the power supply voltage with respect to the memory cells constituting the memory circuit. Under reduced power supply voltage, peripheral circuits may malfunction, and information held in memory cells may be destroyed due to erroneous control signals and data signals.

メモリ回路のアクセス時間はスイツチ手段など
のデータ転送手段の動作遅延によつて制限され
る。 Access times for memory circuits are limited by operational delays of data transfer means such as switch means.

なお、スタテイツク型メモリは、特開昭53−
14586号公報に示されている。 The static type memory is disclosed in Japanese Patent Application Laid-Open No. 1983-
This is shown in Publication No. 14586.

この発明の１つの目的は、アクセス時間の短い
メモリ回路を提供することにある。 One object of the present invention is to provide a memory circuit with short access time.

この発明の他の目的は、コモンデータ線におけ
る信号レベルの変化の速いメモリ回路を提供する
ことにある。 Another object of the present invention is to provide a memory circuit in which the signal level on a common data line changes rapidly.

この発明の他の目的は、データ転送の開始の速
いメモリ回路を提供することにある。 Another object of the present invention is to provide a memory circuit that can quickly start data transfer.

この発明の他の目的は、デイジツト線に付加す
るに適した負荷手段を持つメモリ回路を提供する
ことにある。 Another object of the invention is to provide a memory circuit having load means suitable for adding to a digit line.

この発明の他の目的は、低下した電源電圧でも
良好に動作するメモリ回路を提供することにあ
る。 Another object of the present invention is to provide a memory circuit that operates well even with a reduced power supply voltage.

この発明の他の目的は、更に低下した電源電圧
において周辺回路の動作を禁止する構成のメモリ
回路を提供することにある。 Another object of the present invention is to provide a memory circuit configured to inhibit the operation of peripheral circuits at a further reduced power supply voltage.

この発明の他の目的は、上記負荷又は周辺回路
を制御するのに適した電源電圧検出回路を持つメ
モリ回路を提供することにある。 Another object of the present invention is to provide a memory circuit having a power supply voltage detection circuit suitable for controlling the load or peripheral circuit described above.

この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。 Further objects of the invention will become apparent from the following description and drawings.

この発明の一実施例に従うと、選択されたメモ
リセルに対し負荷とされる負荷手段がデイジツト
線と電源との間に接続され、Ｙデコーダの出力に
よつて制御されるMISFETから成るスイツチ手
段がデイジツト線とコモンデータ線との間に接続
される。 According to one embodiment of the present invention, a load means for a selected memory cell is connected between a digit line and a power supply, and a switch means consisting of a MISFET controlled by the output of a Y-decoder is provided. Connected between the digit line and the common data line.

上記スイツチ手段は、Ｙデコーダの出力レベル
が少なくともこのスイツチ手段のしきい値電圧だ
け大きくならないとオン状態にならない。その結
果、上記スイツチ手段を介するデータの転送は、
Ｙデコーダが動作を開始しその出力レベルが所定
の値に達するまでの期間では開始されない。この
発明の一実施例に従うと、デイジツト線の高レベ
ルが低下するようにされる。デイジツト線の高レ
ベルは、このデイジツト線に接続する負荷手段を
直列接続された複数のエンハンスメント
MISFETによつて構成することもしくは実質的
に電源電圧を低下させることにより低下させるこ
とができる。デイジツト線の高レベルの低下によ
り、デイジツト線とコモンデータ線との間のスイ
ツチ手段は、Ｙデコーダの比較的低い出力レベル
によつてもオン状態となる。その結果、データ転
送が、高速化される。コモンデータ線のレベルを
低下させることにより、このコモンデータ線の信
号を受ける読み出し回路は高感度で動作するよう
になる。 The switch means does not turn on unless the output level of the Y decoder increases by at least the threshold voltage of the switch means. As a result, the transfer of data via the above switching means is
It does not start during the period from when the Y decoder starts operating until its output level reaches a predetermined value. According to one embodiment of the invention, the high level of the digit line is reduced. The high level of the digit line is connected to multiple enhancements connected in series with the load means connected to this digit line.
It can be reduced by configuring it with MISFETs or by substantially lowering the power supply voltage. Due to the drop in the high level of the digit line, the switching means between the digit line and the common data line are turned on even by the relatively low output level of the Y decoder. As a result, data transfer becomes faster. By lowering the level of the common data line, the readout circuit that receives signals from the common data line can operate with high sensitivity.

以下、この発明を実施例とともに詳細に説明す
る。 Hereinafter, this invention will be explained in detail together with examples.

第１図に、実施例のメモリ回路のブロツク図を
示している。 FIG. 1 shows a block diagram of a memory circuit according to an embodiment.

第１図において、２はメモリ・マトリクスであ
り、行列状に配置された複数のメモリセルMS₁₁
ないしMS_no、ワード線W₁ないしＷ_n、及びそれ
ぞれ対をなすデイジツト線Ｄ１_１，Ｄ１_０ないし
Ｄ１_o，Ｄ０_oから成る。 In FIG. 1, 2 is a memory matrix, which includes a plurality of memory cells MS ₁₁ arranged in rows and columns.
to MS _no , word lines W ₁ to W _n , and pairs of digit lines D1 ₁ , D1 ₀ to D1 _o and D0 _o , respectively.

各メモリセルは、それぞれ選択端子と一対の入
出力端子とを持ち、代表として示したMS₁₁のよ
うに、フリツプフロツプを構成するMISFET
Q₁，Q₂とその負荷抵抗R₁，R₂、及び伝送ゲート
を構成するMISFET Q₃，Q₄からなる。 Each memory cell has a selection terminal and a pair of input/output terminals, and has a MISFET that constitutes a flip-flop, as shown in the representative MS ₁₁ .
It consists of Q ₁ and Q ₂ , their load resistances R ₁ and R ₂ , and MISFETs Q ₃ and Q ₄ that constitute transmission gates.

同じ行に配置されたメモリセル例えばMS₁₁な
いしMS_1oのそれぞれの選択端子はその行に対応
するワード線例えばW₁に共通接続され、同じ列
に配置されたメモリセル例えばMS₁₁ないしMS_n1
のそれぞれの入出力端子はその列に対応するデイ
ジツト線例えばＤ１_１，Ｄ０_１に共通接続されて
いる。 The selection terminals of the memory cells arranged in the same row, e.g. MS ₁₁ to MS _1o , are commonly connected to the word line corresponding to that row, e.g. W ₁ , and the selection terminals of the memory cells arranged in the same column, e.g. MS ₁₁ to MS _n1
The input/output terminals of each column are commonly connected to digit lines, for example, D1 ₁ and D0 ₁ corresponding to that column.

各デイジツト線と電源端子Ｖ_CCとの間には負荷
手段Ｒ_i1、R₀₁、Ｒ_1o、Ｒ_0oがそれぞれ接続されて
いる。このデイジツト線に対する負荷手段は、後
述のようにメモリセルからの情報読み出しのため
に利用される。各メモリセルの負荷抵抗R₁，R₂
が保持動作時のメモリセルの消費電力を低下させ
るために高抵抗とされているのに対し、上記デイ
ジツト線に対する負荷手段は、読み出し動作のた
めに比較的低抵抗となるようにされている。 Load means R _i1 , R ₀₁ , R _1o and R _0o are connected between each digit line and the power supply terminal V _CC . Loading means for this digit line is used for reading information from the memory cells as will be described later. Load resistance R ₁ , R ₂ of each memory cell
The digit line has a high resistance in order to reduce the power consumption of the memory cell during a holding operation, whereas the load means for the digit line has a relatively low resistance for a read operation.

上記の各デイジツト線はまたカラム入出力回路
４に接続している。 Each of the above digit lines is also connected to a column input/output circuit 4.

カラム入出力回路４は図示のように各デイジツ
ト線対とコモンデータ線CD₁，CD₀との間に設け
られ、Ｙデコーダ３によつて制御される伝送ゲー
トとしてのMISFET Q₅ないしQ₈を含んでいる。 As shown in the figure, the column input/output circuit 4 is provided between each digit line pair and the common data lines CD ₁ , CD ₀ and includes MISFETs Q ₅ to Q ₈ as transmission gates controlled by the Y decoder 3. Contains.

Ｘデコーダ１は、アドレス入力端子X₁ないし
Ｘ_iからそれぞれアドレスバツフアBX₁ないしBX_i
を介してアドレス信号を受け、このアドレス信号
に従つてワード線W₁ないしＷ_nのうちの１本を選
択し、選択したワード線の信号レベルを高レベル
とする。なお非選択のワード線は低レベルであ
る。 The X decoder 1 outputs address buffers BX ₁ to BX _i from address input terminals X ₁ to X _i , respectively.
It receives an address signal through the address signal, selects one of the word lines _W1 to _Wn in accordance with this address signal, and sets the signal level of the selected word line to high level. Note that unselected word lines are at a low level.

Ｙデコーダ３もＸデコーダと同様に、アドレス
入力端子Y₁ないしＹ_kからそれぞれアドレスバツ
フアBY₁ないしBY_kを介してアドレス信号を受
け、デイジツト選択線C₁ないしＣ_oのうちの１本
を選択し、その信号レベルを高レベルとする。 Like the X decoder, Y decoder 3 also receives address signals from address input terminals Y ₁ to Y _k via address buffers BY ₁ to BY _k , respectively, and selects one of digit selection lines C ₁ to C _o . Select and set the signal level to high.

Ｘデコーダ１によつて選択された行におけるメ
モリセルの伝送ゲートMISFETがオン状態とな
り、メモリセルのフリツプフロツプはこの伝送ゲ
ートMISFETを介してそれぞれ対応するデイジ
ツト線に接続する。 The transmission gate MISFET of the memory cell in the row selected by the X-decoder 1 is turned on, and the flip-flops of the memory cell are connected to their corresponding digit lines via the transmission gate MISFET.

Ｙデコーダ３によつて選択された列のデイジツ
ト線がカラム入出力回路４を介してコモンデータ
線に接続される。その結果、Ｘデコーダ１とＹデ
コーダ３によつて選択されたメモリセルがコモン
データ線に接続されることになる。 The digit line of the column selected by the Y decoder 3 is connected to the common data line via the column input/output circuit 4. As a result, the memory cells selected by X decoder 1 and Y decoder 3 are connected to the common data line.

選択された行において、メモリセルの
MISFET Q₁，Q₂がデイジツト線に接続した上記
負荷手段を負荷とするようになり、一対のデイジ
ツト線の電位はこのメモリセルの記憶情報によつ
て決まるようになる。選択されたデイジツト線の
電位によつてコモンデータ線の電位が決まるよう
になる。コモンデータ線の電位、すなわち選択し
たメモリセルの記憶情報は、読み出し回路６によ
つて読み出される。 In the selected row, the memory cell
The MISFETs Q ₁ and Q ₂ serve as a load to the load means connected to the digit line, and the potential of the pair of digit lines is determined by the information stored in this memory cell. The potential of the common data line is determined by the potential of the selected digit line. The potential of the common data line, that is, the stored information of the selected memory cell is read out by the readout circuit 6.

書き込み回路５によつて例えばコモンデータ線
CD₁が高レベルにされ、CD₀が低レベルにされる
と、選択されたメモリセル、例えばMS₁₁の
MISFET Q₁がこのコモンデータ線CD₀の低レベ
ルによつてオフ状態となり、このQ₁のオフ状態
によつてQ₂がオン状態となる。すなわち選択し
たメモリセルに情報が書き込まれる。 For example, the common data line is
When CD ₁ is made high and CD ₀ is made low, the selected memory cell, e.g. MS ₁₁
MISFET Q ₁ is turned off by the low level of this common data line CD ₀ , and Q ₂ is turned on by the off state of Q ₁ . That is, information is written into the selected memory cell.

この実施例において、特に制限されないが、読
み出し回路６の出力端子と書込み回路５の出力端
子とは共通に入出力端子Ｉ０に接続されている。 In this embodiment, although not particularly limited, the output terminal of the read circuit 6 and the output terminal of the write circuit 5 are commonly connected to the input/output terminal I0.

上記の書き込み回路５は、チツプ選択信号
と書き込み制御信号を受ける書き込み制御回
路７により制御され、読み出し回路６は、同様な
信号を受ける読み出し制御回路８により制御され
る。 The above write circuit 5 is controlled by a write control circuit 7 which receives a chip selection signal and a write control signal, and the read circuit 6 is controlled by a read control circuit 8 which receives similar signals.

第１図のメモリ回路は、チツプ選択信号の
高レベルで待期状態になり、低レベルで選択状態
になる。またチツプ選択時の書き込み制御信号
の低レベルにより書き込み状態となり、高レ
ベルにより読み出し状態となる。 The memory circuit of FIG. 1 is in a standby state when the chip selection signal is at a high level, and is in a selected state when it is at a low level. Further, when the write control signal is at a low level when selecting a chip, the write state is set, and when the write control signal is at a high level, the read state is set.

第４図は、第１図のメモリ回路のタイミングチ
ヤートの一例を示している。なお、同図で実線は
書き込み動作の場合を示し、破線は読み出し動作
の場合を示している。 FIG. 4 shows an example of a timing chart of the memory circuit shown in FIG. Note that in the same figure, the solid line indicates the case of a write operation, and the broken line indicates the case of a read operation.

書き込み動作において、Ｘアドレス入力端子
X₁ないしＸ_lおよびＹアドレス入力端子Y₁ないし
Ｙ_kに加えられるアドレス入力は、時刻t0におい
て更新される。上記時刻と必ずしも同時刻である
必要はないが、書き込み制御信号は高レベル
から低レベルにされる。 In a write operation, the X address input terminal
The address inputs applied to X ₁ to X ₁ and Y address input terminals Y ₁ to Y _k are updated at time t0. Although it is not necessarily the same time as the above time, the write control signal is changed from high level to low level.

チツプ非選択時に高レベルにあつたチツプ選択
信号は、時刻t1において低レベルにされる。
チツプ選択信号および書き込み制御信号が
低レベルになることにより、書き込み制御回路７
の出力信号１は若干遅れた時刻t3において高
レベルから低レベルに変化する。上記出力信号
１が低レベルになることによつて、書き込み
回路５が動作を開始する。 The chip selection signal, which was at a high level when no chip was selected, is set to a low level at time t1.
When the chip selection signal and the write control signal become low level, the write control circuit 7
The output signal 1 changes from high level to low level at a slightly delayed time t3. When the output signal 1 becomes low level, the write circuit 5 starts operating.

時刻t5において、チツプ選択信号が低レベ
ルから再び高レベルにもどることによつて書き込
み制御回路７の出力信号１は、時刻t7におい
て低レベルから高レベルにもどる。 At time t5, the chip selection signal returns from a low level to a high level, so that the output signal 1 of the write control circuit 7 returns from a low level to a high level at time t7.

時刻t10において書込み制御信号は低レベ
ルから再び高レベルにもどされる。なお、読み出
し制御回路８の出力信号IOCは、書き込み制御信
号の低レベルによつて第４図に示したように高レ
ベルを維持する。 At time t10, the write control signal is returned from low level to high level again. Note that the output signal IOC of the read control circuit 8 is maintained at a high level as shown in FIG. 4 due to the low level of the write control signal.

チツプ選択信号の低レベルと書き込み制御
信号の高レベルとによりメモリ回路は読み出
し動作をする。 The low level of the chip select signal and the high level of the write control signal cause the memory circuit to perform a read operation.

時刻t1でチツプ選択信号が低レベルになる
ことにより読み出し制御回路８の出力信号IOCが
時刻t4において高レベルから低レベルになり、そ
の結果、読み出し回路６が動作を開始するように
なる。 As the chip selection signal goes low at time t1, the output signal IOC of the readout control circuit 8 goes from high to low at time t4, and as a result, the readout circuit 6 starts operating.

時刻t5においてチツプ選択信号が高レベル
にもどることにより、時刻t9において出力信号
IOCが高レベルにもどり、読み出し回路６は動作
停止する。 The chip selection signal returns to high level at time t5, causing the output signal to change at time t9.
IOC returns to high level and the read circuit 6 stops operating.

書き込み制御回路７及び読み出し回路８は、特
に制限されないが、その具体的回路は第５図のよ
うになる。 Although the write control circuit 7 and the read circuit 8 are not particularly limited, their specific circuits are as shown in FIG.

書き込み制御回路７は、MISFET Q₆₁ないし
Q₆₃によつて構成されるノアゲート回路と、それ
ぞれがMISFET Q₆₄とQ₆₅，Q₆₆とQ₆₇，Q₆₈とQ₆₉
によつて構成される３個のインバータ回路とから
成る。その出力１及び２によつて書き込
み回路５を制御し、出力WE３によつて後述する
回路１０を制御する。 Write control circuit 7 is MISFET Q ₆₁ or
A NOR gate circuit consisting of Q ₆₃ and MISFETs Q ₆₄ and Q ₆₅ , Q ₆₆ and Q ₆₇ , Q ₆₈ and Q ₆₉ respectively
It consists of three inverter circuits. The write circuit 5 is controlled by the outputs 1 and 2, and the circuit 10 described later is controlled by the output WE3.

読み出し制御回路８は、それぞれがMISFET
Q₇₀とQ₇₁，Q₇₂とQ₇₃，Q₇₄とQ₇₅，Q₇₉とQ₈₀によ
つて構成される４個のインバータ回路と、
MISFET Q₇₆ないしQ₇₈によつて構成されるノア
ゲート回路とから成る。その出力IOCによつて読
み出し回路６を制御する。 Each of the readout control circuits 8 is a MISFET.
Four inverter circuits composed of Q ₇₀ and Q ₇₁ , Q ₇₂ and Q ₇₃ , Q ₇₄ and Q ₇₅ , Q ₇₉ and Q ₈₀ ,
It consists of a NOR gate circuit composed of MISFET Q ₇₆ to Q ₇₈ . The readout circuit 6 is controlled by the output IOC.

なお、MISFET Q₆₁，Q₆₄等は、デイプレツシ
ヨン型であり、図示のようにソース・ドレイン間
に破線が付けられていることによつてエンハンス
メント型MISFET、例えばQ₆₂，Q₆₃等と区別し
て表示されている。 MISFETs such as Q ₆₁ and Q ₆₄ are depletion type MISFETs and can be distinguished from enhancement type MISFETs such as Q ₆₂ and Q ₆₃ by the dashed line between the source and drain as shown in the figure. has been done.

第２図は、第１図の回路におけるデイジツト線
D₁₁に接続した負荷手段R₁₁の具体的回路例を示し
ている。他の負荷手段R₀₁などもR₁₁と同じ構成で
ある。 Figure 2 shows the digit line in the circuit of Figure 1.
A specific circuit example of the load means _R11 connected to _D11 is shown. Other load means R ₀₁ and the like have the same configuration as R ₁₁ .

負荷手段R₁₁は、図示のようにゲート・ソース
間の短絡されたデイプレツシヨン型MISFET Q₉
とゲート・ドレイン間の短絡されたエンハンスメ
ント型MISFET Q₁₀及びQ₁₁の直列接続からな
る。この負荷手段はデイジツト線Ｄ１_１に供給す
る電流がほぼ零であつても２個のエンハンスメン
ト型MISFET Q₁₀，Q₁₁のしきい値電圧Ｖ_thによ
つて決まる電圧降下2V_thを生ずる。そのため、デ
イジツト線Ｄ１_１の信号の高レベルをＶ_CC−2V_th
（但し、Ｖ_CCは電源電圧）におさえる。デイプレ
ツシヨン型MISFET Q₉は、電流制限素子として
動作し、メモリセルへの情報書き込み時に、負荷
手段R₁₁からデイジツト線Ｄ１_１に流れる電流を
制限するために使用される。 The load means R ₁₁ is a depletion type MISFET Q ₉ with the gate and source shorted as shown.
It consists of a series connection of enhancement-type MISFETs Q ₁₀ and Q ₁₁ with their gates and drains shorted. This load means produces a voltage drop of 2V _th determined by the threshold voltage V _th of the two enhancement type MISFETs Q ₁₀ and Q ₁₁ even when the current supplied to the digit line _D11 is approximately zero. Therefore, the high level of the signal on digit line _D11 is set to V _CC -2V _th
(However, V _CC is the power supply voltage). The depletion type MISFET _Q9 operates as a current limiting element and is used to limit the current flowing from the load means _R11 to the digit line _D11 when writing information to the memory cell.

第６図は、第１図のＹデコーダ３の具体的回路
例を示している。このＹデコーダ３は、複数のノ
アゲート回路から成る。出力線Y₁を持つノアゲ
ート回路は、デイプレツシヨン負荷MISFET
Q₅₅と入力用のエンハンスメント型MISFET Q₅₆
ないしQ₅₇とによつて構成されている。入力用
MISFET Q₅₆ないしQ₅₇のゲートには、それぞれ
を第７図に詳細に示したようなアドレス入力Ａ_i
に対し、非反転信号a₀と反転信号₀とを出力する
アドレスバツフアの複数個からの出力が適当に選
択されて加えられる。MISFET Q₅₆ないしQ₅₇の
ゲート入力の少なくとも１つが高レベルなら、出
力線Y₁には非選択レベル、すなわち低レベルの
信号が出力する。入力ゲートのすべてが低レベル
になると出力線Y₁には選択レベル、すなわち高
レベルの信号が出力する。デイプレツシヨン負荷
MISFET Q₅₅の使用の場合、エンハンスメント
MISFETにおけるようなしきい値電圧による電
圧降下を生じないので、Ｙデコーダの出力信号の
高レベルは、ほぼ電源電圧Ｖ_CCにまで達する。 FIG. 6 shows a specific circuit example of the Y decoder 3 shown in FIG. This Y decoder 3 consists of a plurality of NOR gate circuits. The NOR gate circuit with output line Y ₁ is a depletion load MISFET
Q ₅₅ and enhancement MISFET Q ₅₆ for input
₅₇ to Q57. For input
The gates of MISFETs Q ₅₆ and Q ₅₇ each have an address input A _i as shown in detail in Figure 7.
For this, outputs from a plurality of address buffers outputting a non-inverted signal _a0 and an inverted signal ₀ are appropriately selected and added. If at least one of the gate inputs of MISFET Q ₅₆ or Q ₅₇ is at a high level, a non-selection level, that is, a low level signal is output to the output line _Y1 . When all of the input gates are at low level, a selection level, that is, a high level signal is output to the output line _Y1 . depression load
Enhancement when using MISFET Q ₅₅
Since there is no voltage drop due to the threshold voltage as in MISFETs, the high level of the output signal of the Y decoder reaches approximately the power supply voltage V _CC .

第８図は、後述するパルス発生回路１０、スイ
ツチ回路１１とともに、書き込み回路５と読み出
し回路６の具体的回路を示している。 FIG. 8 shows specific circuits of the write circuit 5 and the read circuit 6, as well as a pulse generation circuit 10 and a switch circuit 11, which will be described later.

書き込み回路５は、それぞれがMISFETQ₉₅と
Q₉₆，Q₉₇とQ₉₈，Q₉₉とQ₁₀₀により構成される３個
のインバータ回路と、それぞれがMISFET Q₁₀₁
ないしQ₁₀₄，Q₁₀₇ないしQ₁₁₀により構成される２
個のノアゲート回路と、それぞれがMISFET
Q₁₀₅とQ₁₀₆，Q₁₁₁とQ₁₁₂により構成される２個の
プツシユプル出力回路とから成る。この回路５の
MISFET Q₉₆のゲートは入出力端子Ｉ０に接続
し、Q₁₀₂とQ₁₀₈のゲートは第５図の書き込み制御
回路７の出力線１に接続し、Q₁₀₃とQ₁₁₀のゲ
ートは上記回路７の出力線２に接続してい
る。プツシユプル出力回路のMISFET Q₁₀₅のソ
ースとQ₁₀₆のドレインはコモンデータ線CD₀に接
続し、Q₁₁₁のソースとQ₁₁₂のドレインはコモンデ
ータ線CD₁に接続している。 The write circuits 5 each include MISFETQ ₉₅ and
Three inverter circuits consisting of Q ₉₆ , Q ₉₇ and Q ₉₈ , Q ₉₉ and Q ₁₀₀ , each with MISFET Q ₁₀₁
or Q ₁₀₄ , Q ₁₀₇ or Q ₁₁₀ 2
NOR gate circuits, each with a MISFET
It consists of two push-pull output circuits consisting of _Q105 and _Q106 , _Q111 and _Q112 . This circuit 5
The gate of MISFET Q ₉₆ is connected to the input/output terminal I0, the gates of Q ₁₀₂ and Q ₁₀₈ are connected to the output line 1 of the write control circuit 7 in FIG. 5, and the gates of Q ₁₀₃ and Q ₁₁₀ are connected to the input/output terminal I0. Connected to output line 2. The source of MISFET Q ₁₀₅ and the drain of Q ₁₀₆ in the push-pull output circuit are connected to the common data line CD ₀ , and the source of Q ₁₁₁ and the drain of Q ₁₁₂ are connected to the common data line CD ₁ .

第５図の回路構成により、上記出力線１と
２の信号レベルは、書き込みのためのチツプ
選択期間、すなわちチツプ選択信号と書き込
み制御信号との両方が低レベルとなつている
期間だけ低レベルとなる。この期間においては
MISFET Q₁₀₂，Q₁₀₃，Q₁₀₈，Q₁₁₀のオフ状態に
より上記の２つのノアゲート回路の出力端には、
入出力端子Ｉ０の信号レベルに応じた互いに逆相
の信号が現われ、この２つのノアゲート回路の出
力に応じて上記の２つのプツシユプル出力回路の
出力端には互いに逆相の信号が現われる。すなわ
ち、入出力端子Ｉ０の信号が高レベルなら、一方
のプツシユプル出力回路は、コモンデータ線CD₁
を高レベルとし、他方のプツシユプル出力回路は
コモンデータ線CD₀を低レベルとする。端子Ｉ０
の信号が逆に低レベルなら、コモンデータ線CD₁
を低レベルとし、CD₀を高レベルとする。 With the circuit configuration shown in FIG. 5, the signal levels of the output lines 1 and 2 are kept low only during the chip selection period for writing, that is, during the period when both the chip selection signal and the write control signal are at low level. Become. During this period
Due to the OFF state of MISFETs Q ₁₀₂ , Q ₁₀₃ , Q ₁₀₈ , and Q ₁₁₀ , the output terminals of the above two NOR gate circuits are
Signals of mutually opposite phases appear according to the signal level of the input/output terminal I0, and signals of mutually opposite phases appear at the output terminals of the two push-pull output circuits according to the outputs of these two NOR gate circuits. That is, if the signal at the input/output terminal I0 is at a high level, one push-pull output circuit outputs the common data line CD ₁
is set to a high level, and the other push-pull output circuit sets the common data line CD ₀ to a low level. Terminal I0
On the other hand, if the signal is low level, the common data line CD ₁
is a low level and CD ₀ is a high level.

読み出しのためのチツプ選択期間及びチツプ非
選択期間において上記出力線１と２の信
号レベルは高レベルであり、上記の２つのノアゲ
ート回路のそれぞれの出力信号は入出力端子Ｉ０
の信号レベルにかかわらず低レベルとなる。この
期間においては上記２つのプツシユプル出力回路
はMISFET Q₁₀₅，Q₁₀₆，Q₁₁₁，Q₁₁₂がすべてオ
フ状態となるので出力をフローテイングにする。 During the chip selection period for reading and the chip non-selection period, the signal levels of the output lines 1 and 2 are at high level, and the output signals of the two NOR gate circuits are connected to the input/output terminal I0.
The level will be low regardless of the signal level. During this period, MISFETs Q ₁₀₅ , Q ₁₀₆ , Q ₁₁₁ , and Q ₁₁₂ of the two push-pull output circuits are all in the off state, so the outputs are made floating.

読み出し回路６は、MISFET Q₁₁₃ないしQ₁₂₁
により構成される１段目差動回路と、Q₁₂₂ないし
Q₁₂₅により構成される２段目差動回路と、上記２
段目差動回路と同一構成の３段目差動回路と、そ
れぞれがQ₁₂₆ないしQ₁₂₈，Q₁₂₉ないしQ₁₃₁により
構成されるノアゲート回路及びQ₁₃₂とQ₁₃₃とによ
り構成されるプツシユプル出力回路とから成る。
なお、１段目差動回路において、Q₁₂₁を介してゲ
ートにバイアスを受けるQ₁₂₀は、Q₁₁₈とQ₁₁₉のソ
ース負荷となる。Q₁₁₇は、Q₁₁₈とQ₁₁₉のソース出
力に応じたドレイン電流を生ずる。Q₁₁₇ないし
Q₁₂₁の回路による負帰還動作により、１段目差動
回路の出力レベルはほぼ一定になるように制御さ
れる。 Readout circuit 6 is MISFET Q ₁₁₃ to Q ₁₂₁
The first stage differential circuit consists of Q ₁₂₂ or
The second stage differential circuit composed of Q ₁₂₅ and the above 2
A third-stage differential circuit with the same configuration as the first-stage differential circuit, a NOR gate circuit each composed of Q ₁₂₆ to Q ₁₂₈ and Q ₁₂₉ to Q ₁₃₁ , and a push-pull output circuit composed of Q ₁₃₂ and Q ₁₃₃ . It consists of
Note that in the first stage differential circuit, Q ₁₂₀ whose gate receives a bias via Q ₁₂₁ serves as a source load for Q ₁₁₈ and Q ₁₁₉ . Q ₁₁₇ produces a drain current that is dependent on the source output of Q ₁₁₈ and Q ₁₁₉ . Q ₁₁₇ or
Due to the negative feedback operation by the _Q121 circuit, the output level of the first stage differential circuit is controlled to be almost constant.

第５図の構成により出力線IOCは、読み出しの
ためのチツプ選択期間に低レベルとなる。この期
間において第８図のMISFET Q₁₂₈，Q₁₃₁がオフ
状態となり、上記回路６における２つのノアゲー
ト回路の出力端には、コモンデータ線CD₁，CD₀
のレベルに応じた互いに逆相の信号が出力し、こ
のノアゲート回路の出力に応じてプツシユプル回
路に信号が現われる。すなわちコモンデータ線
CD₁が高レベル、CD₀が低レベルなら、Q₁₃₂，
Q₁₃₃からなる出力回路は高レベルを出力する。逆
にコモンデータ線CD₁が低レベル、CD₀が低レベ
ルなら、低レベルを出力する。 With the configuration shown in FIG. 5, the output line IOC is at a low level during the chip selection period for reading. During this period, the MISFETs Q ₁₂₈ and _{Q 131} in FIG _.
Signals having mutually opposite phases are outputted according to the level of , and a signal appears in the push-pull circuit in accordance with the output of this NOR gate circuit. i.e. common data line
If CD ₁ is high level and CD ₀ is low level, then Q ₁₃₂ ,
The output circuit consisting of Q ₁₃₃ outputs a high level. Conversely, if the common data line CD ₁ is at a low level and the common data line CD ₀ is at a low level, a low level is output.

書き込みのためのチツプ選択期間及びチツプ非
選択期間において上記出力線IOCの信号が高レベ
ルとなり、MISFET Q₁₂₈，Q₁₃₁はオン状態とな
る。そのため、回路６における上記２つのノアゲ
ート回路の出力はコモンデータ線CD₁，CD₀の信
号レベルに関係なく低レベルとなる。プツシユプ
ル出力回路は、２つのMISFET Q₁₃₂とQ₁₃₃の同
時のオフ状態により出力をフローテイングにす
る。 During the chip selection period for writing and the chip non-selection period, the signal on the output line IOC becomes high level, and MISFETs Q ₁₂₈ and Q ₁₃₁ are turned on. Therefore, the outputs of the two NOR gate circuits in the circuit 6 are at a low level regardless of the signal levels of the common data lines CD ₁ and CD ₀ . The push-pull output circuit makes the output floating by turning off the two MISFETs Q ₁₃₂ and Q ₁₃₃ at the same time.

この実施例においては、デイジツト線に接続す
る負荷手段を前記の第２図のように構成したこと
により、次に説明するように、メモリセルの記憶
情報を高速度で読み出すことができるようにな
る。 In this embodiment, by configuring the load means connected to the digit line as shown in FIG. 2 above, the information stored in the memory cells can be read out at high speed, as will be explained next. .

メモリセルは、その伝送ゲートMISFET Q₃，
Q₄がオフ状態であるとき内部の高負荷抵抗R₁，
R₂とMISFET Q₁，Q₂とによつて情報を記憶して
いる。記憶情報の“１”は、例えばMISFET Q₁
がオフ状態にありQ₂がオン状態であることと対
応させられ、逆に“０”はQ₁がオン状態であり
Q₂がオフ状態であることと対応させられる。 The memory cell has its transmission gate MISFET Q ₃ ,
Internal high load resistance R ₁ when Q ₄ is in off state,
Information is stored by R ₂ and MISFETs Q ₁ and Q ₂ . The stored information “1” is, for example, MISFET Q ₁
is in the off state and _Q2 is in the on state, and conversely, “0” means that _Q1 is in the on state.
This corresponds to Q ₂ being in the off state.

メモリセルMS₁₁を選択し、その記憶情報を読
み出すとしたときの回路動作は次のようになる。
なおメモリセルMS₁₁は予め“１”を記憶してい
るものとする。またコモンデータ線は以前の状態
に従つて高レベルをその浮遊容量（図示しない）
に保持しているものとする。 The circuit operation when the memory cell MS ₁₁ is selected and the stored information is read out is as follows.
It is assumed that the memory cell MS ₁₁ stores "1" in advance. The common data line also has a high level according to its previous state due to its stray capacitance (not shown).
It is assumed that the

Ｘデコーダによつてワード線W₁が高レベルに
なると、第１行目のメモリセルMS₁₁ないしMS_1o
が選択され、その伝送ゲートMISFET Q₃，Q₄が
オン状態となる。 When the word line W ₁ goes high by the X decoder, the memory cells MS ₁₁ to MS _1o in the first row
is selected, and its transmission gates MISFET Q ₃ and Q ₄ are turned on.

上記MISFET Q₃，Q₄のオン状態により、メモ
リセルMS₁₁のMISFET Q₁，Q₂に対し、デイジ
ツト線Ｄ１_１，Ｄ０_１に接続した比較的低抵抗値
の負荷手段R₁₁、R₀₁が負荷となる。予めの記憶情
報に従つてMISFET Q₁がオフ状態であるので、
負荷手段R₁₁には電流が流れず、この負荷手段は
前記のようにほぼ2V_thの電圧降下しか生じない。
その結果、デイジツト線Ｄ１_１はＶ_CC−2V_thの高
レベルとなる。これに対し、MISFET Q₂がオン
状態であることにより、負荷手段R₀₁に電流が流
れ、この負荷手段R₀₁は比較的大きい電圧降下を
生じる。その結果、デイジツト線Ｄ０_１は低レベ
ルとなる。 Due to the ON state of the MISFETs Q ₃ and Q ₄ , the load means R ₁₁ and R _{01 with relatively low resistance values connected to the digit lines D1 1 and D0 1 are connected} to the MISFETs Q ₁ and Q _{2 of the memory cell MS 11 .} It becomes a load. Since MISFET Q ₁ is in the off state according to the pre-stored information,
No current flows through the load means R ₁₁ and this load means only experiences a voltage drop of approximately 2V _th as described above.
As a result, the digit line _D11 goes to a high level of V _CC -2V _th . On the other hand, due to the ON state of MISFET Q ₂ , current flows through the load means R ₀₁ , which causes _a relatively large voltage drop. As a result, the digit line _D01 becomes low level.

Ｙデコーダ３の出力線C₁の高レベルによつて
カラム入出力回路４のMISFET Q₅，Q₆がオン状
態となり、デイジツト線Ｄ１_１，Ｄ０_１のレベル
はそれぞれコモンデータ線CD₁，CD₀に転送され
る。 Due to the high level of the output line _C1 of the Y decoder 3, the MISFETs _Q5 and _Q6 of the column input/output circuit 4 are turned on, and the levels of the digit lines _D11 and _D01 are set to the common data lines _CD1 and _CD0 , respectively. will be forwarded to.

第９図Ａは、Ｙデコーダ３によつて選択される
出力線C₁における信号変化曲線とデイジツト線
Ｄ１_１における信号レベルDH₂とデイジツト線Ｄ
０_１における信号レベルDL₂との関係を示してい
る。なお、Ｙデコーダ３の出力信号は回路構成
上、Ｘデコーダ１の出力信号と同時もしくは若干
早い時期に変化する。そのため、Ｙデコーダ３の
動作開始時においてデイジツト線Ｄ１_１，Ｄ０_１
の信号レベルは必ずしも固定でないが理解を容易
にするため及び説明の便宜上からこのデイジツト
線の信号レベルを第９図Ａでは固定レベルとして
示している。 FIG. 9A shows the signal change curve in the output line C1 selected by the Y decoder ₃ , the signal level _DH2 in the digit line _D11 and the digit line D.
The relationship between the signal level DL 2 and the signal level DL ₂ at 0 ₁ is shown. Note that the output signal of the Y decoder 3 changes at the same time as the output signal of the X decoder 1 or slightly earlier due to the circuit configuration. Therefore, when the Y decoder 3 starts operating, the digit lines D1 ₁ and D0 ₁
The signal level of this digit line is not necessarily fixed, but for ease of understanding and convenience of explanation, the signal level of this digit line is shown as a fixed level in FIG. 9A.

第９図Ａのように、Ｙデコーダ３の選択される
出力線C₁における信号（以下信号C₁と称する）
は、時刻t20において低レベルから立上り始め
る。 As shown in FIG. 9A, the signal on the selected output line _C1 of the Y decoder 3 (hereinafter referred to as signal _C1 )
begins to rise from a low level at time t20.

時刻t21において信号C₁のレベルはデイジツト
線Ｄ０_１の低レベルDL₂に達する。 At time t21, the level of signal _C1 reaches the low level _DL2 of digit line _D01 .

時刻t22において信号C₁のレベルは、デイジツ
ト線Ｄ０_１のレベルDL₂よりしきい値電圧だけ高
くなる。従つてカラム入出力回路４のMISFET
Q₆が導通し始める。この場合、デイジツト線Ｄ
０_１が低レベル、コモンデータ線が高レベルであ
るので、MISFET Q₆のデイジツト線側の電極P₁
はソースとして作用し、コモンデータ線側の電極
P₂はドレインとして作用する。負荷手段RC₀（及
び浮遊容量（図示しない）によつて高レベルとな
つていたコモンデータ線CD₀のレベルは、
MISFET Q₆の導通の開始によつて、第９図Ｂの
曲線CL₂のようにデイジツト線Ｄ０_１のレベルに
低下し始める。なお、コモンデータ線CD₀のレベ
ル低下速度は、コモンデータ線CD₀及びデイジツ
ト線Ｄ０_１のそれぞれの浮遊容量、MISFET Q₆
のオン抵抗によつて決まる。 At time t22, the level of signal _C1 becomes higher than the level _DL2 of digit line _D01 by a threshold voltage. Therefore, MISFET of column input/output circuit 4
Q ₆ begins to conduct. In this case, the digit line D
Since 0 ₁ is a low level and the common data line is a high level, the electrode P ₁ on the digit line side of MISFET Q ₆
acts as a source, and the electrode on the common data line side
_P2 acts as a drain. The level of the common data line CD ₀ , which was at a high level due to the load means RC ₀ (and stray capacitance (not shown)), is
With the start of conduction of MISFET _Q6 , the voltage begins to drop to the level of the digit line _D01 as shown by the curve _CL2 in FIG. 9B. Note that the level drop speed of the common data line CD ₀ depends on the stray capacitance of the common data line CD ₀ and the digit line _D01 , and the MISFET Q ₆
It is determined by the on-resistance of

信号C₁は、時刻t24において高レベルにあるデ
イジツト線Ｄ１_１のレベルに達し、時刻t25にお
いてデイジツト線Ｄ１_１のレベルよりもしきい値
電圧Ｖ_thだけ高くなる。その結果、MISFET Q₅
が導通を開始する。コモンデータ線CD₁のレベル
は第９図Ｂの曲線CH₂のように変化する。 The signal _C1 reaches the level of the digit line _D11 , which is at a high level, at time t24, and becomes higher than the level of the digit line _D11 by the threshold voltage _Vth at time t25. As a result, MISFET Q ₅
starts conducting. The level of the common data line CD ₁ changes as shown by the curve CH ₂ in FIG. 9B.

コモンデータ線CD₁とCD₀との上記のレベル差
に対し読み出し回路６が応答する。読み出し回路
６の１段目差動回路のMISFET Q₁₁₃のソースと
Q₁₁₄のドレインとの節点P₅には第９図Ｃの曲線
P₅₂のようにほぼ時刻t23でレベルが決まる信号が
現われる。 The read circuit 6 responds to the above level difference between the common data lines CD ₁ and CD ₀ . The source of MISFET Q ₁₁₃ in the first stage differential circuit of readout circuit 6
The curve shown in Figure 9 C is at the node P ₅ with the drain of Q ₁₁₄ .
A signal like _P52 whose level is determined approximately at time t23 appears.

デイジツト線に接続する第２図のような負荷手
段からエンハンスメント型MISFET Q₁₁を除去
した場合、情報読み出し時のデイジツト線Ｄ１_１
の高レベルは第９図ＡのレベルDH₂からMISFET
Q₁₁のしきい値電圧だけ高いレベルDH₁に変る。
メモリセルのオン状態のMISFET Q₂，Q₄のコン
ダクタンスと負荷手段のコンダクタンスとによ
り、デイジツト線Ｄ０_１の低レベルは第９図Ａの
レベルDL₂からLD₁に増加する。 When the enhancement type MISFET Q ₁₁ is removed from the load means connected to the digit line as shown in Figure 2, the digit line D1 ₁ when reading information is
The high level of MISFET is from level DH ₂ in Figure 9A.
The threshold voltage of _Q11 changes to a higher level _DH1 .
Due to the conductance of the on-state MISFETs Q ₂ and Q ₄ of the memory cell and the conductance of the load means, the low level of the digit line D0 ₁ increases from the level DL ₂ of FIG. 9A to LD ₁ .

上記のレベル増加により、MISFET Q₅，Q₆が
導通状態となる信号C₁のレベルが増加し、その
結果、コモンデータ線CD₀のレベル変化は第９図
Ｂの破線CL₁のように遅れ、またコモンデータ線
CD₁のレベル変化も同図Ｂの破線CH₁のように遅
れる。 Due to the above level increase, the level of signal C ₁ that turns on MISFETs Q ₅ and Q ₆ increases, and as a result, the level change of common data line CD ₀ is delayed as shown by the broken line CL ₁ in Figure 9B. , also common data line
The level change of CD ₁ is also delayed as indicated by the broken line CH ₁ in FIG.

読み出し回路の前記節点P₅のレベルは第９図Ｃ
の破線P₅₁のようになる。 The level of the node _P5 of the readout circuit is as shown in FIG. 9C.
The dashed line P ₅₁ will look like this.

この実施例においては、第２図のような負荷手
段を使用してデイジツト線のレベルを低下させる
ことにより、信号C₁の比較的低レベルからカラ
ム入出力回路４のMISFET Q₅，Q₆を導通状態に
すること及びデイジツト線のレベルと信号C₁の
レベルとの差が大きくなることによりMISFET
Q₅，Q₆のソース・ゲート間電圧が大きくなり、
そのソース・ドレイン間コンダクタンスが大きく
なることから、デイジツト線とコモンデータ線と
の間のデータ転送が高速度で行なわれるようにな
る。 In this embodiment, by lowering the level _of the digit line using a load means as shown in _{FIG .} By making it conductive and increasing the difference between the level of the digit line and the level of signal _C1 , the MISFET
The source-gate voltage of Q ₅ and Q ₆ increases,
Since the source-drain conductance increases, data transfer between the digit line and the common data line can be performed at high speed.

第１１図は、駆動MISFETとそのドレインに
接続された負荷MISFETから成るインバータ回
路の入力電圧V₁対出力電圧V₀特性を示してい
る。回路の利得は特性曲線の傾斜が急であるほど
大きい。MISインバータ回路においては、入力信
号レベルが駆動トランジスタのしきい値電圧Ｖ_th
に近いほど大きくなる。 FIG. 11 shows the input voltage V ₁ versus output voltage V ₀ characteristic of an inverter circuit consisting of a drive MISFET and a load MISFET connected to its drain. The steeper the slope of the characteristic curve, the greater the gain of the circuit. In the MIS inverter circuit, the input signal level is the threshold voltage of the driving transistor V _th
The closer it is to the larger it is.

この実施例においては、コモンデータ線CD₁，
CD₀のレベルは、デイジツト線の負荷によつて低
下させられており、読み出し回路は、高利得で動
作することになる。 In this embodiment, the common data lines CD ₁ ,
The level of CD ₀ has been reduced by the digit line load and the readout circuit will operate at high gain.

その結果、この実施例によると、読み出し回路
も高速動作するようになる。 As a result, according to this embodiment, the readout circuit also operates at high speed.

第１２図ないし第１５図は、第２図の負荷手段
に変る変形例を示している。第１２図では、第２
図のMISFET Q₉に相当するMISFET Q₁₃₅と
MISFET Q₁₀に相当するMISFET Q₁₃₄とが入れ
かえられている。第１３図では、MISFET Q₁₃₇
とQ₁₃₈とにより構成した分圧回路によつて
MISFET Q₁₃₉のソースからデイジツト線Ｄ１_１
に加える電圧を低下させるようにしている。第１
４図ではMISFET Q₁₄₁を書き込み制御信号
によつて制御するようにしている。この負荷手段
は、読み出し動作時、がハイレベルであり、
2V_thの電圧降下を生じる。 12 to 15 show modifications to the loading means of FIG. 2. In Figure 12, the second
MISFET Q ₁₃₅ which corresponds to MISFET Q ₉ in the figure and
MISFET Q ₁₃₄ , which corresponds to MISFET Q ₁₀ , has been replaced. In Figure 13, MISFET Q ₁₃₇
By means of a voltage divider circuit composed of and Q ₁₃₈ ,
Digit line D1 ₁ from source of MISFET Q ₁₃₉
I am trying to lower the voltage applied to the 1st
In Figure 4, MISFET Q ₁₄₁ is controlled by a write control signal. This load means is at high level during read operation,
A voltage drop of 2V _th occurs.

第１５図では、第２図のMISFET Q₉ないし
Q₁₁と類似のMISFET Q₁₄₂ないしQ₁₄₄から成る直
列回路とMISFET Q₁₄₅及びQ₁₄₆から成る直列回
路とを並列接続している。この第１５図の回路で
は、MISFET Q₁₄₆を、後述する電源電圧検出回
路９と類似の回路により制御する。電源電圧が電
源電圧検出回路の検出電圧よりも低下した場合、
この電源電圧検出回路からの高レベルの検出信号
がMISFET Q₁₄₆のゲートに加えられる。第１５
図の回路では、MISFET Q₁₄₆の上記のようなス
イツチ制御により、電源電圧が上記検出レベルよ
り大きい場合、MISFET Q₁₄₂ないしQ₁₄₄により
2V_thの電圧降下が生じるようにされ、電源電圧が
上記検出レベルより小さい場合、MISFET Q₁₄₆
によりＶ_thの電圧降下が生じるようにされる。第
１５図の回路では、このように電源電圧のレベル
に応じてMISFET Q₁₄₆をスイツチ制御するの
で、デイジツト線の高レベルが電源電圧の低下時
に増加するようにされる。その結果、読み出し回
路６は電源電圧によらずほぼ一定の電圧を受ける
ようになる。そのため、第１５図の負荷手段を使
用する場合、回路は比較的低電源電圧でも充分に
動作するようになる。 In Figure 15, MISFET Q ₉ to
A series circuit consisting of MISFETs Q ₁₄₂ to Q ₁₄₄ similar to Q ₁₁ and a series circuit consisting of MISFETs Q ₁₄₅ and Q ₁₄₆ are connected in parallel. In the circuit shown in FIG. 15, MISFET Q ₁₄₆ is controlled by a circuit similar to power supply voltage detection circuit 9, which will be described later. If the power supply voltage drops below the detection voltage of the power supply voltage detection circuit,
A high level detection signal from this power supply voltage detection circuit is applied to the gate of MISFET Q ₁₄₆ . 15th
In the circuit shown in the figure, MISFET Q ₁₄₆ is controlled by the above switch, and if the power supply voltage is higher than the above detection level, MISFET Q ₁₄₂ or Q ₁₄₄ will
If a voltage drop of 2V _th is caused and the supply voltage is less than the above detection level, MISFET Q ₁₄₆
This causes a voltage drop of V _th to occur. In the circuit shown in FIG. 15, since the MISFET Q ₁₄₆ is switch-controlled in accordance with the level of the power supply voltage, the high level of the digit line increases when the power supply voltage drops. As a result, the read circuit 6 receives a substantially constant voltage regardless of the power supply voltage. Therefore, when the load means of FIG. 15 is used, the circuit can operate satisfactorily even at a relatively low power supply voltage.

この実施例に従うと、コモンデータ線CD₁，
CD₀は負荷手段RC₁、RC₀とチツプ選択終了時に
動作するパルス発生回路１０によつて制御される
スイツチ回路１１とによつて、チツプ非選択時に
同電位とされ、かつデイジツト線の高レベルと同
レベルにされる。その結果、再びチツプ選択状態
となつたときのメモリ回路のアクセス時間が短縮
される。これに対し、コモンデータ線CD₁，CD₀
に上記のような負荷手段RC₁、RC₀及び回路を接
続しない場合、チツプ非選択時にコモンデータ線
の一方は、以前のチツプ選択時に決められた高レ
ベルをそれにおける浮遊容量に保持し、他方は低
レベルを保持する。再びチツプ選択状態となり、
メモリセルの記憶情報を読み出す場合、この記憶
情報が上記コモンデータ線のレベルを逆転させる
値であるとき、上記の一方のコモンデータ線は高
レベルから低レベルまで変化し、他方のコモンデ
ータ線は低レベルから高レベルまで変化する。そ
の結果、一対のコモンデータ線間の電位差が読み
出し回路で必要とする充分な電位差になるまで比
較的長時間を要する。 According to this embodiment, common data lines CD ₁ ,
CD ₀ is set to the same potential when the chip is not selected by the load means RC ₁ and RC ₀ and the switch circuit 11 controlled by the pulse generation circuit 10 that operates when the chip selection is completed, and is set to the same potential when the chip is not selected. be brought to the same level as As a result, the access time of the memory circuit when the chip is again in the selected state is shortened. In contrast, the common data lines CD ₁ , CD ₀
If no load means RC ₁ , RC ₀ and circuits as described above are connected to the chip, one of the common data lines, when the chip is not selected, will keep the stray capacitance in it at the high level determined during the previous chip selection, and the other remains at a low level. The chip is selected again,
When reading information stored in a memory cell, when this stored information has a value that reverses the level of the common data line, one of the common data lines changes from high level to low level, and the other common data line changes from high level to low level. It varies from low level to high level. As a result, it takes a relatively long time for the potential difference between the pair of common data lines to reach a sufficient potential difference required by the readout circuit.

前記負荷手段RC₁とRC₀とは同じ構成であり、
RC₁だけについてその具体的回路を第３図に示し
ている。この負荷手段RC₁は、前記デイジツト線
に接続する第２図に示した負荷手段と同様な構成
になつている。 The load means RC ₁ and RC ₀ have the same configuration,
The specific circuit for RC ₁ is shown in Figure 3. This load means _RC1 has a similar construction to the load means shown in FIG. 2 which is connected to the digit line.

パルス発生回路１０とスイツチ回路１１との具
体的回路は、前記の第８図に示されている。 The specific circuits of the pulse generation circuit 10 and the switch circuit 11 are shown in FIG. 8 mentioned above.

パルス発生回路１０は、それぞれMISFET
Q₈₁とQ₈₂，Q₈₃とQ₈₄により構成された２個のイ
ンバータ回路、Q₈₅ないしQ₈₈により構成された
シユミツト回路及びQ₈₉ないしQ₉₀により構成さ
れた２入力ノアゲート回路から成る。上記ノアゲ
ート回路の一方には、第５図の書き込み制御回路
７からの出力信号WE３が上記２つのインバータ
回路とシユミツト回路を介して遅延して加えら
れ、他方の入力端子には上記出力信号WE３が直
接加えられる。 Each of the pulse generation circuits 10 is a MISFET.
It consists of two inverter circuits made up of _Q81 and _Q82 , _Q83 and _Q84 , a Schmitt circuit made up of _Q85 to _Q88 , and a two-input NOR gate circuit made up of _Q89 to _Q90 . The output signal WE3 from the write control circuit 7 in FIG. 5 is applied to one of the NOR gate circuits with a delay via the two inverter circuits and the Schmitt circuit, and the output signal WE3 is applied to the other input terminal. Added directly.

第５図の回路構成により、上記信号WE３は、
書き込み動作時に高レベルとなり、チツプ非選択
時及び読み出し動作時に低レベルとなる。 With the circuit configuration shown in FIG. 5, the signal WE3 is
It becomes high level during a write operation, and becomes low level when a chip is not selected and during a read operation.

信号WE３が低レベルの場合、MISFET Q₈₉の
ゲート入力が高レベルとなるので回路１０の出力
WRは低レベルとなる。同様にWE３が高レベル
の場合、MISFET Q₉₁のゲート入力が高レベル
となるので出力WRはやはり低レベルである。 When the signal WE3 is low level, the gate input of MISFET Q ₈₉ is high level, so the output of circuit 10 is
WR will be at a low level. Similarly, when WE3 is at a high level, the gate input of MISFET Q ₉₁ is at a high level, so the output WR is also at a low level.

上記回路１０の出力WRは、上記信号WE３が
高レベルから低レベルに変化し、MISFET Q₉₁
がオフ状態になつてから、MISFET Q₈₁ないし
Q₈₈の回路の遅延によつてQ₈₉のゲート入力が高
レベルになりQ₈₉がオン状態になるまでの期間に
高レベルとなる。信号WE３とWRは前記の第４
図に示されている。 The output WR of the circuit 10 changes from the high level to the low level when the signal WE3 changes from the high level to the low level, and the output WR of the circuit _{10 is}
is in the off state, MISFET Q ₈₁ or
Due to the delay in the Q ₈₈ circuit, the gate input of Q ₈₉ goes high until Q ₈₉ turns on. Signals WE3 and WR are the fourth
As shown in the figure.

スイツチ回路１１は、電源Ｖ_CCと一方のコモン
データ線CD₁との間に接続されたMISFET Q₉₂、
電源Ｖ_CCと他方のコモンデータ線との間に接続さ
れたMISFET Q₉₃及びコモンデータ線間に接続
されたMISFET Q₉₄とからなる。これら
MISFET Q₉₂ないしQ₉₄は、上記パルス発生回路
１０の出力WRの高レベルによつてオン状態とな
る。 The switch circuit 11 includes a MISFET Q ₉₂ connected between the power supply V _CC and one common data line CD ₁ ,
It consists of MISFET Q ₉₃ connected between the power supply V _CC and the other common data line and MISFET Q ₉₄ connected between the common data lines. these
MISFETs Q ₉₂ to Q ₉₄ are turned on by the high level of the output WR of the pulse generating circuit 10.

第１０図Ａは、第４図の信号WRを再掲し、同
図Ｂは一対のコモンデータ線の電位変化を示して
いる。時刻t8以前のチツプ選択期間により一方の
コモンデータ線例えばCD₁の信号CH₂は高レベル
になつており、他方のコモンデータ線例えばCD₀
の信号CL₂は低レベルになつている。 FIG. 10A reproduces the signal WR shown in FIG. 4, and FIG. 10B shows potential changes on a pair of common data lines. During the chip selection period before time t8, the signal CH 2 on one common data line, for example CD _1, is at a high level, and the signal CH ₂ on the other common data line, for example CD ₀ , is at a high level.
The signal CL ₂ has become low level.

時刻t8において信号WRによりスイツチ回路１
１の各MISFETが導通し始める。MISFET
Q₉₂，Q₉₃はそれぞれコモンデータ線CD₁，CD₀の
電位を電源Ｖ_CCにまで持ち上げるように作用し、
MISFET Q₉₄はコモンデータ線CD₁とCD₀の相互
の電位差を０にするように作用する。コモンデー
タ線の電位の変化速度は、MISFET Q₉₂ないし
Q₉₄のコンダクタンスとコモンデータ線の浮遊容
量とにより制限される。 At time t8, switch circuit 1 is activated by signal WR.
Each MISFET of 1 begins to conduct. MISFET
_Q92 and _Q93 act to raise the potential of the common data lines _CD1 and _CD0 , respectively, to the power supply _Vcc ,
MISFET _Q94 acts to zero the potential difference between common data lines _CD1 and _CD0 . The rate of change of the potential of the common data line is MISFET Q ₉₂ or
Limited by the conductance of _Q94 and the stray capacitance of the common data line.

パルス発生回路１０の各MISFETの適当な設
計により信号WRが高レベルとなる時間t₈〜t₉が
設定される。その結果、コモンデータ線CD₁と
CD₀の電位は、第１０図Ｂのように、ほぼ負荷手
段RC₁、RC₀によつて決まる電位まで上昇させら
れる。MISFET Q₉₂ないしQ₉₄がオフ状態となる
時刻t9以後の時刻では、コモンデータ線CD₁，
CD₀の電位は、負荷手段RC₁、RC₀によつて維持
される。 By appropriate design of each MISFET of the pulse generating circuit 10, the time _t8 to _t9 at which the signal WR becomes high level is set. As a result, the common data line CD ₁ and
The potential of CD ₀ is raised to approximately the potential determined by the load means RC ₁ and RC ₀ as shown in FIG. 10B. At times after time t9 when MISFETs Q ₉₂ to Q ₉₄ turn off, the common data lines CD ₁ ,
The potential of CD ₀ is maintained by load means RC ₁ , RC ₀ .

なお、チツプ非選択期間が比較的長い場合、コ
モンデータ線CD₁，CD₀の電位が負荷手段RC₁、
RC₀によつても上昇するので、スイツチ回路１１
から電源Ｖ_CC・コモンデータ線間のMISFET
Q₉₂及びQ₉₃を除去することも可能である。しか
しながら、負荷手段RC₁、RC₀は、読み出し期間
において選択されたメモリセルの負荷として作用
するのでそれぞれの、コンダクタンスが制限され
る。MISFET Q₉₂及びQ₉₃を設けることによつて
コモンデータ線CD₁，CD₀を比較的短時間で同電
位かつデイジツト線の高レベルと同電位にするこ
とができ、チツプ非選択期間が短い場合でもメモ
リ回路が充分に動作するようになる。 Note that when the chip non-selection period is relatively long, the potentials of the common data lines CD ₁ and CD ₀ are the same as that of the load means RC ₁ ,
Since it also increases due to RC ₀ , switch circuit 11
MISFET between power supply V _CC and common data line
It is also possible to remove Q ₉₂ and Q ₉₃ . However, since the load means RC ₁ and RC ₀ act as a load for the selected memory cell during the read period, their respective conductances are limited. By providing MISFETs Q ₉₂ and Q ₉₃ , the common data lines CD ₁ and CD ₀ can be brought to the same potential and the same potential as the high level of the digit line in a relatively short time, and when the chip non-selection period is short. However, the memory circuit becomes fully functional.

この実施例によると、より低い電源電圧のもと
でもメモリセルが記憶動作を続け、またメモリセ
ルの記憶情報が破壊しないようにされる。 According to this embodiment, the memory cell continues its storage operation even under a lower power supply voltage, and the information stored in the memory cell is prevented from being destroyed.

第１図のＸデコーダ１の具体的回路は、第１６
図のように構成される。 The specific circuit of the X decoder 1 in FIG.
It is configured as shown in the figure.

Ｘデコーダ１のワード線W₁を選択するための
回路は、第１６図のようにMISFET Q₃₉ないし
Q₄₁により構成されるノアゲート回路と、
MISFET Q₄₂とQ₄₃により構成されるインバータ
回路と、MISFET Q₄₄とQ₄₅とにより構成される
プツシユプル出力回路とから成る。 The circuit for selecting word line _W1 of X decoder 1 is MISFET Q39 or MISFET _Q39 as shown in Figure 16.
A NOR gate circuit composed of Q ₄₁ ,
It consists of an inverter circuit made up of MISFETs _Q42 and _Q43 , and a push-pull output circuit made up of MISFETs _Q44 and _Q45 .

上記ノアゲート回路のMISFET Q₄₀ないしQ₄₁
のゲートには、前記第７図に示したようなアドレ
スバツフア回路の複数個からの信号が適当に選択
して加えられる。 MISFET Q ₄₀ or Q ₄₁ of the above NOR gate circuit
Signals from a plurality of address buffer circuits as shown in FIG. 7 are appropriately selected and applied to the gate of the address buffer circuit.

ワード線W₁を選択する場合、上記MISFET
Q₄₀ないしQ₄₁のすべてのゲート入力が低レベル
となり、ノアゲート回路は高レベルの信号を出力
する。その結果、Q₄₄とQ₄₅から成るプツシユプ
ル出力回路から高レベルの信号が出力する。 When selecting word line W ₁ , the above MISFET
All gate inputs of Q ₄₀ and Q ₄₁ are at low level, and the NOR gate circuit outputs a high level signal. As a result, a high level signal is output from the push-pull output circuit consisting of _Q44 and _Q45 .

逆にワード線W₁を選択しない場合、MISFET
Q₄₀ないしQ₄₁のゲート入力のうち少なくとも１
個が高レベルとなり、上記ノアゲート回路は低レ
ベルの信号を出力する。 Conversely, if word line W ₁ is not selected, MISFET
At least one of the gate inputs Q ₄₀ or Q ₄₁
becomes high level, and the NOR gate circuit outputs a low level signal.

電源電圧Ｖ_CCが低下した場合、アドレスバツフ
アの高レベル信号のレベルが低下する。電源電圧
Ｖ_CCの低下が大きい場合、アドレスバツフアの高
レベル信号は、Ｘデータのノアゲート回路にとつ
て高レベルであるとは見なされなくなつてくる。
その結果、ノアゲート回路が、選択されていない
にもかかわらず高レベル信号を出力するようにな
り、プツシユプル出力回路は対応するワード線を
高レベルにしてしまう。 When the power supply voltage V _CC decreases, the level of the high level signal of the address buffer decreases. When the power supply voltage V _CC decreases significantly, the high level signal of the address buffer is no longer considered to be high level by the X data NOR gate circuit.
As a result, the NOR gate circuit outputs a high level signal even though it is not selected, and the push-pull output circuit causes the corresponding word line to go high.

同一デイジツト線に接続する複数のメモリセル
の伝送ゲートMISFETがオン状態となることに
より、メモリセルのフリツプフロツプ相互がデイ
ジツト線を介して不所望に結合してしまうことに
なる。この相互に結合するメモリセルが相互に異
なる記憶情報を持つている場合、一方のメモリセ
ルが他方のメモリセルの記憶情報を破壊してしま
うことになる。 When the transmission gate MISFETs of a plurality of memory cells connected to the same digit line are turned on, the flip-flops of the memory cells are undesirably coupled to each other via the digit line. If these mutually coupled memory cells have different stored information, one memory cell will destroy the stored information of the other memory cell.

この実施例においてはＸデコーダ１のノアゲー
ト回路にそれぞれ追加の入力端子とするための
MISFET Q₅₃ないしQ₅₄がそれぞれ設けられる。
これらのMISFET Q₅₃ないしQ₅₄は、電源電圧検
出回路９の出力によつて、電源電圧Ｖ_CCが比較的
大きく低下した場合にオン状態とされる。 In this embodiment, the NOR gate circuit of X decoder 1 is provided with additional input terminals.
MISFETs Q ₅₃ and Q ₅₄ are provided respectively.
These MISFETs Q ₅₃ to Q ₅₄ are turned on when the power supply voltage V _CC is relatively significantly reduced by the output of the power supply voltage detection circuit 9 .

その結果、各ワード線に対応するプツシヨプル
出力回路は、電源電圧が比較的大きく低下したと
き、低レベル信号を出力するようになり、メモリ
セルの記憶情報の上記のような破壊は防がれる。 As a result, the push-pull output circuit corresponding to each word line outputs a low-level signal when the power supply voltage drops relatively significantly, and the above-mentioned destruction of the information stored in the memory cell is prevented.

電源電圧検出回路９は、第１６図のようにデイ
プレツシヨンMISFET Q₂₅とQ₂₆からなる第１の
分圧回路とエンハンスメントMISFET Q₂₇とデ
イプレツシヨンMISFET Q₂₈からなる第２の分
圧回路と、MISFET Q₂₉ないしQ₃₂からなる第１
の差動回路と、上記第１の差動回路と同一構成の
第２、第３の差動回路B₁，B₂と、それぞれがQ₃₃
とQ₃₄，Q₃₅とQ₃₆からなる第１、第２のインバー
タ回路と、Q₃₇とQ₃₈からなるプツシユプル出力
回路とからなる。 As shown in FIG. 16, the power supply voltage detection circuit 9 includes a first voltage dividing circuit consisting of depletion MISFETs Q ₂₅ and Q ₂₆ , a second voltage dividing circuit consisting of enhancement MISFET Q ₂₇ and depletion MISFET Q ₂₈ , and MISFET Q. The first consisting of ₂₉ to Q ₃₂
and second and third differential circuits B ₁ and B ₂ having the same configuration as the first differential circuit, each of which has a Q ₃₃
It consists of first and second inverter circuits consisting of Q ₃₄ , Q ₃₅ and Q ₃₆ , and a push-pull output circuit consisting of Q ₃₇ and Q ₃₈ .

第１の分圧回路は、それぞれゲート・ソース間
を短絡したデイプレツシヨンMISFET Q₂₅とQ₂₆
とからなるので、その分圧出力Ａは相互のコンダ
クタンス比と電源電圧Ｖ_CCとに比例した値とな
る。これに対し、第２の分圧回路は、ゲート・ド
レイン間を短絡したエンハンスメントMISFET
Q₂₇とゲート・ソース間を短絡したMISFET Q₂₈
とからなるので、その分圧出力Ｂは、Q₂₇のしき
い値電圧Ｖ_th以上の電源電圧における相互のコン
ダクタンスの比と電源電圧Ｖ_CCとに比例した値と
なる。 The first voltage divider circuit consists of depletion MISFETs Q ₂₅ and Q ₂₆ with their gates and sources shorted, respectively.
Therefore, the divided voltage output A has a value proportional to the mutual conductance ratio and the power supply voltage _Vcc . On the other hand, the second voltage divider circuit is an enhancement MISFET with the gate and drain shorted.
MISFET Q ₂₈ with Q ₂₇ shorted between gate and source
Therefore, the divided voltage output B has a value proportional to the ratio of mutual conductance at a power supply voltage equal to or higher than the threshold voltage V _th of Q ₂₇ and the power supply voltage V _CC .

MISFET Q₂₅とQ₂₆との相互、及びQ₂₇とQ₂₈の
相互の適当な設計により、第１７図のように、所
定の電源電圧より大きい電圧において出力Ｂを出
力Ａよりも大きくし、上記所定電源電圧以下で出
力Ａを出力Ｂよりも大きくすることができる。 By appropriate design of MISFETs Q ₂₅ and Q ₂₆ , and of Q ₂₇ and Q ₂₈ , output B can be made larger than output A at a voltage higher than the predetermined power supply voltage, as shown in FIG. Output A can be made larger than output B at a predetermined power supply voltage or lower.

第１６図の電圧検出回路９において、電源電圧
Ｖ_CCが上記の所定電圧以上であるとインバータ回
路Q₃₃，Q₃₄の出力が高レベル、インバータ回路
Q₃₅，Q₃₆の出力が低レベルであるので、プツシ
ユプル出力回路Q₃₇，Q₃₈の出力は第１７図の曲
線Ｃのように低レベルである。これに対し、、電
源電圧Ｖ_CCが上記の所定電圧以下になると、上記
出力回路の出力は高レベルとなる。電源電圧Ｖ_CC
が更に低下すると、その出力は電源電圧Ｖ_CCとと
もに低下する。しきい値電圧Ｖ_thL以上の出力に
よつて前記MISFET Q₅₃ないしQ₅₄がオン状態と
なる。 In the voltage detection circuit 9 of FIG. 16, when the power supply voltage V _CC is higher than the above-mentioned predetermined voltage, the outputs of the inverter circuits Q ₃₃ and Q ₃₄ are at a high level, and the inverter circuit
Since the outputs of Q ₃₅ and Q ₃₆ are at low level, the outputs of push-pull output circuits Q ₃₇ and Q ₃₈ are at low level as shown by curve C in FIG. 17. On the other hand, when the power supply voltage V _CC becomes equal to or less than the above-mentioned predetermined voltage, the output of the above-mentioned output circuit becomes high level. Power supply voltage V _CC
As V further decreases, its output decreases with the supply voltage V _CC . The MISFETs Q ₅₃ to Q ₅₄ are turned on by an output equal to or higher than the threshold voltage V _thL .

第１６図の電源電圧検出回路においては、２つ
の分圧回路相互の差電圧をMISFETの相互のコ
ンダクタンス比によつて任意に変更することがで
きる。また、差電圧をつくることによつて
MISFET Q₂₉ないしQ₃₂のような増幅回路を使用
することができ、したがつて高感度である。 In the power supply voltage detection circuit shown in FIG. 16, the voltage difference between the two voltage divider circuits can be arbitrarily changed by the mutual conductance ratio of the MISFETs. Also, by creating a differential voltage
Amplifying circuits such as MISFET Q ₂₉ to Q ₃₂ can be used and are therefore highly sensitive.

本発明は実施例に限定されない。例えばデイジ
ツト線に接続する負荷手段として第１５図のよう
な負荷手段を使用し、この負荷手段を第１６図の
電圧検出回路９よりも検出電圧を大きくした他の
電圧検出回路により制御するようにすることがで
きる。この場合、デイジツト線のレベルが読み出
し回路の動作を保証しえなくなる値に低下した
時、上記デイジツト線に接続する負荷手段を制御
することによりデイジツト線のレベルを上昇さ
せ、更に電源電圧がＸデコーダ１の動作を保証し
えなくなる値にまで低下したとき、このＸデコー
ダ１の動作を停止するようにすることができる。 The invention is not limited to the examples. For example, a load means as shown in FIG. 15 is used as the load means connected to the digit line, and this load means is controlled by another voltage detection circuit whose detection voltage is higher than that of the voltage detection circuit 9 of FIG. 16. can do. In this case, when the level of the digit line drops to a value that no longer guarantees the operation of the readout circuit, the level of the digit line is increased by controlling the load means connected to the digit line, and the power supply voltage is increased to The operation of the X decoder 1 can be stopped when the value decreases to such a value that the operation of the X decoder 1 cannot be guaranteed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は実施例のメモリ回路のブロツク図、第
２図は第１図のブロツクR₁₁の詳細な回路図、第
３図は第１図のブロツクRC₁の詳細な回路図、第
４図は第１図のメモリ回路のタイミングチヤート
図、第５は第１図のブロツク７と８の詳細な回路
図、第６図は第１図のブロツク３の詳細な回路
図、第７図は第１図のブロツクBX又はBYの詳細
な回路図、第８図は第１図のブロツク５，６，１
０及び１１の詳細な回路図、第９図及び第１０図
は第１図のメモリ回路の動作波形図、第１１図は
第８図の回路の特性曲線図、第１２図ないし第１
５図は第２図の回路に代替可能な変形例の回路
図、第１６図は第１図のブロツク１及び９の詳細
な回路図、第１７図は第１６図の回路の特性曲線
図である。 １……Ｘデコーダ、２……メモリ・マトリク
ス、３……Ｙデコーダ、４……カラム入出力回
路、５……書き込み回路、６……読み出し回路、
７……書き込み制御回路、８……読み出し制御回
路、９……電源電圧検出回路、１０……パルス発
生回路、１１……スイツチ回路。 Figure 1 is a block diagram of the memory circuit of the embodiment, Figure 2 is a detailed circuit diagram of block _R11 in Figure 1, Figure 3 is a detailed circuit diagram of block RC1 in Figure 1, and Figure 4 is a detailed circuit diagram of block _R11 in Figure 1. 5 is a detailed circuit diagram of blocks 7 and 8 in FIG. 1, FIG. 6 is a detailed circuit diagram of block 3 in FIG. 1, and FIG. 7 is a detailed circuit diagram of block 3 in FIG. Detailed circuit diagram of block BX or BY in Fig. 1, Fig. 8 shows block 5, 6, 1 in Fig. 1.
0 and 11, FIG. 9 and FIG. 10 are operational waveform diagrams of the memory circuit in FIG. 1, FIG. 11 is a characteristic curve diagram of the circuit in FIG. 8, and FIGS.
Figure 5 is a circuit diagram of a modification that can be substituted for the circuit in Figure 2, Figure 16 is a detailed circuit diagram of blocks 1 and 9 in Figure 1, and Figure 17 is a characteristic curve diagram of the circuit in Figure 16. be. 1...X decoder, 2...Memory matrix, 3...Y decoder, 4...Column input/output circuit, 5...Write circuit, 6...Read circuit,
7...Write control circuit, 8...Read control circuit, 9...Power supply voltage detection circuit, 10...Pulse generation circuit, 11...Switch circuit.

Claims (1)

【特許請求の範囲】 １ メモリセルが接続された１対のデイジツト線
と、選択信号により制御され上記１対のデイジツ
ト線と１対のコモンデータ線とを結合させる第１
スイツチ手段とを含むメモリ回路であつて、上記
１対のコモンデータ線のそれぞれと所定電位の端
子との間に設けられた負荷手段と、上記１対のコ
モンデータ線間に設けられタイミング信号により
制御される第２スイツチ手段と、上記１対のコモ
ンデータ線のそれぞれと所定電位の端子との間に
設けられ、タイミング信号により制御される第３
スイツチ手段とを含むことを特徴とするメモリ回
路。 ２ 上記第２スイツチ手段と上記第３スイツチ手
段はメモリ回路の非書き込み時において導通状態
にされることを特徴とする特許請求の範囲第１項
記載のメモリ回路。 ３ 上記メモリセルは、フリツプフロツプを構成
するMISFETと伝送ゲートを構成するMISFET
とからなり、上記第１ないし第３スイツチ手段は
MISFETからなることを特徴とする特許請求の
範囲第１項又は第２項記載のメモリ回路。[Claims] 1. A pair of digit lines to which memory cells are connected, and a first digit line that is controlled by a selection signal and connects the pair of digit lines and a pair of common data lines.
A memory circuit including a switch means, a load means provided between each of the pair of common data lines and a terminal at a predetermined potential, and a load means provided between the pair of common data lines and a timing signal. a second switch means which is controlled, and a third switch which is provided between each of the pair of common data lines and a terminal at a predetermined potential and which is controlled by a timing signal.
A memory circuit comprising switch means. 2. The memory circuit according to claim 1, wherein the second switch means and the third switch means are brought into conduction when the memory circuit is not writing. 3 The above memory cell consists of a MISFET that constitutes a flip-flop and an MISFET that constitutes a transmission gate.
The first to third switch means are
The memory circuit according to claim 1 or 2, characterized in that it is composed of a MISFET.