JPS6022431B2 - dynamic shift register - Google Patents

Description

【発明の詳細な説明】 本発明は、双方向性機能を有する新規なシフトレジスタ
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a novel shift register with bidirectional functionality.

例えば、マイクロコンピュータにおいては、プログラム
ルーチンの１ブロック内の情報をサブルーチンに取り込
み、さらにこのサブルーチンの情報を演算ルーチンに取
り込み所定の演算を終了した後に各情報を元の位直に戻
す（演算ルーチンに入っている情報をサブルーチンに戻
し、サブル−チンに入っている情報をプログラムルーチ
ンに戻す）ことが必要である。For example, in a microcomputer, the information in one block of a program routine is imported into a subroutine, and the information from this subroutine is then imported into an arithmetic routine, and after a predetermined operation is completed, each piece of information is returned to its original position (into an arithmetic routine). It is necessary to return the information contained in the subroutine to the subroutine, and to return the information contained in the subroutine to the program routine.

このとき、各ルーチン毎の情報を順次積み重ねておき、
演算終了後最上段にある情報（最後に入れた情報）を先
に出力し、最下段の情報（最初に入れた情報）を最後に
出力するという方式により、上記戻し動作を行うスタツ
カーが用いられている。かかる機能を有するスタツカー
として、先に入れた信号を後から出し、最後に入れた信
号を最初に取り出す機能（以下双方向性機能と称す）を
備えた双方向シフトレジスタを用いることができる。本
発明の１つの目的は、双方向性機能を有する新規なシフ
トレジスタを提供することにある。At this time, the information for each routine is accumulated in sequence,
A stacker is used that performs the above return operation by outputting the information in the top row (the information entered last) first after the calculation is completed, and the information in the bottom row (information entered first) last. ing. As a stacker having such a function, a bidirectional shift register can be used which has a function of outputting the signal inputted first and outputting the signal inputted last first (hereinafter referred to as a bidirectional function). One object of the present invention is to provide a new shift register with bidirectional functionality.

本発明の他の目的は使用素子数の少ない双方向レジスタ
回路を得ることにある。本発明の他の目的はＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）使用の半導体
集積回路に適する双方向レジスタ回路を得ることにある
。Another object of the present invention is to obtain a bidirectional register circuit using a small number of elements. Another object of the invention is to
An object of the present invention is to obtain a bidirectional register circuit suitable for a semiconductor integrated circuit using a T (insulated gate field effect transistor).

本発明の他の目的は新規なプッシュダウンレジスタを得
ることにある。本発明の他の目的はシフト機能とともに
情報保持機能を持つ双方向シフトレジス夕を得ることに
ある。Another object of the invention is to provide a new pushdown resistor. Another object of the present invention is to obtain a bidirectional shift register having an information holding function as well as a shifting function.

本発明の更に他の目的は以下の説明及び図面から明らか
になるであろう。Further objects of the invention will become apparent from the following description and drawings.

本発明の要旨は、第１と第２の入力端子と、制御端子と
、第１の出力端子とを有し、上記制御端子に供給された
制御信号に従って、上記第１の入力端子に供給されてい
る信号又は上記第２の入力端子に供給されている信号の
うちいずれか一方の信号に応じた出力信号を上記第１の
出力端子に出力する第１と第２のゲート回路と、上記第
１のゲート回路の第１の出力端子と上記第２のゲート回
路の第１の入力端子との間に設けられ、第１のタイミン
グ信号によって、その動作が制御される第１のスイッチ
ング手段と、上記第２のゲート回路の第１の出力端子と
上記第１のゲート回路の第２の入力端子との間に設けら
れ、上記第１のタイミング信号によって、その動作が制
御される第２のスイッチング手段と、第２と第３の出力
端子と、上記第１のゲート回路の第１の出力端子と上記
第２の出力端子との間に設けられ、第２のタイミング信
号によって、その動作が制御される第３のスイッチング
手段と、上記第２のゲート回路の第１の出力端子と上記
第３の出力端子との間に設けられ、第３のタイミング信
号によって、その動作が制御される第４のスイッチング
手段とを有する第１と第２のレジスタとを含み、上記第
１のレジスタにおける第２のゲート回路の第２の入力端
子と上記第２のレジスタの第２の出力端子とが結合され
、上記第２のレジスタにおける第１のゲート回路の第１
の入力端子と上記第１のレジスタの第３の出力端子とが
結合され、上記第１のレジスタにおける第１と第２のゲ
ート回路のそれぞれの制御端子と、上記第２のレジスタ
における第１と第２のゲート回路のそれぞれの制御端子
とに供給される制御信号に従って、第１のレジスタから
第２のレジスタへ、又は第２のレジスタから第１のレジ
スタへ、情報を移す動作、あるいは第１と第２のレジス
タのそれぞれで情報を保持する動作が行なわれることを
特徴とするダイナミック型シフトレジスタにある。The gist of the present invention is to have first and second input terminals, a control terminal, and a first output terminal, the control signal being supplied to the first input terminal in accordance with the control signal supplied to the control terminal. first and second gate circuits that output to the first output terminal an output signal corresponding to either the signal supplied to the second input terminal or the signal supplied to the second input terminal; a first switching means provided between a first output terminal of the first gate circuit and a first input terminal of the second gate circuit, the operation of which is controlled by a first timing signal; a second switching device provided between the first output terminal of the second gate circuit and the second input terminal of the first gate circuit, the operation of which is controlled by the first timing signal; means, second and third output terminals, and provided between the first output terminal and the second output terminal of the first gate circuit, the operation of which is controlled by a second timing signal. a fourth switching means provided between the first output terminal of the second gate circuit and the third output terminal, the operation of which is controlled by a third timing signal; a second input terminal of a second gate circuit in the first register and a second output terminal of the second register are coupled; , the first gate circuit in the second register
and a third output terminal of the first register are coupled, and respective control terminals of the first and second gate circuits in the first register and the first and second gate circuits in the second register are coupled. an operation of transferring information from a first register to a second register, or from a second register to a first register according to a control signal supplied to a respective control terminal of a second gate circuit; The dynamic shift register is characterized in that the first and second registers each perform an operation of holding information.

以下実施例にそって図面を参照し本発明を具体的に説明
する。The present invention will be specifically described below along with examples and with reference to the drawings.

第１図は、本発明のシフトレジスタの一実施例を示す回
路図であり、絶縁ゲート型電界効果トランジスタ（以下
単にＦＥＴと称す）によって構成され、この実施例では
ＦＥＴは全てｐチャンネル型ＦＥＴであり、電源は負電
圧（一Ｖｏｏ）を用いている。FIG. 1 is a circuit diagram showing an embodiment of the shift register of the present invention, which is composed of insulated gate field effect transistors (hereinafter simply referred to as FETs), and in this embodiment, all FETs are p-channel FETs. Yes, the power supply uses a negative voltage (1 Voo).

図中点線で囲まれた部分１及び２はそれぞれ第１及び第
２のゲート回路群である。Portions 1 and 2 surrounded by dotted lines in the figure are first and second gate circuit groups, respectively.

このゲート回路群１，２は、負荷用ディプレッション型
ＦＥＴＱ，（ＱＬ２）とスイッチング用エンハンスメン
ト型ＦＥＴＱ，，Ｑ２（Ｑ５，Ｑ）からなる第１のＡＮ
Ｄゲート回路と、上記負荷用ＦＥＴＱＬ，（ＱＬ２）と
スイッチングＦＥＴＱ５，Ｑ４（Ｑ７，Ｑ８）からなる
第２のＡＮＤゲート回路及び当該第１，第２のＡＮＤゲ
ート回路の接続点（ＦＥＴＱＬ，，Ｑし２のソ−ス点）
に形成されるＮＯＲゲート回路とから成る。The gate circuit groups 1 and 2 include a first AN consisting of a load depletion type FET Q, (QL2) and a switching enhancement type FET Q, Q2 (Q5, Q).
A D gate circuit, a second AND gate circuit consisting of the load FET QL, (QL2) and switching FETs Q5, Q4 (Q7, Q8), and a connection point (FET QL,,Q) between the first and second AND gate circuits. 2 source point)
It consists of a NOR gate circuit formed in

第１のゲート回路群１の出力は、第１のクロックパルス
？，（この回路に対しては読み込み信号となる）によっ
て駆動されるＦＥＴＱ２を介して第２のゲート回路群，
２のスイッチングＦＥＴＱに印加され、第２のゲ」ト回
路群２の出力は、第１のクロックパルスＪ・によって駆
動されるＦＥＴＱｔ３を介して第１のゲート回路群１の
スイッチングＦＥＴＱに印加される。The output of the first gate circuit group 1 is the first clock pulse? , (which serves as a read signal for this circuit) via FETQ2, the second gate circuit group,
The output of the second gate circuit group 2 is applied to the switching FETQ of the first gate circuit group 1 via the FET Qt3 driven by the first clock pulse J. .

また、第１のゲート回路１のスイッチングＦＥＴＱ２に
は第１の制御信号ＰＤ（プッシュダウンの窓）が印加さ
れ、ＦＥＴＱにはィンバータＩＮ，を介して得られる上
記制御信号ＰＤの反転信号が印加される。さらに、第２
のゲート回路群２のスイッチングＦＥＴＱには第２の制
御信号ＰＵ（ポップアップの意）が印加され、ＦＥＴＱ
にはインバータＩＮ２を介して上記信号ＰＵの反転信号
が印加される。そして、第１のゲート回路群１のスイッ
チングＦＥＴＱ，には端子Ａを介して入力信号が印加さ
れ、この第１のゲート回路群の出力点から、第２のクロ
ックパルス０２（読み出し信号）によって駆動されるＦ
ＥＴＱｔ，を介して日端子に出力が取り出される。Further, a first control signal PD (push-down window) is applied to the switching FETQ2 of the first gate circuit 1, and an inverted signal of the control signal PD obtained via the inverter IN is applied to the FETQ. Ru. Furthermore, the second
A second control signal PU (meaning pop-up) is applied to the switching FETQ of the gate circuit group 2, and the FETQ
An inverted signal of the signal PU is applied to the signal PU via an inverter IN2. An input signal is applied to the switching FETQ of the first gate circuit group 1 via the terminal A, and the input signal is driven by the second clock pulse 02 (read signal) from the output point of the first gate circuit group. F to be done
The output is taken out to the day terminal via ETQt.

なお、上記実施例は、情報の１ビット分のみを示したが
、実際にこの双方向レジスタを例えばプッシュダウンレ
ジスタとして用いる場合は、同様の構成の回路ブロック
を縦縞接続する（第４図にこの状態を示す）。第２のゲ
ート回絡群２の出力点の情報はクロックバルスぐ２によ
って駆動されるＦＥＴＱ４を介してＦ端子から次段の回
路ブロックのゲート回路群の入力に印放され、スイッチ
ングＦＥＴＱ７にはＧ端子を介して次段の回路ブロック
のゲート回路群の出力が印加されることになる。第２図
は、上記第１図の回路を、論理記号に貫き替えた場合の
回路図を示す。第２図のＡＮＤゲート回路Ｌ，，Ｌ２及
びびＮＯＲゲート回路Ｌ３からなる部分が上記第１図の
第１のゲート回路群１に対応し、ＡＮＤゲート回路Ｌ，
し及びＮＯＲゲート回路Ｌ６からなる部分が上記第１図
の第２のゲート回路群２に対応する。回路の各節点は回
路の接地点との間に図示しないがキャパシターを持って
いる。そのため、トランスフアーＦＥＴＱｕ〜Ｑ一のそ
れぞれの出力節点に転送された情報は、このキャパシタ
ーに保持される。このキャパシターの保持情報はトラン
スファーＦＥＴが次のクロック信号でオンするまで、ほ
ぼ適切なしベルに維持される。以下、第１図，第２図の
回路の動作を第３図に示したタイミングチャートを用い
て説明する。Although the above embodiment shows only one bit of information, when actually using this bidirectional register as a push-down register, for example, circuit blocks with a similar configuration are connected in vertical stripes (this is shown in Fig. 4). state). Information at the output point of the second gate circuit group 2 is released from the F terminal to the input of the gate circuit group of the next stage circuit block via the FET Q4 driven by the clock pulse 2, and the G The output of the gate circuit group of the next stage circuit block is applied through the terminal. FIG. 2 shows a circuit diagram in which the circuit shown in FIG. 1 is replaced with logic symbols. The portion consisting of the AND gate circuits L, , L2 and the NOR gate circuit L3 in FIG. 2 corresponds to the first gate circuit group 1 in FIG.
The portion consisting of the NOR gate circuit L6 and the NOR gate circuit L6 corresponds to the second gate circuit group 2 in FIG. Each node of the circuit has a capacitor (not shown) between it and the ground point of the circuit. Therefore, the information transferred to each output node of the transfer FETs Qu-Q is held in this capacitor. The information held in this capacitor is maintained at approximately the appropriate level until the transfer FET is turned on by the next clock signal. The operation of the circuits shown in FIGS. 1 and 2 will be explained below using the timing chart shown in FIG. 3.

なお、以下の動作説明では一Ｖ。。レベルを論理値“１
”グランドレベルを論理値“０”とする。クロツクパル
スマ，は読み込み用制御信号として用いられ、この信号
に同期して端子Ａに入力される情報が端子Ｆに転送され
、端子Ｇに入力される情報が端子日に転送される。また
、クロックパルスぐ２は読み出し制御信号として用いら
れ、この信号に同期して出力点日又はＦに情報が取り出
せる。上記のクロツクパルスマ，，？２のクロック幅が
情報の１ビットをシフトするための１ビットタイムとな
る。入力点Ａ，Ｇには、それぞれ第３図Ａ，Ｇに示すよ
うな波形が入力されたとする。ｍ プッシュダウン（情
報を左から右へシフトさせる）動作は次のとおりである
。In addition, in the following operation explanation, 1V is used. . Set the level to logical value “1”
"The ground level is set to a logical value of 0.The clock pulse master is used as a reading control signal, and in synchronization with this signal, information input to terminal A is transferred to terminal F, and information input to terminal G. is transferred to the terminal day. Also, the clock pulse G2 is used as a readout control signal, and information can be retrieved to the output point F or F in synchronization with this signal. This is the 1-bit time for shifting 1 bit of .Suppose that waveforms shown in Figure 3A and G are input to input points A and G, respectively.m Pushdown (information is transferred from left to right) The operation (shifting) is as follows.

この動作のための時間は例えば時刻ｔｏないしｔ８の間
に設定され、この時間内にプッシュダウン信号ＰＤが“
１”とされポップアップ信号ＰＵが“０”とされる。The time for this operation is set, for example, between time to and t8, and within this time the pushdown signal PD is “
1" and the pop-up signal PU is set to "0".

この時間内でＦＥＴＱ２，Ｑ６はオン状態であり、ＦＥ
ＴＱ，Ｑ８はオフ状態である。During this time, FETQ2 and Q6 are in the on state, and the FE
TQ and Q8 are in an off state.

そのため、入力端子Ａにおける信号は反転して節点Ｂに
転送される。他方、入力端子Ｂにおける信号はＦＥＴＱ
がオフ状態のため、節点Ｄに影響を与えない。時亥Ｕｔ
ｏないしｔ８において第３図Ａに示した入力端子Ａにお
ける信号に対し、節点Ｂには第３図Ｂのように変化する
。節点Ｃにはクロックバルス？，で制御されるトランス
ファーＦＥＴＱｔ２を介して節点Ｂからの信号が与えら
れるので、第３図Ｃのように時刻ｔ，で状態の決まる信
号が現われる。Therefore, the signal at input terminal A is inverted and transferred to node B. On the other hand, the signal at input terminal B is FETQ
Since it is in the off state, it does not affect node D. Time Pig Ut
From o to t8, the signal at input terminal A shown in FIG. 3A changes at node B as shown in FIG. 3B. Is there a clock pulse at node C? Since the signal from node B is applied through the transfer FET Qt2 controlled by , a signal whose state is determined at time t, as shown in FIG. 3C, appears.

ＦＥＴＱ６の時刻らないしｔ８のオン状態によりＦＥＴ
Ｑ５がィンバータとして働くので、節点Ｃの信号は反転
して節′点Ｄに転送される。ＦＥＴＱ３を介して節点Ｄ
からの信号が転送される節点Ｅの信号は第３図Ｅのよう
に変化する。節点Ｄの信号が、クロックパルスＪ２ で
制御されるトランスファーＦＥＴＱｔ４を介して転送さ
れる結果、出力端Ｆの信号は第３図Ｆのように変化する
。Depending on the time of FETQ6 or the on state of t8, FET
Since Q5 acts as an inverter, the signal at node C is inverted and transferred to node D. Node D via FETQ3
The signal at the node E, to which the signal from the node E is transferred, changes as shown in FIG. 3E. As a result of the signal at the node D being transferred via the transfer FET Qt4 controlled by the clock pulse J2, the signal at the output terminal F changes as shown in FIG. 3F.

すなわち、第３図Ａ，Ｆの比較より明らかなように入力
様子Ａの信号は出力端子Ｆに１ビット時間遅れて出力す
る。That is, as is clear from the comparison of FIGS. 3A and 3F, the signal of input mode A is outputted to output terminal F with a one-bit time delay.

なお、第３図で節点Ｃ，Ｄ，Ｅの時刻ら以前の状態、出
力端子Ｆのｔ２以前の状態は時刻ｔｏ以前の時刻の回路
のホールド内容による。In FIG. 3, the states of nodes C, D, and E before time t and the state of output terminal F before t2 depend on the hold contents of the circuit at the time before time to.

時刻比。Time ratio.

ないしｔ８における出力端子日の信号は入力端子Ａの信
号の反転させたものと等しい。【２１ ホールド（情報
を保持させる）ための動作は次の通りである。この動作
のための時間は例えば時亥肘８ないい，．に設定され、
この時間内にプッシュダウン信号ＰＤ及びポップアップ
信号ＰＵは論理０とされる。この時間内ではＦＥＴＱ２
，Ｑ８がオフ状態、ＦＥＴＱ，Ｑ６がオン状態である。
ＦＥＴＱ２，Ｑのオフ状態により、入力端子Ａ，Ｇにお
ける信号は節′点Ｂ，Ｄに何らの影響も与えなくなる。The signal at the output terminal A from t8 to t8 is equal to the inverse of the signal at the input terminal A. [21 The operation for holding (holding information) is as follows. The time for this action is, for example, 8 hours. is set to
During this time, the pushdown signal PD and the pop-up signal PU are set to logic 0. Within this time, FETQ2
, Q8 are in the off state, and FETQ, Q6 are in the on state.
Due to the off state of FETs Q2 and Q, the signals at input terminals A and G have no effect on nodes B and D.

ＦＥＴＱ，Ｑ６のオン状態により、ＦＥＴＱ３，Ｑ４の
直列回路及びＦＥＴＱ，Ｑの直列回路が能動状態となり
、クロツクパルスＪ，のレベルが１となった時刻に節点
Ｃ、ＦＥＴＱ、節点Ｄ、ＦＥＴＱｔ３、節点Ｅ、ＦＥＴ
Ｑ、節点Ｂ、ＦＥＴＱ。、節点Ｃの正帰還ループが構成
される。信号ＰＤ，ＰＵが共に０の状態では上記正帰還
により節点Ｅ，Ｃのキャパシタ−による保持情報がリフ
レツシュされる。Due to the ON state of FETQ, Q6, the series circuit of FETQ3, Q4 and the series circuit of FETQ, Q become active, and at the time when the level of clock pulse J becomes 1, node C, FETQ, node D, FETQt3, and node E are activated. , FET
Q, node B, FETQ. , a positive feedback loop of node C is constructed. When the signals PD and PU are both 0, the information held by the capacitors at the nodes E and C is refreshed by the positive feedback described above.

時刻らないしｔ，．では、出力端子Ｆ，日における信号
レベルは変化しない。There is no time. In this case, the signal level at the output terminal F does not change.

‘３’ポップアップ（情報を右から左へシフトする）動
作は次のようにして行なわれる。The '3' pop-up (shifting information from right to left) operation is performed as follows.

この動作のための時間は例えば時刻ｔ，．ないしし７の
間に設定され、この時間内にプッシュダウン信号ＰＤは
論理値０とされ、プッシュアップ信号ＰＵは論理値１と
される。The time for this operation is, for example, time t, . The push-down signal PD is set to a logic value of 0 and the push-up signal PU is set to a logic value of 1 within this time.

この時亥比，．ないし時刻ｔ，７では入力端子Ｇにおけ
る第３図Ｇの信号に対し、出力端子Ｈ‘こは１ビット時
間遅れて第３図日のような信号が出力する。At this time, the ratio. From time t, 7, in response to the signal shown in FIG. 3 at the input terminal G, the output terminal H' outputs a signal as shown in FIG. 3 with a delay of 1 bit time.

このポップアップ動作は、回路の対称性より、プッシュ
ダウン動作とほぼ同じとなる。This pop-up operation is almost the same as a push-down operation due to the symmetry of the circuit.

第３図においてポップアップ動作後（期間ｔ，７以後）
は、再びホールド動作とされている。In Figure 3, after the pop-up operation (period t, after 7)
is considered to be a hold operation again.

しかしながら、第１図又は第２図のレジスタを複数個直
列接続し、プッシュダウン動作を行なった後、ホールド
動作を行なわせずに直ちにポップアップ動作を行なわせ
る操作を繰り返せば、最後に入れた情報が技初に出力に
取り出され、最初に入れた情報に取り出されるものとな
る。以上の動作説明から明らかなように、本発明のシフ
トレジスタは双方向性機能を有するものとなる。However, if you connect multiple registers in Figure 1 or Figure 2 in series and repeat the push-down operation and then immediately perform the pop-up operation without performing the hold operation, the last input information will be saved. It will be retrieved as an output at the beginning of the technique, and retrieved as the first information input. As is clear from the above description of the operation, the shift register of the present invention has a bidirectional function.

上記実施例は、１ビットを構成する回路ブロックを示し
たものであるが、第４図に、ｎビット礎成のシフトレジ
スタを示す。Although the above embodiment shows a circuit block constituting one bit, FIG. 4 shows a shift register based on n bits.

同図は、回路ブロック３〜６を縦続接続したものであり
、それぞれの回路ブロック内は、上記第２図に示したも
のと同様な構成となっている。特に、回路ブロック３と
４、及びブロック５内に構成される複数個の回路ブロッ
クの礎成は、２個のゲート回路群と、４個のスイッチン
グＦＥＴによって構成される。なお、最終後のブロック
６だけは、１つのゲート回路群（ゲート回路Ｌ．３〜Ｌ
，５）と２つのスイッチングＦＥＴ（Ｑｔｓ，Ｑｔ，ｏ
）及びインバータＩＮ３によって構成されている。これ
は、次段への情報のシフト動作を不要とするため、他の
ブロックよりも簡単な構成で済むものである。特に、ィ
ンバータ川３はホールド動作を行うためのものである。
また、このように複数個の回路ブロックを縦続接続した
場合には、初段の回路ブロック３は、特に入出力制御回
路としての機能を有するものとなる。さらに、出力ｏ山
側に設けられたィンバータＩＮ４は、入力信号ｌｎと同
相の出力信号を得るためのものであり、逆相の出力信号
を得ようとするならば特に設けなくても良い。第５図に
第４図のィンバータＩＮ４に代って使用できるノア回路
を示す。This figure shows circuit blocks 3 to 6 connected in cascade, and each circuit block has the same structure as that shown in FIG. 2 above. In particular, the foundations of circuit blocks 3 and 4 and a plurality of circuit blocks configured in block 5 are configured by two gate circuit groups and four switching FETs. Note that only the last block 6 is composed of one gate circuit group (gate circuits L.3 to L.
, 5) and two switching FETs (Qts, Qt, o
) and an inverter IN3. This eliminates the need to shift information to the next stage, so it requires a simpler configuration than other blocks. In particular, the inverter 3 is for performing a hold operation.
Further, when a plurality of circuit blocks are connected in cascade in this manner, the first stage circuit block 3 has a function particularly as an input/output control circuit. Furthermore, the inverter IN4 provided on the output O mountain side is for obtaining an output signal in phase with the input signal ln, and does not need to be particularly provided if an output signal having an opposite phase is to be obtained. FIG. 5 shows a NOR circuit that can be used in place of the inverter IN4 in FIG.

このノア回路はデブレツション負荷ＭＩＳＦＥＴＱＬ３
、ェンハンスメントＭＩＳＦＥＴＱ９，Ｑ，ｏによって
構成されている。ＦＥＴＱのゲートにプッシュダウン信
号ＰＤが加えられるようにされている結果、プッシュダ
ウン動作中において、出力端子℃ｕｔから信号が出力す
るのを防ぐ。本発明は上記実施例のものに限らず、例え
ばＦＥＴはｎチャンネル型ＦＥＴとし、電源を正電源と
してもよいし、論理の取り方はどのようにしてもよい。This NOR circuit is depletion load MISFETQL3
, enhancement MISFETQ9, Q, o. As a result of applying the pushdown signal PD to the gate of FETQ, a signal is prevented from being output from the output terminal °Cut during the pushdown operation. The present invention is not limited to the above embodiments; for example, the FET may be an n-channel FET, the power supply may be a positive power supply, or the logic may be implemented in any manner.

例えば、第１図の回路の説明を負論理で行なったが正論
理で動作するものとしても良い（特に、プッシュダウン
信号ＰＤ、ポップアップ信号ＰＵの組合せは何であって
もよい）。したがって、ゲート回路群を構成するゲート
の組合せはどのようにでも変形できる。また、本発明の
各回路フロツクはＦＥＴに限らず、他の素子を用いて構
成してもよい。本発明は双方向性シフトレジスタとして
広く利用できる。For example, although the circuit in FIG. 1 has been described using negative logic, it may also operate using positive logic (in particular, any combination of push-down signal PD and pop-up signal PU may be used). Therefore, the combination of gates constituting the gate circuit group can be modified in any manner. Further, each circuit block of the present invention is not limited to FETs, and may be constructed using other elements. The present invention can be widely used as a bidirectional shift register.

図面の綿単な説明 第１図は本発明の双方向性シフトレジスタの一実施例の
要部を示す回路図、第２図は上記回路図の論理回路図、
第３図は動作説明のためのタイミングチャート、第４図
は本発明をプッシュレジスタに適用した場合のシフトレ
ジスタの全体回路図、第５図はゲート回路の回路図であ
る。Brief Description of the Drawings FIG. 1 is a circuit diagram showing the main parts of an embodiment of the bidirectional shift register of the present invention, FIG. 2 is a logic circuit diagram of the above circuit diagram,
FIG. 3 is a timing chart for explaining the operation, FIG. 4 is an overall circuit diagram of a shift register when the present invention is applied to a push register, and FIG. 5 is a circuit diagram of a gate circuit.

１，２…ラツチ回路、３〜６…回路ブロック、Ｑ．〜Ｑ
８，Ｑｔ，〜Ｑｔ，。1, 2...Latch circuit, 3-6...Circuit block, Q. ~Q
8, Qt, ~Qt,.

，ＱＬ，，ＱＬ２…ＦＥＴ、Ｌ〜Ｌ５・・・ゲート回路
、ｍ，〜ＩＮ４・・・インバータ。弟′図努Ｚ図 第３図 弟子図 努Ｊ図,QL,,QL2...FET, L~L5...gate circuit, m,~IN4...inverter. Younger brother 'Z Tsutomu Z diagram 3 Disciple Zu Tsutomu J diagram

Claims (1)

【特許請求の範囲】[Claims] １ 第１と第２の入力端子と、制御端子と、第１の出力
端子とを有し、上記制御端子に供給された制御信号に従
つて、上記第１の入力端子に供給されている信号又は上
記第２の入力端子に供給されている信号のうちいずれか
一方の信号に応じた出力信号を上記第１の出力端子に出
力する第１と第２のゲート回路と、上記第１のゲート回
路の第１の出力端子と上記第２のゲート回路の第１の入
力端子との間に設けられ、第１のタイミング信号によつ
て、その動作が制御される第１のスイツチング手段と、
上記第２のゲート回路の第１の出力端子と上記第１のゲ
ート回路の第２の入力端子との間に設けられ、上記第１
のタイミング信号によつて、その動作が制御される第２
のスイツチング手段と、第２と第３の出力端子と、上記
第１のゲート回路の第１の出力端子と上記第２の出力端
子との間に設けられ、第２のタイミング信号によつて、
その動作が制御される第３のスイツチング手段と、上記
第２のゲート回路の第１の出力端子と上記第３の出力端
子との間に設けられ、第３のタイミング信号によつて、
その動作が制御される第４のスイツチング手段とを有す
る第１と第２のレジスタとを含み、上記第１のレジスタ
における第２のゲート回路の第２の入力端子と上記第２
のレジスタの第２の出力端子とが結合され、上記第２の
レジスタにおける第１のゲート回路の第１の入力端子と
上記第１のレジスタの第３の出力端子とが結合され、上
記第１のレジスタにおける第１と第２のゲート回路のそ
れぞれの制御端子と、上記第２のレジスタにおける第１
と第２のゲート回路のそれぞれの制御端子とに供給され
る制御信号に従つて、第１のレジスタから第２のレジス
タへ、又は第２のレジスタから第１のレジスタへ、情報
を移す動作、あるいは第１と第２のレジスタのそれぞれ
で情報を保持する動作が行なわれることを特徴とするダ
イナミツク型シフトレジスタ。1 having first and second input terminals, a control terminal, and a first output terminal, the signal being supplied to the first input terminal in accordance with the control signal supplied to the control terminal; or first and second gate circuits that output to the first output terminal an output signal corresponding to one of the signals supplied to the second input terminal; and the first gate. a first switching means provided between a first output terminal of the circuit and a first input terminal of the second gate circuit, the operation of which is controlled by a first timing signal;
provided between a first output terminal of the second gate circuit and a second input terminal of the first gate circuit;
the second whose operation is controlled by the timing signal of
a switching means, second and third output terminals, and provided between the first output terminal and the second output terminal of the first gate circuit;
a third switching means whose operation is controlled; and a third switching means provided between the first output terminal and the third output terminal of the second gate circuit;
a second input terminal of a second gate circuit in the first register and a fourth switching means whose operation is controlled;
A first input terminal of a first gate circuit in the second register is coupled to a third output terminal of the first register, and a first input terminal of the first gate circuit in the second register is coupled to a second output terminal of the first register. control terminals of the first and second gate circuits in the register, and the first gate circuit in the second register.
and a respective control terminal of the second gate circuit, an operation of transferring information from the first register to the second register, or from the second register to the first register; Alternatively, a dynamic shift register characterized in that each of the first and second registers performs an operation of holding information.