JPH06251589A - Associative memory input/output control circuit - Google Patents
Associative memory input/output control circuitInfo
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- JPH06251589A JPH06251589A JP4142993A JP4142993A JPH06251589A JP H06251589 A JPH06251589 A JP H06251589A JP 4142993 A JP4142993 A JP 4142993A JP 4142993 A JP4142993 A JP 4142993A JP H06251589 A JPH06251589 A JP H06251589A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は連想メモリ入出力制御回
路に係り、特にデータの検索を行うための連想メモリ装
置を複数個用いる場合に、短時間で検索および記憶を行
なうことができる連想メモリ入出力制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an associative memory input / output control circuit, and more particularly, an associative memory capable of searching and storing in a short time when a plurality of associative memory devices for searching data are used. It relates to an input / output control circuit.
【０００２】[0002]
【従来の技術】図２は、従来の連想メモリ入出力制御回
路の一例を示す図であり、図３は、図２においてデータ
の検索および記憶が行われるときのタイミングチャート
を示す図である。以下、図２および図３により、連想メ
モリ入出力制御回路の動作について説明する。2. Description of the Related Art FIG. 2 is a diagram showing an example of a conventional associative memory input / output control circuit, and FIG. 3 is a diagram showing a timing chart when data is searched and stored in FIG. The operation of the associative memory input / output control circuit will be described below with reference to FIGS.
【０００３】図２において、連想メモリ２１および２２
は８つの入出力端子を有する。すなわち、チップイネー
ブル（ＣＥ）入力端子２１１および２２１，ライトイネ
ーブル（ＷＥ）入力端子２１２および２２２，アウトイ
ネーブル（ＯＥ）入力端子２１３および２２３，データ
入出力端子２１４および２２４，フル・イン（ＦＩ）入
力端子２１５および２２５，マッチ・イン（ＭＩ）入力
端子２１６および２２６，フル・フラグ（ＦＦ）出力端
子２１７および２２７，マッチ・フラグ（ＭＦ）出力端
子２１８および２２８である。In FIG. 2, associative memories 21 and 22 are shown.
Has eight input / output terminals. That is, chip enable (CE) input terminals 211 and 221, write enable (WE) input terminals 212 and 222, out enable (OE) input terminals 213 and 223, data input / output terminals 214 and 224, full-in (FI) input. They are terminals 215 and 225, match-in (MI) input terminals 216 and 226, full flag (FF) output terminals 217 and 227, and match flag (MF) output terminals 218 and 228.
【０００４】ＣＥ入力端子２１１および２２１は外部か
らＣＥ信号が入力される端子であり、ＣＥ信号がハイレ
ベルである間だけ、当該連想メモリに対する外部からの
アクセスが有効となる。ＷＥ入力端子２１２および２２
２は外部からＷＥ信号が入力される端子であり、ＷＥ信
号がハイレベルとなって所定時間経過後に当該連想メモ
リに対する外部からのデータ入力が有効となる。ＯＥ入
力端子２１３および２２３は外部からＯＥ信号が入力さ
れる端子であり、ＯＥ信号がハイレベルとなって所定時
間経過後に当該連想メモリから外部へのデータ出力が有
効となる。データ入出力端子２１４および２２４は上記
によるデータの入出力を行う端子であり、ＷＥ信号がハ
イレベルであるときに入力端子、ＯＥ信号がハイレベル
であるときに出力端子となる。CE input terminals 211 and 221 are terminals to which a CE signal is input from the outside, and external access to the associative memory is valid only while the CE signal is at a high level. WE input terminals 212 and 22
Reference numeral 2 denotes a terminal to which a WE signal is input from the outside, and after the WE signal becomes high level and a predetermined time has elapsed, data input from the outside to the associative memory becomes valid. The OE input terminals 213 and 223 are terminals to which an OE signal is input from the outside, and the data output from the content addressable memory to the outside becomes valid after the OE signal becomes high level and a predetermined time elapses. The data input / output terminals 214 and 224 are terminals for inputting / outputting data as described above, and serve as input terminals when the WE signal is at a high level and output terminals when the OE signal is at a high level.
【０００５】ＦＩ入力端子２１５および２２５は外部か
らＦＩ信号が入力される端子であり、ＦＩ信号がハイレ
ベルであるとき、当該連想メモリ内の未記憶領域に対し
てデータの記憶が行われる。ＭＩ入力端子２１６および
２２６は外部からＭＩ信号が入力される端子であり、Ｍ
Ｉ信号がハイレベルであるとき、当該連想メモリ内に指
定されたデータが存在するか否かの検索が行われる。Ｆ
Ｆ出力端子２１７および２２７は外部へＦＦ信号が出力
される端子である。ＦＦ信号は、データの記憶指示がな
されたにもかかわらず当該連想メモリ内に未記憶領域が
存在しないときにハイレベルとなる。ＭＦ出力端子２１
８および２２８は外部へＭＦ信号が出力される端子であ
る。ＭＦ信号は、データの検索指示がなされたにもかか
わらず当該連想メモリ内にそのデータが存在しなかった
ときにハイレベルとなる。FI input terminals 215 and 225 are terminals to which a FI signal is input from the outside, and when the FI signal is at a high level, data is stored in an unstored area in the associative memory. MI input terminals 216 and 226 are terminals to which an MI signal is input from the outside.
When the I signal is at the high level, it is searched whether or not the specified data exists in the associative memory. F
The F output terminals 217 and 227 are terminals for outputting the FF signal to the outside. The FF signal becomes high level when there is no unstored area in the associative memory despite the instruction to store the data. MF output terminal 21
Reference numerals 8 and 228 are terminals for outputting the MF signal to the outside. The MF signal becomes high level when the data search instruction is made but the data does not exist in the associative memory.
【０００６】図２において、指示回路１はＣＥ信号出力
端子１１，ＷＥ信号出力端子１２，ＯＥ信号出力端子１
３を有しており、ＣＥ信号出力端子１１が結線１０１を
介してＣＥ入力端子２１１および２２１に、ＷＥ信号出
力端子１２が結線１０２を介してＷＥ入力端子２１２お
よび２２２に、ＯＥ信号出力端子１３が結線１０３を介
してＯＥ入力端子２１３および２２３に、それぞれ接続
されている。また、データ入出力端子２１４および２２
４には結線１０４が接続されており、外部とのデータ信
号の入出力が行われる。In FIG. 2, the instruction circuit 1 includes a CE signal output terminal 11, a WE signal output terminal 12, and an OE signal output terminal 1.
3, the CE signal output terminal 11 is connected to the CE input terminals 211 and 221 via the connection 101, the WE signal output terminal 12 is connected to the WE input terminals 212 and 222 via the connection 102, and the OE signal output terminal 13 is connected. Are respectively connected to the OE input terminals 213 and 223 via the connection 103. Further, the data input / output terminals 214 and 22
A connection line 104 is connected to the input / output terminal 4, and a data signal is input / output to / from the outside.
【０００７】連想メモリ２１および２２は、見かけ上ひ
とつの連想メモリ装置となるようにカスケード接続され
ている。すなわち、第１段である連想メモリ２１のＦＩ
入力端子２１５およびＭＩ入力端子２１６は結線１０５
を介して直流電源３に接続されて、常にハイレベルのＦ
Ｉ信号およびＭＩ信号が供給されている。連想メモリ２
１のＦＦ出力端子２１７は結線１０６を介して第２段で
ある連想メモリ２２のＦＩ入力端子２２５に、ＭＦ出力
端子２１８は結線１０７を介してＭＩ入力端子２２６
に、それぞれ接続されている。また、同図においては第
２段が最終段であるため、連想メモリ２２のＦＦ出力端
子２２７およびＭＦ出力端子２２８には何も接続されて
いないが、上記と同様にさらに他の連想メモリをカスケ
ード接続させることも可能である。The associative memories 21 and 22 are cascade-connected so as to apparently form one associative memory device. That is, the FI of the associative memory 21 which is the first stage
The input terminal 215 and the MI input terminal 216 are connected to the connection 105.
Connected to the DC power supply 3 via
The I signal and the MI signal are supplied. Associative memory 2
The FF output terminal 217 of No. 1 is connected to the FI input terminal 225 of the associative memory 22, which is the second stage, via the connection 106, and the MF output terminal 218 is connected to the MI input terminal 226 via the connection 107.
, Respectively. Further, in the figure, since the second stage is the final stage, nothing is connected to the FF output terminal 227 and the MF output terminal 228 of the associative memory 22, but as in the above case, another associative memory is cascaded. It is also possible to connect.
【０００８】次に、カスケード接続されて見かけ上ひと
つの連想メモリ装置となっている連想メモリ２１および
２２に対するデータの検索・記憶の手順について説明す
る。Next, a description will be given of a procedure for searching / storing data with respect to the associative memories 21 and 22 which are cascade-connected and are apparently one associative memory device.
【０００９】図３において、（ａ）は各信号のタイミン
グを合わせる基準となるクロック信号を、（ｂ），
（ｃ），（ｄ）は指示回路１から供給されるＣＥ信号，
ＷＥ信号，ＯＥ信号を、（ｅ）は外部から連想メモリ２
１および２２のデータ入出力端子２１４および２２４に
入力されるデータ信号を、（ｆ）は連想メモリ２１およ
び２２のデータ入出力端子２１４から出力されるデータ
信号を、それぞれ示している。また、，，は、検
索データ入力フェーズ，検索指示フェーズ，検索データ
記憶フェーズを、それぞれ示している。なお、クロック
信号は指示回路１に供給されているが、その発生手段は
図示していない。In FIG. 3, (a) shows a clock signal as a reference for adjusting the timing of each signal, (b),
(C) and (d) are CE signals supplied from the instruction circuit 1,
WE signal and OE signal, (e) external associative memory 2
Data signals input to the data input / output terminals 214 and 224 of 1 and 22 are shown, and (f) shows the data signals output from the data input / output terminal 214 of the associative memories 21 and 22, respectively. Further ,, indicates a search data input phase, a search instruction phase, and a search data storage phase, respectively. Although the clock signal is supplied to the instruction circuit 1, its generating means is not shown.
【００１０】検索データ入力フェーズ：このフェーズ
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索対象となる検索データをセットして
安定状態（Varid ）とする。次に、指示回路１から供給
するＷＥ信号をハイレベルとして、所定時間だけその状
態を維持する。これにより、連想メモリ２１および２２
は検索データを入力して、メモリ内の検索データ記憶レ
ジスタに記憶する。最後に、指示回路１から供給するＷ
Ｅ信号およびＣＥ信号をローレベルとして、検索データ
入力フェーズが完了する。Search data input phase: In this phase, the CE signal supplied from the instruction circuit 1 is first set to a high level and the data input / output terminal 214 is externally supplied.
And the search data to be searched is set in 224 and 224 to make it a stable state (Varid). Next, the WE signal supplied from the instruction circuit 1 is set to a high level and the state is maintained for a predetermined time. As a result, the associative memories 21 and 22
Inputs search data and stores it in a search data storage register in the memory. Finally, W supplied from the instruction circuit 1
The search data input phase is completed by setting the E signal and the CE signal to the low level.
【００１１】検索指示フェーズ：このフェーズでは、
最初に指示回路１から供給するＣＥ信号をハイレベルと
した後にＯＥ信号をもハイレベルとする。これを受け
て、連想メモリ２１は検索データ入力フェーズで記憶
された検索データに一致するデータが記憶領域中に存在
するかどうか検索する。そして、連想メモリ２１の記憶
領域に存在するときには、所定時間経過後にデータ入出
力端子２１４から一致したデータが格納されている記憶
領域のアドレス情報を結線１０４に出力する。連想メモ
リ２１に存在しないときには、ＭＦ出力端子２１８から
出力されるＭＦ信号がハイレベルとなってこれが連想メ
モリ２２のＭＩ入力端子に供給されるため、連想メモリ
２２において同様の検索を行う。それでも同一データが
見つからない場合には、検索対象となった最終記録済ア
ドレスの次のアドレスすなわち未記憶領域のアドレス情
報を結線１０４に出力する。最後に、所定時間経過して
結線１０４の出力が安定状態（Varid ）となってから、
上記検索結果を図示しない外部処理手段が読み取って、
指示回路１から供給するＯＥ信号およびＣＥ信号をロー
レベルとすることにより、検索指示フェーズが完了す
る。Search instruction phase: In this phase,
First, the CE signal supplied from the instruction circuit 1 is set to the high level, and then the OE signal is also set to the high level. In response to this, the associative memory 21 searches whether or not data matching the search data stored in the search data input phase exists in the storage area. When it exists in the storage area of the associative memory 21, the address information of the storage area in which the matched data is stored is output to the connection line 104 from the data input / output terminal 214 after the lapse of a predetermined time. When it does not exist in the associative memory 21, the MF signal output from the MF output terminal 218 becomes high level and is supplied to the MI input terminal of the associative memory 22, so that the same search is performed in the associative memory 22. If the same data is still not found, the address next to the last recorded address that is the search target, that is, the address information of the unstored area is output to the connection 104. Finally, after a lapse of a predetermined time, the output of the connection 104 becomes a stable state (Varid),
An external processing means (not shown) reads the search result,
The search instruction phase is completed by setting the OE signal and the CE signal supplied from the instruction circuit 1 to the low level.
【００１２】検索データ記憶フェーズ：このフェーズ
では、最初に指示回路１から供給するＣＥ信号をハイレ
ベルとするとともに、外部からデータ入出力端子２１４
および２２４に検索データの記憶指示コマンドをセット
して安定状態（Varid ）とする。次に、指示回路１から
供給するＷＥ信号をハイレベルとして、所定時間だけそ
の状態を維持する。これにより、連想メモリ２１および
２２は検索データを検索指示フェーズで出力したアド
レス情報に対応する記憶領域に記憶する。最後に、指示
回路１から供給するＷＥ信号およびＣＥ信号をローレベ
ルとして、検索データ記憶フェーズが完了する。Search data storage phase: In this phase, the CE signal supplied from the instruction circuit 1 is first set to a high level, and the data input / output terminal 214 is externally supplied.
And 224 are set to the retrieval data storage instruction command to make a stable state (Varid). Next, the WE signal supplied from the instruction circuit 1 is set to a high level and the state is maintained for a predetermined time. As a result, the associative memories 21 and 22 store the search data in the storage area corresponding to the address information output in the search instruction phase. Finally, the WE signal and the CE signal supplied from the instruction circuit 1 are set to the low level, and the search data storage phase is completed.
【００１３】以上説明した連想メモリの動作は、検索デ
ータが記憶されているか否かに関わらず（データが全く
記憶されていない状態でも可）、常に正常に行う（エラ
ーとならない）ことができる。また、連想メモリをどん
なに多数個接続させた場合でも、全く同じ動作をする。
したがって、連想メモリの個数や記憶されたデータとは
無関係に入出力制御回路を構成することができるという
利点があり、例えばネットワークにおいてトラフィック
を抑制するためのブリッジング制御などに多用されてい
た。The operation of the associative memory described above can always be normally performed (no error occurs) regardless of whether or not search data is stored (there may be a state in which no data is stored). Moreover, the same operation is performed no matter how many associative memories are connected.
Therefore, there is an advantage that the input / output control circuit can be configured irrespective of the number of associative memories and the stored data, and it has been widely used, for example, in bridging control for suppressing traffic in a network.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上記従
来の連想メモリ入出力制御回路では、複数個の連想メモ
リをカスケード接続させた構成でデータを検索および記
憶させる場合、連想メモリを順に１つずつ検索および記
憶していくので、連想メモリを多く用いた構成にするほ
ど検索および記憶に必要な時間が増大するという問題点
があった。However, in the above-mentioned conventional associative memory input / output control circuit, when data is searched and stored in a configuration in which a plurality of associative memories are cascade-connected, the associative memories are searched one by one. However, the more the associative memory is used, the longer the time required for searching and storing is.
【００１５】したがって本発明の目的は、上記の問題点
を解決して、データを記憶させる連想メモリをあらかじ
め選別することによってデータの検索および記憶の対象
となる連想メモリを特定し、短時間でデータの検索およ
び記憶を行うことのできる連想メモリ入出力制御回路を
提供することにある。Therefore, an object of the present invention is to solve the above-mentioned problems and to select an associative memory for storing data in advance so as to specify the associative memory to be searched and stored for the data, and to save the data in a short time. It is to provide an associative memory input / output control circuit capable of searching and storing.
【００１６】[0016]
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数の連想メモリ装置に対するデータの
検索および記憶に関する入出力動作を制御する連想メモ
リ入出力制御回路において、並列して設けられた前記複
数の連想メモリ装置のうちのいずれかひとつを検索デー
タに応じて選別し、選別された前記連想メモリ装置のみ
に対して入出力動作に必要な制卸信号を中継する選択回
路を具備する構成としたものである。SUMMARY OF THE INVENTION To achieve the above object, the present invention provides an associative memory input / output control circuit for controlling input / output operations related to data retrieval and storage for a plurality of associative memory devices in parallel. A selection circuit for selecting any one of the plurality of associative memory devices provided according to search data and relaying a control signal necessary for input / output operation only to the selected associative memory device. It is configured to have.
【００１７】例えば、連想メモリ装置で用いられるＮビ
ットのデータを上記選別のための入力値として複数の連
想メモリ装置のいずれかひとつを選択する選択回路を設
ける。選択回路はＮビットのデータにハッシング、パリ
ティ発生、コード化等の演算を施して、演算結果が、奇
数か偶数か、あるいはあらかじめ設定した数より大か小
かなどを判定する。そして、あらかじめ定めておいた規
則に基づいて、いずれかの連想メモリ装置に対する制卸
信号すなわちＣＥ信号の供給のみを有効とする。For example, a selection circuit for selecting one of a plurality of associative memory devices by using N-bit data used in the associative memory device as an input value for the selection is provided. The selection circuit performs operations such as hashing, parity generation, and coding on the N-bit data, and determines whether the operation result is an odd number or an even number, or whether it is larger or smaller than a preset number. Then, based on a predetermined rule, only the supply of the control signal, that is, the CE signal to any of the associative memory devices is valid.
【００１８】[0018]
【作用】上記構成に基づく作用を説明する。The operation based on the above configuration will be described.
【００１９】本発明によれば、Ｎビットのデータに所定
の演算、例えばハッシング、パリティ発生、コード化等
の演算を施して、その演算結果に応じて複数の連想メモ
リ装置のひとつを選択した後、選択された連想メモリ装
置のみに対してデータの検索および記憶を行うことがで
きる。特に、データの検索においては、連想メモリ型装
置をいくつ用いようとも選択される連想メモリ装置は単
一であるため、検索結果を得るために必要な時間がひと
つの連想メモリの検索に必要な時間と等しくなり、従来
にくらべて短時間で検索および記憶を行うことができ
る。According to the present invention, N-bit data is subjected to a predetermined operation, for example, hashing, parity generation, coding, etc., and one of a plurality of associative memory devices is selected according to the operation result. , Data can be retrieved and stored only in the selected associative memory device. In particular, when searching data, the number of associative memory devices that can be selected is the same, no matter how many associative memory type devices are used. Therefore, the time required to obtain a search result is the time required to search one associative memory. The search and storage can be performed in a shorter time than the conventional method.
【００２０】[0020]
【実施例】以下、本発明になる連想メモリ入出力制御回
路の一実施例を図面を用いて詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the associative memory input / output control circuit according to the present invention will be described in detail below with reference to the drawings.
【００２１】図１は、本発明の連想メモリ入出力制御回
路の一実施例を示す図である。同図中、図２と同一構成
部分については同一符号を付し、その説明を省略する。
連想メモリ２１および２２のフラグ・イン（ＦＩ）入力
端子２１５，２２５およびマッチ・イン（ＭＩ）入力端
子２１６，２２６は、常にハイレベルの入力信号を得る
ために直流電源３に接続されている。また、連想メモリ
２１および２２のフル・フラグ（ＦＦ）出力端子２１
７，２２７およびマッチ・フラグ（ＭＦ）出力端子２１
８，２２８は未接続である。選択回路１ａは、結線３０
２から入力されるデータからパリティビット（ハイレベ
ルorローレベル）を生成するパリティジェネレータ３０
と、出力端子が結線３０４，３０５を介して連想メモリ
２１，２２にそれぞれ接続された２入力ＡＮＤ回路３１
および３２によって構成されている。FIG. 1 is a diagram showing an embodiment of the associative memory input / output control circuit of the present invention. In the figure, parts that are the same as the parts shown in FIG. 2 are given the same reference numerals, and descriptions thereof will be omitted.
The flag-in (FI) input terminals 215 and 225 and the match-in (MI) input terminals 216 and 226 of the associative memories 21 and 22 are connected to the DC power supply 3 in order to always obtain a high level input signal. Further, the full flag (FF) output terminal 21 of the associative memories 21 and 22
7, 227 and match flag (MF) output terminal 21
8, 228 are unconnected. The selection circuit 1a has a connection 30
A parity generator 30 that generates a parity bit (high level or low level) from the data input from 2
And a two-input AND circuit 31 whose output terminals are connected to associative memories 21 and 22 via connections 304 and 305, respectively.
And 32.
【００２２】ＡＮＤ回路３１および３２の一方の入力端
子には指示回路１から出力されるＣＥ信号が結線３０１
を介して入力される。また、他方の入力端子にはパリテ
ィジェネレータ３０によって生成されたパリティビット
が結線３０３を介して入力される。これにより、パリテ
ィビットがハイレベルであるときにはＡＮＤ回路３１か
ら結線３０４への出力のみが有効となり、連想メモリ２
１に対する入出力が行われる。また、パリティビットが
ローレベルであるときにはＡＮＤ回路３２から結線３０
５への出力のみが有効となり、連想メモリ２２に対する
入出力が行われる。したがって、あらかじめ定めておい
た規則に基づいてデータを連想メモリ２１，２２に振り
分けて記憶し、検索することができる。The CE signal output from the instruction circuit 1 is connected to one input terminal of each of the AND circuits 31 and 32 by the connection 301.
Be entered via. Further, the parity bit generated by the parity generator 30 is input to the other input terminal via the connection 303. As a result, when the parity bit is at the high level, only the output from the AND circuit 31 to the connection 304 is valid, and the associative memory 2
Input / output to / from 1 is performed. Further, when the parity bit is at the low level, the AND circuit 32 connects to the connection 30.
Only the output to 5 is valid, and input / output to / from the associative memory 22 is performed. Therefore, the data can be sorted and stored in the associative memories 21 and 22 based on a predetermined rule, and can be searched.
【００２３】検索データ入力フェーズにおいて連想メ
モリ２１，２２のいずれか一方にデータを入力する場合
には、結線１０４にセットされて結線３０２を介してパ
リティジェネレータ３０に入力されるデータ信号に応じ
て、いずれかの連想メモリを選択する。そして、指示回
路１から結線１０２を介してＷＥ信号を連想メモリ２
１，２２に供給して、前述のＣＥ信号によって入出力可
能な状態となっている連想メモリのみに対して従来と同
様にデータの入力を行う。また、検索指示フェーズに
おいて連想メモリ２１，２２のいずれかに記憶されたデ
ータを検索するときにも、指示回路１から結線１０３を
介してＯＥ信号を連想メモリ２１，２２に供給して、前
述のＣＥ信号によって入出力可能な状態となっている連
想メモリのみに対して従来と同様にデータの検索を行っ
て、記憶されていればそのアドレス情報を、未記憶なら
ば空きアドレス情報を、結線１０４に出力する。検索デ
ータ記憶フェーズにおいても、入出力可能な状態とな
っている連想メモリのみに対して従来と同様にデータの
記憶を行う。When data is input to either one of the associative memories 21 and 22 in the search data input phase, according to the data signal set in the connection line 104 and input to the parity generator 30 via the connection line 302, Select one of the associative memories. Then, the WE signal is sent from the instruction circuit 1 via the connection 102 to the associative memory 2
The data is supplied to the associative memories 1 and 22 and data is input to the associative memory which is in the input / output ready state by the CE signal as in the conventional case. Further, when searching the data stored in any of the associative memories 21 and 22 in the search instruction phase, the OE signal is supplied from the instruction circuit 1 to the associative memories 21 and 22 via the connection 103, and the above-mentioned As in the conventional case, data is searched for only the associative memory which can be input / output by the CE signal, and the address information is stored if it is stored, and the empty address information is stored if it is not stored. Output to. Also in the search data storage phase, data is stored in the same manner as in the conventional case only in the associative memory in the input / output enabled state.
【００２４】以上のように、本実施例によれば、結線１
０４，３０２から入力されたＮビットのデータからパリ
ティジェネレータ３０によってパリティビットを生成
し、これによってデータの検索および記憶の対象とする
連想メモリを選択することにより、特に、データの検索
においては、ひとつの連想メモリの検索と同様の短い時
間で検索を行うことができる。また、パリティジェネレ
ータに替えてハッシングやコード化等の演算を行う演算
回路を設けて、より多数個の連想メモリの１つを選択で
きるように構成して、同様の効果を得ることも可能であ
る。As described above, according to this embodiment, the connection 1
By generating a parity bit from the N-bit data input from 04 and 302 by the parity generator 30 and selecting the associative memory to be the target of data search and storage by this, in particular in data search, The search can be performed in a short time similar to the search of the associative memory. It is also possible to provide an arithmetic circuit for performing arithmetic operations such as hashing and coding in place of the parity generator so that one of a larger number of associative memories can be selected to obtain the same effect. .
【００２５】[0025]
【発明の効果】以上詳しく説明したように、本発明によ
れば、Ｎビットのデータに所定の演算、例えばハッシン
グ、パリティ発生、コード化等の演算を施して、その演
算結果に応じて複数の連想メモリ装置のいずれかを選択
した後、選択された連想メモリ装置のみに対してデータ
の検索および記憶を行うことにより、特に、データの検
索においては、連想メモリ型装置をいくつ用いようとも
選択される連想メモリ装置はひとつであるため、ひとつ
の連想メモリ装置の場合と同様の短い時間で検索を行う
ことができるという効果が得られる。As described in detail above, according to the present invention, N-bit data is subjected to a predetermined operation, such as hashing, parity generation, and coding, and a plurality of operations are performed according to the operation result. By selecting one of the associative memory devices and then performing data retrieval and storage only on the selected associative memory device, particularly in the data retrieval, no matter how many associative memory type devices are used, it is selected. Since there is only one associative memory device, it is possible to obtain the effect that the search can be performed in a short time as in the case of one associative memory device.
【図１】本発明の連想メモリ入出力制御回路の一実施例
を示す図である。FIG. 1 is a diagram showing an embodiment of an associative memory input / output control circuit of the present invention.
【図２】従来の連想メモリ入出力制御回路の一例を示す
図である。FIG. 2 is a diagram showing an example of a conventional associative memory input / output control circuit.
【図３】図２においてデータの検索および記憶が行われ
るときのタイミングチャートを示す図である。FIG. 3 is a diagram showing a timing chart when data is searched for and stored in FIG.
１ 指示回路 １１ チップイネーブル（ＣＥ）信号出力端子 １２ ライトイネーブル（ＷＥ）信号出力端子 １３ アウトイネーブル（ＯＥ）信号出力端子 ２１，２２ 連想メモリ １ａ 選択回路 ３０ パリティジェネレータ ３１，３２ ２入力ＡＮＤ回路 ２１１，２２１ ＣＥ信号入力端子 ２１２，２２２ ＷＥ信号入力端子 ２１３，２２３ ＯＥ信号入力端子 ２１４，２２４ データ信号入出力端子 ２１５，２２５ フラグ・イン（ＦＩ）入力端子 ２１６，２２６ マッチ・イン（ＭＩ）入力端子 ２１７，２２７ フラグ・フル（ＦＦ）出力端子 ２１８，２２８ マッチ・フル（ＭＦ）出力端子 1 instruction circuit 11 chip enable (CE) signal output terminal 12 write enable (WE) signal output terminal 13 out enable (OE) signal output terminal 21, 22 associative memory 1a selection circuit 30 parity generator 31, 32 2-input AND circuit 211, 221 CE signal input terminal 212,222 WE signal input terminal 213,223 OE signal input terminal 214,224 Data signal input / output terminal 215,225 Flag in (FI) input terminal 216,226 Match in (MI) input terminal 217 , 227 Flag full (FF) output terminal 218,228 Match full (MF) output terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平山 悟 東京都小平市上水本町五丁目22番１号 株 式会社日立マイコンシステム内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Satoru Hirayama 5-22-1, Kamisuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Microcomputer System Co., Ltd.
Claims (1)
検索および記憶に関する入出力動作を制御する連想メモ
リ入出力制御回路において、 並列して設けられた前記複数の連想メモリ装置のうちの
いずれかひとつを検索データに応じて選別し、選別され
た前記連想メモリ装置のみに対して入出力動作に必要な
制卸信号を中継する選択回路を具備する構成としたこと
を特徴とする連想メモリ入出力制卸回路。1. An associative memory input / output control circuit for controlling input / output operations relating to data retrieval and storage for a plurality of associative memory devices, wherein any one of the plurality of associative memory devices provided in parallel is provided. An associative memory input / output control device which is configured according to search data and has a selection circuit for relaying a control signal required for input / output operation only to the selected associative memory device. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142993A JPH06251589A (en) | 1993-03-02 | 1993-03-02 | Associative memory input/output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142993A JPH06251589A (en) | 1993-03-02 | 1993-03-02 | Associative memory input/output control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251589A true JPH06251589A (en) | 1994-09-09 |
Family
ID=12608130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142993A Withdrawn JPH06251589A (en) | 1993-03-02 | 1993-03-02 | Associative memory input/output control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251589A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562806B1 (en) * | 1997-08-28 | 2006-05-25 | 노오텔 네트웍스 리미티드 | Content addressable memory system |
| EP1290697B1 (en) * | 2000-06-08 | 2010-12-29 | Netlogic Microsystems, Inc. | Partitioned content addressable memory device |
-
1993
- 1993-03-02 JP JP4142993A patent/JPH06251589A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562806B1 (en) * | 1997-08-28 | 2006-05-25 | 노오텔 네트웍스 리미티드 | Content addressable memory system |
| EP1290697B1 (en) * | 2000-06-08 | 2010-12-29 | Netlogic Microsystems, Inc. | Partitioned content addressable memory device |
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|---|---|---|---|
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