JPH06160492A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
- Publication number
- JPH06160492A JPH06160492A JP4313684A JP31368492A JPH06160492A JP H06160492 A JPH06160492 A JP H06160492A JP 4313684 A JP4313684 A JP 4313684A JP 31368492 A JP31368492 A JP 31368492A JP H06160492 A JPH06160492 A JP H06160492A
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- JP
- Japan
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- clock
- phase
- master
- test
- semiconductor integrated
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Abstract
(57)【要約】
【目的】試験の際にスルー状態にすることができるマス
タ・スレーブ型Dフリップフロップを備えた半導体集積
回路の規模を減少させ集積度を向上させる。 【構成】2相クロック生成回路3でクロックCLKの入
力に応じて互いに逆相のクロックφ1及びφ2を生成
し、イクスクルーシブオアゲート4でテスト信号TES
Tに応じてクロックφ2と同相又は逆相のクロックφ3
を生成し、マスタラッチ回路の前段の転送ゲートをクロ
ックφ1で開閉し、スレーブラッチ回路の前段の転送ゲ
ートをクロックφ3で開閉する。試験の際には、テスト
信号TESTを高レベルにしてクロックφ1とクロック
φ3を互いに同相にし、クロックCLKで両転送ゲート
を開状態にさせる。
タ・スレーブ型Dフリップフロップを備えた半導体集積
回路の規模を減少させ集積度を向上させる。 【構成】2相クロック生成回路3でクロックCLKの入
力に応じて互いに逆相のクロックφ1及びφ2を生成
し、イクスクルーシブオアゲート4でテスト信号TES
Tに応じてクロックφ2と同相又は逆相のクロックφ3
を生成し、マスタラッチ回路の前段の転送ゲートをクロ
ックφ1で開閉し、スレーブラッチ回路の前段の転送ゲ
ートをクロックφ3で開閉する。試験の際には、テスト
信号TESTを高レベルにしてクロックφ1とクロック
φ3を互いに同相にし、クロックCLKで両転送ゲート
を開状態にさせる。
Description
【0001】
【産業上の利用分野】本発明は、マスタ・スレーブ型D
フリップフロップを備えた半導体集積回路及びその試験
方法に関する。
フリップフロップを備えた半導体集積回路及びその試験
方法に関する。
【0002】
【従来の技術】半導体集積回路の大規模化、高集積化の
進展に伴い、試験の際にフリップフロップの状態設定が
複雑になり、試験効率が低下する原因となっている。そ
こで、フリップフロップをスルー状態にして試験効率を
向上させている。
進展に伴い、試験の際にフリップフロップの状態設定が
複雑になり、試験効率が低下する原因となっている。そ
こで、フリップフロップをスルー状態にして試験効率を
向上させている。
【0003】図4は、スルー状態にするための試験用回
路が付加された従来のマスタ・スレーブ型Dフリップフ
ロップを示す。図中、10はマスタラッチ回路、13は
スレーブラッチ回路、11及び12は転送ゲート、1
4、15、17及び19はインバータ、16、18、2
0及び21はナンドゲートである。
路が付加された従来のマスタ・スレーブ型Dフリップフ
ロップを示す。図中、10はマスタラッチ回路、13は
スレーブラッチ回路、11及び12は転送ゲート、1
4、15、17及び19はインバータ、16、18、2
0及び21はナンドゲートである。
【0004】 (1)テスト信号TESTが低レベルの場合 通常使用の場合には、テスト信号TESTが低レベルに
される。
される。
【0005】この場合、クロックCLKが高レベルのと
き、転送ゲート11が開状態となり、転送ゲート12が
閉状態となって、入力データDがマスタラッチ回路10
に保持される。次に、クロックCLKが低レベルに遷移
すると、転送ゲート11が閉状態となり、転送ゲート1
2が開状態となって、マスタラッチ回路10の内容がス
レーブラッチ回路13に保持される。次に、クロックC
LKが高レベルに遷移すると、転送ゲート11が開状態
となり、転送ゲート12が閉状態となって、出力データ
Qが入力データDの変化に影響されなくなる。
き、転送ゲート11が開状態となり、転送ゲート12が
閉状態となって、入力データDがマスタラッチ回路10
に保持される。次に、クロックCLKが低レベルに遷移
すると、転送ゲート11が閉状態となり、転送ゲート1
2が開状態となって、マスタラッチ回路10の内容がス
レーブラッチ回路13に保持される。次に、クロックC
LKが高レベルに遷移すると、転送ゲート11が開状態
となり、転送ゲート12が閉状態となって、出力データ
Qが入力データDの変化に影響されなくなる。
【0006】 (2)テスト信号TESTが高レベルの場合 半導体集積回路の試験の際には、テスト信号TESTが
高レベルにされる。
高レベルにされる。
【0007】この場合、ナンドゲート16、18、20
及び21の出力は、クロックCLKのレベルに影響され
ず、共に高レベルとなる。そして、転送ゲート11及び
12が共に開状態となって、マスタ・スレーブ型Dフリ
ップフロップがスルー状態になる。
及び21の出力は、クロックCLKのレベルに影響され
ず、共に高レベルとなる。そして、転送ゲート11及び
12が共に開状態となって、マスタ・スレーブ型Dフリ
ップフロップがスルー状態になる。
【0008】
【発明が解決しようとする課題】しかし、スルー状態に
するための試験回路をマスタ・スレーブ型Dフリップフ
ロップに付加したことにより、回路規模が増大し、半導
体集積回路の高集積化が妨げられる。
するための試験回路をマスタ・スレーブ型Dフリップフ
ロップに付加したことにより、回路規模が増大し、半導
体集積回路の高集積化が妨げられる。
【0009】本発明の目的は、このような問題点に鑑
み、試験の際にスルー状態にすることができるマスタ・
スレーブ型Dフリップフロップを備えた半導体集積回路
の規模を減少させて集積度を向上させることが可能な該
半導体集積回路及びその試験方法を提供することにあ
る。
み、試験の際にスルー状態にすることができるマスタ・
スレーブ型Dフリップフロップを備えた半導体集積回路
の規模を減少させて集積度を向上させることが可能な該
半導体集積回路及びその試験方法を提供することにあ
る。
【0010】
【課題を解決するための手段及びその作用】本発明に係
る半導体集積回路及びその試験方法を、実施例図中の対
応する構成要素の符号を引用して説明する。
る半導体集積回路及びその試験方法を、実施例図中の対
応する構成要素の符号を引用して説明する。
【0011】この半導体集積回路は、例えば図1に示す
如く、クロックCLKの入力に応じて互いに逆相の第1
クロックφ1と第2クロックφ2とを生成する2相クロ
ック生成回路3と、テスト信号TESTに応じて第2ク
ロックφ2と同相又は逆相の第3クロックφ3を生成す
る論理ゲート4と、を備えた2相/同相クロック生成回
路2と、例えば図2に示す如く、マスタラッチ回路10
の前段に、第1クロックφ1又は第3クロックφ3の一
方で開閉される第1転送ゲート11が接続され、マスタ
ラッチ回路10の後段に、第1クロックφ1又は第3ク
ロックφ3の他方で開閉される第2転送ゲート12を介
してスレーブラッチ回路13が接続されたマスタ・スレ
ーブ型Dフリップフロップ1とを有し、複数のマスタ・
スレーブ型Dフリップフロップ1に対し1つの2相/同
相クロック生成回路2を共通に使用するように接続して
いる。
如く、クロックCLKの入力に応じて互いに逆相の第1
クロックφ1と第2クロックφ2とを生成する2相クロ
ック生成回路3と、テスト信号TESTに応じて第2ク
ロックφ2と同相又は逆相の第3クロックφ3を生成す
る論理ゲート4と、を備えた2相/同相クロック生成回
路2と、例えば図2に示す如く、マスタラッチ回路10
の前段に、第1クロックφ1又は第3クロックφ3の一
方で開閉される第1転送ゲート11が接続され、マスタ
ラッチ回路10の後段に、第1クロックφ1又は第3ク
ロックφ3の他方で開閉される第2転送ゲート12を介
してスレーブラッチ回路13が接続されたマスタ・スレ
ーブ型Dフリップフロップ1とを有し、複数のマスタ・
スレーブ型Dフリップフロップ1に対し1つの2相/同
相クロック生成回路2を共通に使用するように接続して
いる。
【0012】半導体集積回路の試験方法では、この半導
体集積回路に対し、テスト信号TESTをアクティブに
して第1クロックφ1と第3クロックφ3を互いに同相
にし、クロック入力CLKで第1転送ゲート11と第2
転送ゲート12を共に開状態にさせて試験を行う。
体集積回路に対し、テスト信号TESTをアクティブに
して第1クロックφ1と第3クロックφ3を互いに同相
にし、クロック入力CLKで第1転送ゲート11と第2
転送ゲート12を共に開状態にさせて試験を行う。
【0013】本発明によれば、2相/同相クロック生成
回路2を複数のマスタ・スレーブ型Dフリップフロップ
1に共通に使用することにより、マスタ・スレーブ型D
フリップフロップ1に対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができる。
回路2を複数のマスタ・スレーブ型Dフリップフロップ
1に共通に使用することにより、マスタ・スレーブ型D
フリップフロップ1に対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができる。
【0014】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【0015】図2は、半導体集積回路に備えられるマス
タ・スレーブ型Dフリップフロップ1の構成を示す。
タ・スレーブ型Dフリップフロップ1の構成を示す。
【0016】このDフリップフロップ1は、マスタラッ
チ回路10の前段に転送ゲート11が接続され、マスタ
ラッチ回路10の後段に転送ゲート12を介してスレー
ブラッチ回路13が接続されている。マスタラッチ回路
10及びスレーブラッチ回路13はいずれも、2個のイ
ンバータをループ状に接続した構成となっている。転送
ゲート11は、pMOSトランジスタとnMOSトラン
ジスタとが並列接続されて構成され、その制御電極11
Pを低レベルにし制御電極11Nを高レベルにすること
により開状態となり、逆に、制御電極11Pを高レベル
にし制御電極11Nを低レベルにすることにより閉状態
となる。転送ゲート12についても転送ゲート11と同
様である。
チ回路10の前段に転送ゲート11が接続され、マスタ
ラッチ回路10の後段に転送ゲート12を介してスレー
ブラッチ回路13が接続されている。マスタラッチ回路
10及びスレーブラッチ回路13はいずれも、2個のイ
ンバータをループ状に接続した構成となっている。転送
ゲート11は、pMOSトランジスタとnMOSトラン
ジスタとが並列接続されて構成され、その制御電極11
Pを低レベルにし制御電極11Nを高レベルにすること
により開状態となり、逆に、制御電極11Pを高レベル
にし制御電極11Nを低レベルにすることにより閉状態
となる。転送ゲート12についても転送ゲート11と同
様である。
【0017】転送ゲート11の制御電極11N及び制御
電極11Pにはそれぞれクロックφ1及びクロックφ1
をインバータ14で反転したものが加えられ、転送ゲー
ト12の制御電極12N及び制御電極12Pにはそれぞ
れクロックφ3及びクロックφ3をインバータ15で反
転したものが加えられる。
電極11Pにはそれぞれクロックφ1及びクロックφ1
をインバータ14で反転したものが加えられ、転送ゲー
ト12の制御電極12N及び制御電極12Pにはそれぞ
れクロックφ3及びクロックφ3をインバータ15で反
転したものが加えられる。
【0018】このマスタ・スレーブ型Dフリップフロッ
プ1は、スルー状態にするための特別な試験回路、すな
わち、図4に示すようなナンドゲート16、18、2
0、21及びインバータ17、19を省略している。こ
の省略の代わりに、複数のマスタ・スレーブ型Dフリッ
プフロップ1に共通に使用される、図1に示すような2
相/同相クロック生成回路2を半導体集積回路に備えて
いる。
プ1は、スルー状態にするための特別な試験回路、すな
わち、図4に示すようなナンドゲート16、18、2
0、21及びインバータ17、19を省略している。こ
の省略の代わりに、複数のマスタ・スレーブ型Dフリッ
プフロップ1に共通に使用される、図1に示すような2
相/同相クロック生成回路2を半導体集積回路に備えて
いる。
【0019】この2相/同相クロック生成回路2は、2
相クロック生成回路3と、イクスクルーシブオアゲート
4とからなる。2相クロック生成回路3は、ノアゲート
30の出力端がノアゲート31の一方の入力端に接続さ
れ、ノアゲート31の出力端がノアゲート30の一方の
入力端に接続され、ノアゲート30の他方の入力端にク
ロックCLKが供給され、ノアゲート31の他方の入力
端にクロックCLKをインバータ32で反転したものが
供給される。ノアゲート31の出力端はイクスクルーシ
ブオアゲート4の一方の入力端に接続され、イクスクル
ーシブオアゲート4の他方の入力端にテスト信号TES
Tが供給される。ノアゲート30、31及びイクスクル
ーシブオアゲート4からそれぞれクロックφ1、φ2及
びφ3が出力され、クロックφ1及びφ3により図2の
回路の転送ゲート11及び12が開閉制御される。
相クロック生成回路3と、イクスクルーシブオアゲート
4とからなる。2相クロック生成回路3は、ノアゲート
30の出力端がノアゲート31の一方の入力端に接続さ
れ、ノアゲート31の出力端がノアゲート30の一方の
入力端に接続され、ノアゲート30の他方の入力端にク
ロックCLKが供給され、ノアゲート31の他方の入力
端にクロックCLKをインバータ32で反転したものが
供給される。ノアゲート31の出力端はイクスクルーシ
ブオアゲート4の一方の入力端に接続され、イクスクル
ーシブオアゲート4の他方の入力端にテスト信号TES
Tが供給される。ノアゲート30、31及びイクスクル
ーシブオアゲート4からそれぞれクロックφ1、φ2及
びφ3が出力され、クロックφ1及びφ3により図2の
回路の転送ゲート11及び12が開閉制御される。
【0020】次に、上記の如く構成された本実施例の動
作を説明する。図3は、図1の回路の動作を示すタイム
チャートである。
作を説明する。図3は、図1の回路の動作を示すタイム
チャートである。
【0021】 (1)テスト信号TESTが低レベルの場合 通常使用の場合には、テスト信号TESTが低レベルに
される。この場合、クロックφ3はクロックφ2の出力
と同相になる。
される。この場合、クロックφ3はクロックφ2の出力
と同相になる。
【0022】クロックCLKが低レベルのとき、インバ
ータ32の出力が高レベル、クロックφ2及びφ3が低
レベルとなり、ノアゲート30の2入力が共に低レベル
となって、クロックφ1が高レベルとなる。このとき、
転送ゲート11が開状態となり、転送ゲート12が閉状
態となって、入力データDがマスタラッチ回路10に保
持される。
ータ32の出力が高レベル、クロックφ2及びφ3が低
レベルとなり、ノアゲート30の2入力が共に低レベル
となって、クロックφ1が高レベルとなる。このとき、
転送ゲート11が開状態となり、転送ゲート12が閉状
態となって、入力データDがマスタラッチ回路10に保
持される。
【0023】クロックCLKが高レベルに遷移すると、
クロックφ1が低レベルに遷移し、ノアゲート31の2
入力が共に低レベルとなって、クロックφ2及びφ3が
高レベルとなる。このとき、転送ゲート11が閉状態と
なり、転送ゲート12が開状態となって、マスタラッチ
回路10の内容がスレーブラッチ回路13に保持され
る。
クロックφ1が低レベルに遷移し、ノアゲート31の2
入力が共に低レベルとなって、クロックφ2及びφ3が
高レベルとなる。このとき、転送ゲート11が閉状態と
なり、転送ゲート12が開状態となって、マスタラッチ
回路10の内容がスレーブラッチ回路13に保持され
る。
【0024】次に、クロックCLKが低レベルに遷移す
ると、転送ゲート11が開状態となり、転送ゲート12
が閉状態となって、出力データQが入力データDの変化
に影響されなくなる。
ると、転送ゲート11が開状態となり、転送ゲート12
が閉状態となって、出力データQが入力データDの変化
に影響されなくなる。
【0025】以上のように、テスト信号TESTが低レ
ベルの場合には図3にも示す如く、クロックφ3はクロ
ックCLKと同相になり、クロックφ1はクロックφ3
と逆相になる。
ベルの場合には図3にも示す如く、クロックφ3はクロ
ックCLKと同相になり、クロックφ1はクロックφ3
と逆相になる。
【0026】 (2)テスト信号TESTが高レベルの場合 半導体集積回路の試験の際には、テスト信号TESTが
高レベルにされる。この場合(図3では時点t1以
降)、ノアゲート31の出力レベルとイクスクルーシブ
オアゲート4の出力レベルとが互いに逆になるので、ク
ロックφ3がクロックφ1と同相になる。
高レベルにされる。この場合(図3では時点t1以
降)、ノアゲート31の出力レベルとイクスクルーシブ
オアゲート4の出力レベルとが互いに逆になるので、ク
ロックφ3がクロックφ1と同相になる。
【0027】したがって、図3の時点t2以降のように
クロックCLKを低レベルのままにすると、クロックφ
1及びφ3は共に高レベルとなる。このとき、転送ゲー
ト11及び12が共に開状態、すなわち、マスタ・スレ
ーブ型Dフリップフロップ1がスルー状態となり、半導
体集積回路の試験効率を向上させることができる。
クロックCLKを低レベルのままにすると、クロックφ
1及びφ3は共に高レベルとなる。このとき、転送ゲー
ト11及び12が共に開状態、すなわち、マスタ・スレ
ーブ型Dフリップフロップ1がスルー状態となり、半導
体集積回路の試験効率を向上させることができる。
【0028】本実施例によれば、図1に示すような2相
/同相クロック生成回路2を複数のマスタ・スレーブ型
Dフリップフロップ1に共通に使用することにより、マ
スタ・スレーブ型Dフリップフロップ1に対しスルー状
態にするための特別な試験用回路を付加する必要がな
く、半導体集積回路の規模が減少し、集積度を向上させ
ることができる。
/同相クロック生成回路2を複数のマスタ・スレーブ型
Dフリップフロップ1に共通に使用することにより、マ
スタ・スレーブ型Dフリップフロップ1に対しスルー状
態にするための特別な試験用回路を付加する必要がな
く、半導体集積回路の規模が減少し、集積度を向上させ
ることができる。
【0029】
【発明の効果】以上説明した如く、本発明に係る半導体
集積回路及びその試験方法によれば、2相/同相クロッ
ク生成回路を複数のマスタ・スレーブ型Dフリップフロ
ップに共通に使用することにより、マスタ・スレーブ型
Dフリップフロップに対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができるという
効果を奏する。
集積回路及びその試験方法によれば、2相/同相クロッ
ク生成回路を複数のマスタ・スレーブ型Dフリップフロ
ップに共通に使用することにより、マスタ・スレーブ型
Dフリップフロップに対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができるという
効果を奏する。
【図1】本発明の実施例の2相/同相クロック生成回路
図である。
図である。
【図2】図1の回路と共に使用されるマスタ・スレーブ
型Dフリップフロップの回路図である。
型Dフリップフロップの回路図である。
【図3】図1の回路の動作を示すタイムチャートであ
る。
る。
【図4】スルー状態にするための試験用回路が付加され
た従来のマスタ・スレーブ型Dフリップフロップの回路
図である。
た従来のマスタ・スレーブ型Dフリップフロップの回路
図である。
1 マスタ・スレーブ型Dフリップフロップ 2 2相/同相クロック生成回路 3 2相クロック生成回路 4 イクスクルーシブオアゲート 10 マスタラッチ回路 13 スレーブラッチ回路 11、12 転送ゲート 14、15、17、19 インバータ 16、18、20、21 ナンドゲート 30、31 ノアゲート
Claims (2)
- 【請求項1】 クロック(CLK)入力に応じて互いに
逆相の第1クロック(φ1)と第2クロック(φ2)と
を生成する2相クロック生成回路(3)と、テスト信号
(TEST)に応じて該第2クロックと同相又は逆相の
第3クロック(φ3)を生成する論理ゲート(4)と、
を備えた2相/同相クロック生成回路(2)と、 マスタラッチ回路(10)の前段に、該第1クロック又
は該第3クロックの一方で開閉される第1転送ゲート
(11)が接続され、該マスタラッチ回路の後段に、該
第1クロック又は該第3クロックの他方で開閉される第
2転送ゲート(12)を介してスレーブラッチ回路(1
3)が接続されたマスタ・スレーブ型Dフリップフロッ
プ(1)とを有し、 複数の該マスタ・スレーブ型Dフリップフロップに対し
1つの該2相/同相クロック生成回路を共通に使用する
ように接続したことを特徴とする半導体集積回路。 - 【請求項2】 請求項1記載の半導体集積回路に対し、
前記テスト信号(TEST)をアクティブにして前記第
1クロック(φ1)と前記第3クロック(φ3)を互い
に同相にし、前記クロック(CLK)入力で前記第1転
送ゲート(11)と前記第2転送ゲート(12)を共に
開状態にさせて試験を行うことを特徴とする半導体集積
回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4313684A JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4313684A JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06160492A true JPH06160492A (ja) | 1994-06-07 |
Family
ID=18044273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4313684A Withdrawn JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06160492A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
-
1992
- 1992-11-24 JP JP4313684A patent/JPH06160492A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
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