JPH06160492A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
- Publication number
- JPH06160492A JPH06160492A JP4313684A JP31368492A JPH06160492A JP H06160492 A JPH06160492 A JP H06160492A JP 4313684 A JP4313684 A JP 4313684A JP 31368492 A JP31368492 A JP 31368492A JP H06160492 A JPH06160492 A JP H06160492A
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- Japan
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- phase
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Abstract
(57)【要約】
【目的】試験の際にスルー状態にすることができるマス
タ・スレーブ型Ｄフリップフロップを備えた半導体集積
回路の規模を減少させ集積度を向上させる。 【構成】２相クロック生成回路３でクロックＣＬＫの入
力に応じて互いに逆相のクロックφ１及びφ２を生成
し、イクスクルーシブオアゲート４でテスト信号ＴＥＳ
Ｔに応じてクロックφ２と同相又は逆相のクロックφ３
を生成し、マスタラッチ回路の前段の転送ゲートをクロ
ックφ１で開閉し、スレーブラッチ回路の前段の転送ゲ
ートをクロックφ３で開閉する。試験の際には、テスト
信号ＴＥＳＴを高レベルにしてクロックφ１とクロック
φ３を互いに同相にし、クロックＣＬＫで両転送ゲート
を開状態にさせる。
タ・スレーブ型Ｄフリップフロップを備えた半導体集積
回路の規模を減少させ集積度を向上させる。 【構成】２相クロック生成回路３でクロックＣＬＫの入
力に応じて互いに逆相のクロックφ１及びφ２を生成
し、イクスクルーシブオアゲート４でテスト信号ＴＥＳ
Ｔに応じてクロックφ２と同相又は逆相のクロックφ３
を生成し、マスタラッチ回路の前段の転送ゲートをクロ
ックφ１で開閉し、スレーブラッチ回路の前段の転送ゲ
ートをクロックφ３で開閉する。試験の際には、テスト
信号ＴＥＳＴを高レベルにしてクロックφ１とクロック
φ３を互いに同相にし、クロックＣＬＫで両転送ゲート
を開状態にさせる。
Description
【０００１】
【産業上の利用分野】本発明は、マスタ・スレーブ型Ｄ
フリップフロップを備えた半導体集積回路及びその試験
方法に関する。
フリップフロップを備えた半導体集積回路及びその試験
方法に関する。
【０００２】
【従来の技術】半導体集積回路の大規模化、高集積化の
進展に伴い、試験の際にフリップフロップの状態設定が
複雑になり、試験効率が低下する原因となっている。そ
こで、フリップフロップをスルー状態にして試験効率を
向上させている。
進展に伴い、試験の際にフリップフロップの状態設定が
複雑になり、試験効率が低下する原因となっている。そ
こで、フリップフロップをスルー状態にして試験効率を
向上させている。
【０００３】図４は、スルー状態にするための試験用回
路が付加された従来のマスタ・スレーブ型Ｄフリップフ
ロップを示す。図中、１０はマスタラッチ回路、１３は
スレーブラッチ回路、１１及び１２は転送ゲート、１
４、１５、１７及び１９はインバータ、１６、１８、２
０及び２１はナンドゲートである。
路が付加された従来のマスタ・スレーブ型Ｄフリップフ
ロップを示す。図中、１０はマスタラッチ回路、１３は
スレーブラッチ回路、１１及び１２は転送ゲート、１
４、１５、１７及び１９はインバータ、１６、１８、２
０及び２１はナンドゲートである。
【０００４】 （１）テスト信号ＴＥＳＴが低レベルの場合 通常使用の場合には、テスト信号ＴＥＳＴが低レベルに
される。
される。
【０００５】この場合、クロックＣＬＫが高レベルのと
き、転送ゲート１１が開状態となり、転送ゲート１２が
閉状態となって、入力データＤがマスタラッチ回路１０
に保持される。次に、クロックＣＬＫが低レベルに遷移
すると、転送ゲート１１が閉状態となり、転送ゲート１
２が開状態となって、マスタラッチ回路１０の内容がス
レーブラッチ回路１３に保持される。次に、クロックＣ
ＬＫが高レベルに遷移すると、転送ゲート１１が開状態
となり、転送ゲート１２が閉状態となって、出力データ
Ｑが入力データＤの変化に影響されなくなる。
き、転送ゲート１１が開状態となり、転送ゲート１２が
閉状態となって、入力データＤがマスタラッチ回路１０
に保持される。次に、クロックＣＬＫが低レベルに遷移
すると、転送ゲート１１が閉状態となり、転送ゲート１
２が開状態となって、マスタラッチ回路１０の内容がス
レーブラッチ回路１３に保持される。次に、クロックＣ
ＬＫが高レベルに遷移すると、転送ゲート１１が開状態
となり、転送ゲート１２が閉状態となって、出力データ
Ｑが入力データＤの変化に影響されなくなる。
【０００６】 （２）テスト信号ＴＥＳＴが高レベルの場合 半導体集積回路の試験の際には、テスト信号ＴＥＳＴが
高レベルにされる。
高レベルにされる。
【０００７】この場合、ナンドゲート１６、１８、２０
及び２１の出力は、クロックＣＬＫのレベルに影響され
ず、共に高レベルとなる。そして、転送ゲート１１及び
１２が共に開状態となって、マスタ・スレーブ型Ｄフリ
ップフロップがスルー状態になる。
及び２１の出力は、クロックＣＬＫのレベルに影響され
ず、共に高レベルとなる。そして、転送ゲート１１及び
１２が共に開状態となって、マスタ・スレーブ型Ｄフリ
ップフロップがスルー状態になる。
【０００８】
【発明が解決しようとする課題】しかし、スルー状態に
するための試験回路をマスタ・スレーブ型Ｄフリップフ
ロップに付加したことにより、回路規模が増大し、半導
体集積回路の高集積化が妨げられる。
するための試験回路をマスタ・スレーブ型Ｄフリップフ
ロップに付加したことにより、回路規模が増大し、半導
体集積回路の高集積化が妨げられる。
【０００９】本発明の目的は、このような問題点に鑑
み、試験の際にスルー状態にすることができるマスタ・
スレーブ型Ｄフリップフロップを備えた半導体集積回路
の規模を減少させて集積度を向上させることが可能な該
半導体集積回路及びその試験方法を提供することにあ
る。
み、試験の際にスルー状態にすることができるマスタ・
スレーブ型Ｄフリップフロップを備えた半導体集積回路
の規模を減少させて集積度を向上させることが可能な該
半導体集積回路及びその試験方法を提供することにあ
る。
【００１０】
【課題を解決するための手段及びその作用】本発明に係
る半導体集積回路及びその試験方法を、実施例図中の対
応する構成要素の符号を引用して説明する。
る半導体集積回路及びその試験方法を、実施例図中の対
応する構成要素の符号を引用して説明する。
【００１１】この半導体集積回路は、例えば図１に示す
如く、クロックＣＬＫの入力に応じて互いに逆相の第１
クロックφ１と第２クロックφ２とを生成する２相クロ
ック生成回路３と、テスト信号ＴＥＳＴに応じて第２ク
ロックφ２と同相又は逆相の第３クロックφ３を生成す
る論理ゲート４と、を備えた２相／同相クロック生成回
路２と、例えば図２に示す如く、マスタラッチ回路１０
の前段に、第１クロックφ１又は第３クロックφ３の一
方で開閉される第１転送ゲート１１が接続され、マスタ
ラッチ回路１０の後段に、第１クロックφ１又は第３ク
ロックφ３の他方で開閉される第２転送ゲート１２を介
してスレーブラッチ回路１３が接続されたマスタ・スレ
ーブ型Ｄフリップフロップ１とを有し、複数のマスタ・
スレーブ型Ｄフリップフロップ１に対し１つの２相／同
相クロック生成回路２を共通に使用するように接続して
いる。
如く、クロックＣＬＫの入力に応じて互いに逆相の第１
クロックφ１と第２クロックφ２とを生成する２相クロ
ック生成回路３と、テスト信号ＴＥＳＴに応じて第２ク
ロックφ２と同相又は逆相の第３クロックφ３を生成す
る論理ゲート４と、を備えた２相／同相クロック生成回
路２と、例えば図２に示す如く、マスタラッチ回路１０
の前段に、第１クロックφ１又は第３クロックφ３の一
方で開閉される第１転送ゲート１１が接続され、マスタ
ラッチ回路１０の後段に、第１クロックφ１又は第３ク
ロックφ３の他方で開閉される第２転送ゲート１２を介
してスレーブラッチ回路１３が接続されたマスタ・スレ
ーブ型Ｄフリップフロップ１とを有し、複数のマスタ・
スレーブ型Ｄフリップフロップ１に対し１つの２相／同
相クロック生成回路２を共通に使用するように接続して
いる。
【００１２】半導体集積回路の試験方法では、この半導
体集積回路に対し、テスト信号ＴＥＳＴをアクティブに
して第１クロックφ１と第３クロックφ３を互いに同相
にし、クロック入力ＣＬＫで第１転送ゲート１１と第２
転送ゲート１２を共に開状態にさせて試験を行う。
体集積回路に対し、テスト信号ＴＥＳＴをアクティブに
して第１クロックφ１と第３クロックφ３を互いに同相
にし、クロック入力ＣＬＫで第１転送ゲート１１と第２
転送ゲート１２を共に開状態にさせて試験を行う。
【００１３】本発明によれば、２相／同相クロック生成
回路２を複数のマスタ・スレーブ型Ｄフリップフロップ
１に共通に使用することにより、マスタ・スレーブ型Ｄ
フリップフロップ１に対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができる。
回路２を複数のマスタ・スレーブ型Ｄフリップフロップ
１に共通に使用することにより、マスタ・スレーブ型Ｄ
フリップフロップ１に対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができる。
【００１４】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１５】図２は、半導体集積回路に備えられるマス
タ・スレーブ型Ｄフリップフロップ１の構成を示す。
タ・スレーブ型Ｄフリップフロップ１の構成を示す。
【００１６】このＤフリップフロップ１は、マスタラッ
チ回路１０の前段に転送ゲート１１が接続され、マスタ
ラッチ回路１０の後段に転送ゲート１２を介してスレー
ブラッチ回路１３が接続されている。マスタラッチ回路
１０及びスレーブラッチ回路１３はいずれも、２個のイ
ンバータをループ状に接続した構成となっている。転送
ゲート１１は、ｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタとが並列接続されて構成され、その制御電極１１
Ｐを低レベルにし制御電極１１Ｎを高レベルにすること
により開状態となり、逆に、制御電極１１Ｐを高レベル
にし制御電極１１Ｎを低レベルにすることにより閉状態
となる。転送ゲート１２についても転送ゲート１１と同
様である。
チ回路１０の前段に転送ゲート１１が接続され、マスタ
ラッチ回路１０の後段に転送ゲート１２を介してスレー
ブラッチ回路１３が接続されている。マスタラッチ回路
１０及びスレーブラッチ回路１３はいずれも、２個のイ
ンバータをループ状に接続した構成となっている。転送
ゲート１１は、ｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタとが並列接続されて構成され、その制御電極１１
Ｐを低レベルにし制御電極１１Ｎを高レベルにすること
により開状態となり、逆に、制御電極１１Ｐを高レベル
にし制御電極１１Ｎを低レベルにすることにより閉状態
となる。転送ゲート１２についても転送ゲート１１と同
様である。
【００１７】転送ゲート１１の制御電極１１Ｎ及び制御
電極１１Ｐにはそれぞれクロックφ１及びクロックφ１
をインバータ１４で反転したものが加えられ、転送ゲー
ト１２の制御電極１２Ｎ及び制御電極１２Ｐにはそれぞ
れクロックφ３及びクロックφ３をインバータ１５で反
転したものが加えられる。
電極１１Ｐにはそれぞれクロックφ１及びクロックφ１
をインバータ１４で反転したものが加えられ、転送ゲー
ト１２の制御電極１２Ｎ及び制御電極１２Ｐにはそれぞ
れクロックφ３及びクロックφ３をインバータ１５で反
転したものが加えられる。
【００１８】このマスタ・スレーブ型Ｄフリップフロッ
プ１は、スルー状態にするための特別な試験回路、すな
わち、図４に示すようなナンドゲート１６、１８、２
０、２１及びインバータ１７、１９を省略している。こ
の省略の代わりに、複数のマスタ・スレーブ型Ｄフリッ
プフロップ１に共通に使用される、図１に示すような２
相／同相クロック生成回路２を半導体集積回路に備えて
いる。
プ１は、スルー状態にするための特別な試験回路、すな
わち、図４に示すようなナンドゲート１６、１８、２
０、２１及びインバータ１７、１９を省略している。こ
の省略の代わりに、複数のマスタ・スレーブ型Ｄフリッ
プフロップ１に共通に使用される、図１に示すような２
相／同相クロック生成回路２を半導体集積回路に備えて
いる。
【００１９】この２相／同相クロック生成回路２は、２
相クロック生成回路３と、イクスクルーシブオアゲート
４とからなる。２相クロック生成回路３は、ノアゲート
３０の出力端がノアゲート３１の一方の入力端に接続さ
れ、ノアゲート３１の出力端がノアゲート３０の一方の
入力端に接続され、ノアゲート３０の他方の入力端にク
ロックＣＬＫが供給され、ノアゲート３１の他方の入力
端にクロックＣＬＫをインバータ３２で反転したものが
供給される。ノアゲート３１の出力端はイクスクルーシ
ブオアゲート４の一方の入力端に接続され、イクスクル
ーシブオアゲート４の他方の入力端にテスト信号ＴＥＳ
Ｔが供給される。ノアゲート３０、３１及びイクスクル
ーシブオアゲート４からそれぞれクロックφ１、φ２及
びφ３が出力され、クロックφ１及びφ３により図２の
回路の転送ゲート１１及び１２が開閉制御される。
相クロック生成回路３と、イクスクルーシブオアゲート
４とからなる。２相クロック生成回路３は、ノアゲート
３０の出力端がノアゲート３１の一方の入力端に接続さ
れ、ノアゲート３１の出力端がノアゲート３０の一方の
入力端に接続され、ノアゲート３０の他方の入力端にク
ロックＣＬＫが供給され、ノアゲート３１の他方の入力
端にクロックＣＬＫをインバータ３２で反転したものが
供給される。ノアゲート３１の出力端はイクスクルーシ
ブオアゲート４の一方の入力端に接続され、イクスクル
ーシブオアゲート４の他方の入力端にテスト信号ＴＥＳ
Ｔが供給される。ノアゲート３０、３１及びイクスクル
ーシブオアゲート４からそれぞれクロックφ１、φ２及
びφ３が出力され、クロックφ１及びφ３により図２の
回路の転送ゲート１１及び１２が開閉制御される。
【００２０】次に、上記の如く構成された本実施例の動
作を説明する。図３は、図１の回路の動作を示すタイム
チャートである。
作を説明する。図３は、図１の回路の動作を示すタイム
チャートである。
【００２１】 （１）テスト信号ＴＥＳＴが低レベルの場合 通常使用の場合には、テスト信号ＴＥＳＴが低レベルに
される。この場合、クロックφ３はクロックφ２の出力
と同相になる。
される。この場合、クロックφ３はクロックφ２の出力
と同相になる。
【００２２】クロックＣＬＫが低レベルのとき、インバ
ータ３２の出力が高レベル、クロックφ２及びφ３が低
レベルとなり、ノアゲート３０の２入力が共に低レベル
となって、クロックφ１が高レベルとなる。このとき、
転送ゲート１１が開状態となり、転送ゲート１２が閉状
態となって、入力データＤがマスタラッチ回路１０に保
持される。
ータ３２の出力が高レベル、クロックφ２及びφ３が低
レベルとなり、ノアゲート３０の２入力が共に低レベル
となって、クロックφ１が高レベルとなる。このとき、
転送ゲート１１が開状態となり、転送ゲート１２が閉状
態となって、入力データＤがマスタラッチ回路１０に保
持される。
【００２３】クロックＣＬＫが高レベルに遷移すると、
クロックφ１が低レベルに遷移し、ノアゲート３１の２
入力が共に低レベルとなって、クロックφ２及びφ３が
高レベルとなる。このとき、転送ゲート１１が閉状態と
なり、転送ゲート１２が開状態となって、マスタラッチ
回路１０の内容がスレーブラッチ回路１３に保持され
る。
クロックφ１が低レベルに遷移し、ノアゲート３１の２
入力が共に低レベルとなって、クロックφ２及びφ３が
高レベルとなる。このとき、転送ゲート１１が閉状態と
なり、転送ゲート１２が開状態となって、マスタラッチ
回路１０の内容がスレーブラッチ回路１３に保持され
る。
【００２４】次に、クロックＣＬＫが低レベルに遷移す
ると、転送ゲート１１が開状態となり、転送ゲート１２
が閉状態となって、出力データＱが入力データＤの変化
に影響されなくなる。
ると、転送ゲート１１が開状態となり、転送ゲート１２
が閉状態となって、出力データＱが入力データＤの変化
に影響されなくなる。
【００２５】以上のように、テスト信号ＴＥＳＴが低レ
ベルの場合には図３にも示す如く、クロックφ３はクロ
ックＣＬＫと同相になり、クロックφ１はクロックφ３
と逆相になる。
ベルの場合には図３にも示す如く、クロックφ３はクロ
ックＣＬＫと同相になり、クロックφ１はクロックφ３
と逆相になる。
【００２６】 （２）テスト信号ＴＥＳＴが高レベルの場合 半導体集積回路の試験の際には、テスト信号ＴＥＳＴが
高レベルにされる。この場合（図３では時点ｔ１以
降）、ノアゲート３１の出力レベルとイクスクルーシブ
オアゲート４の出力レベルとが互いに逆になるので、ク
ロックφ３がクロックφ１と同相になる。
高レベルにされる。この場合（図３では時点ｔ１以
降）、ノアゲート３１の出力レベルとイクスクルーシブ
オアゲート４の出力レベルとが互いに逆になるので、ク
ロックφ３がクロックφ１と同相になる。
【００２７】したがって、図３の時点ｔ２以降のように
クロックＣＬＫを低レベルのままにすると、クロックφ
１及びφ３は共に高レベルとなる。このとき、転送ゲー
ト１１及び１２が共に開状態、すなわち、マスタ・スレ
ーブ型Ｄフリップフロップ１がスルー状態となり、半導
体集積回路の試験効率を向上させることができる。
クロックＣＬＫを低レベルのままにすると、クロックφ
１及びφ３は共に高レベルとなる。このとき、転送ゲー
ト１１及び１２が共に開状態、すなわち、マスタ・スレ
ーブ型Ｄフリップフロップ１がスルー状態となり、半導
体集積回路の試験効率を向上させることができる。
【００２８】本実施例によれば、図１に示すような２相
／同相クロック生成回路２を複数のマスタ・スレーブ型
Ｄフリップフロップ１に共通に使用することにより、マ
スタ・スレーブ型Ｄフリップフロップ１に対しスルー状
態にするための特別な試験用回路を付加する必要がな
く、半導体集積回路の規模が減少し、集積度を向上させ
ることができる。
／同相クロック生成回路２を複数のマスタ・スレーブ型
Ｄフリップフロップ１に共通に使用することにより、マ
スタ・スレーブ型Ｄフリップフロップ１に対しスルー状
態にするための特別な試験用回路を付加する必要がな
く、半導体集積回路の規模が減少し、集積度を向上させ
ることができる。
【００２９】
【発明の効果】以上説明した如く、本発明に係る半導体
集積回路及びその試験方法によれば、２相／同相クロッ
ク生成回路を複数のマスタ・スレーブ型Ｄフリップフロ
ップに共通に使用することにより、マスタ・スレーブ型
Ｄフリップフロップに対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができるという
効果を奏する。
集積回路及びその試験方法によれば、２相／同相クロッ
ク生成回路を複数のマスタ・スレーブ型Ｄフリップフロ
ップに共通に使用することにより、マスタ・スレーブ型
Ｄフリップフロップに対しスルー状態にするための特別
な試験用回路を付加する必要がなく、半導体集積回路の
規模が減少し、集積度を向上させることができるという
効果を奏する。
【図１】本発明の実施例の２相／同相クロック生成回路
図である。
図である。
【図２】図１の回路と共に使用されるマスタ・スレーブ
型Ｄフリップフロップの回路図である。
型Ｄフリップフロップの回路図である。
【図３】図１の回路の動作を示すタイムチャートであ
る。
る。
【図４】スルー状態にするための試験用回路が付加され
た従来のマスタ・スレーブ型Ｄフリップフロップの回路
図である。
た従来のマスタ・スレーブ型Ｄフリップフロップの回路
図である。
１ マスタ・スレーブ型Ｄフリップフロップ ２ ２相／同相クロック生成回路 ３ ２相クロック生成回路 ４ イクスクルーシブオアゲート １０ マスタラッチ回路 １３ スレーブラッチ回路 １１、１２ 転送ゲート １４、１５、１７、１９ インバータ １６、１８、２０、２１ ナンドゲート ３０、３１ ノアゲート
Claims (2)
- 【請求項１】 クロック（ＣＬＫ）入力に応じて互いに
逆相の第１クロック（φ１）と第２クロック（φ２）と
を生成する２相クロック生成回路（３）と、テスト信号
（ＴＥＳＴ）に応じて該第２クロックと同相又は逆相の
第３クロック（φ３）を生成する論理ゲート（４）と、
を備えた２相／同相クロック生成回路（２）と、 マスタラッチ回路（１０）の前段に、該第１クロック又
は該第３クロックの一方で開閉される第１転送ゲート
（１１）が接続され、該マスタラッチ回路の後段に、該
第１クロック又は該第３クロックの他方で開閉される第
２転送ゲート（１２）を介してスレーブラッチ回路（１
３）が接続されたマスタ・スレーブ型Ｄフリップフロッ
プ（１）とを有し、 複数の該マスタ・スレーブ型Ｄフリップフロップに対し
１つの該２相／同相クロック生成回路を共通に使用する
ように接続したことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路に対し、
前記テスト信号（ＴＥＳＴ）をアクティブにして前記第
１クロック（φ１）と前記第３クロック（φ３）を互い
に同相にし、前記クロック（ＣＬＫ）入力で前記第１転
送ゲート（１１）と前記第２転送ゲート（１２）を共に
開状態にさせて試験を行うことを特徴とする半導体集積
回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313684A JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313684A JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160492A true JPH06160492A (ja) | 1994-06-07 |
Family
ID=18044273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313684A Withdrawn JPH06160492A (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160492A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
-
1992
- 1992-11-24 JP JP4313684A patent/JPH06160492A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
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