JPH06153161A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH06153161A JPH06153161A JP4292622A JP29262292A JPH06153161A JP H06153161 A JPH06153161 A JP H06153161A JP 4292622 A JP4292622 A JP 4292622A JP 29262292 A JP29262292 A JP 29262292A JP H06153161 A JPH06153161 A JP H06153161A
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Abstract
(57)【要約】
【目的】 静止画領域におけるMUSE方式の信号の折
り返し妨害を、IC化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を得る。 【構成】 入力されるMUSE方式の信号を、第1、第
2、第3の1フィールド遅延回路10、12、13と、
第1、第2の1ライン遅延回路11、14と、第1、第
2、第3、第4の加算器15、16、19、20とによ
り、4フィールド分演算処理する。それにより、その2
次元周波数特性の垂直方向の周波数帯域制限を行なっ
て、フレーム間内挿回路21でのフレーム間内挿用の信
号を生成する。
り返し妨害を、IC化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を得る。 【構成】 入力されるMUSE方式の信号を、第1、第
2、第3の1フィールド遅延回路10、12、13と、
第1、第2の1ライン遅延回路11、14と、第1、第
2、第3、第4の加算器15、16、19、20とによ
り、4フィールド分演算処理する。それにより、その2
次元周波数特性の垂直方向の周波数帯域制限を行なっ
て、フレーム間内挿回路21でのフレーム間内挿用の信
号を生成する。
Description
【0001】
【産業上の利用分野】本発明は、静止画領域におけるM
USE(Multiple Sub−Nyquist
Sampling Encoding)方式の信号をデ
コードする信号処理回路に関するもので、例えばMUS
EデコーダやMUSE−NTSCコンバータに用いられ
るものである。
USE(Multiple Sub−Nyquist
Sampling Encoding)方式の信号をデ
コードする信号処理回路に関するもので、例えばMUS
EデコーダやMUSE−NTSCコンバータに用いられ
るものである。
【0002】
【従来の技術】従来、MUSE方式は動き適応処理、サ
ブサンプリング等の技術を用いて、帯域幅の広いハイビ
ジョン(高品位テレビジョン)信号を約8MHzの信号
に帯域圧縮して伝送するために開発された方式で、例え
ばその静止画領域においてはフレーム間、フィールド間
のオフセットサブサンプリングにより、原信号の8.1
MHz以上の高域成分を8.1MHzの帯域内に折り返
して帯域圧縮するようにしている。
ブサンプリング等の技術を用いて、帯域幅の広いハイビ
ジョン(高品位テレビジョン)信号を約8MHzの信号
に帯域圧縮して伝送するために開発された方式で、例え
ばその静止画領域においてはフレーム間、フィールド間
のオフセットサブサンプリングにより、原信号の8.1
MHz以上の高域成分を8.1MHzの帯域内に折り返
して帯域圧縮するようにしている。
【0003】具体的には、フィールド毎に位相が反転し
た24.3MHzのサンプリング周波数でのフィールド
間オフセットサブサンプリングにより、12.15MH
z以上の高域成分を折り返した後、フレーム毎にもライ
ン毎にも位相が反転した16.2MHzのサンプリング
周波数でのフレーム間オフセットサブサンプリングによ
り、8.1MHz〜12.15MHzの高域成分を4〜
8.1MHz内に折り返すようにしている。
た24.3MHzのサンプリング周波数でのフィールド
間オフセットサブサンプリングにより、12.15MH
z以上の高域成分を折り返した後、フレーム毎にもライ
ン毎にも位相が反転した16.2MHzのサンプリング
周波数でのフレーム間オフセットサブサンプリングによ
り、8.1MHz〜12.15MHzの高域成分を4〜
8.1MHz内に折り返すようにしている。
【0004】そのため、伝送されてくるこのようなMU
SE方式の信号を例えばハイビジョン対応のテレビジョ
ン受像機で受信する場合には、MUSEデコーダを設け
てMUSE方式の信号から元のハイビジョン信号を静止
画、動画用信号処理等により復元する必要があり、例え
ば静止画領域においてはフレーム間内挿とフィールド間
内挿を行なうことで、その折り返し成分を元に戻して原
信号を復元するようにしている。
SE方式の信号を例えばハイビジョン対応のテレビジョ
ン受像機で受信する場合には、MUSEデコーダを設け
てMUSE方式の信号から元のハイビジョン信号を静止
画、動画用信号処理等により復元する必要があり、例え
ば静止画領域においてはフレーム間内挿とフィールド間
内挿を行なうことで、その折り返し成分を元に戻して原
信号を復元するようにしている。
【0005】ところが、このような内挿処理を施す静止
画用の信号処理回路は複雑でコストが高くなるため、こ
のような静止画用の信号処理を行なわないですべて動画
用の信号処理を施すようにした簡易型MUSEデコーダ
が提案されている。また、その他にこのような動画用処
理だけの簡易型MUSEデコーダと通常のMUSEデコ
ーダとの間に位置するような処理方法も提案されてお
り、例えばフレーム間の折り返し成分はフレーム間内挿
により元に戻し、フィールド間の折り返し成分はその2
次元周波数特性の垂直方向の周波数帯域制限により除去
する処理方法が提案されている。
画用の信号処理回路は複雑でコストが高くなるため、こ
のような静止画用の信号処理を行なわないですべて動画
用の信号処理を施すようにした簡易型MUSEデコーダ
が提案されている。また、その他にこのような動画用処
理だけの簡易型MUSEデコーダと通常のMUSEデコ
ーダとの間に位置するような処理方法も提案されてお
り、例えばフレーム間の折り返し成分はフレーム間内挿
により元に戻し、フィールド間の折り返し成分はその2
次元周波数特性の垂直方向の周波数帯域制限により除去
する処理方法が提案されている。
【0006】図4はそのような信号処理回路の具体的な
構成を示し、1はA/D変換器により16.2MHzの
サンプリング周波数で再サンプリングされたMUSE方
式の信号がデエンファシス等を介して入力される入力端
子、2は入力端子1からの信号を1フレーム遅延させる
1フレーム遅延回路で、該1フレーム遅延回路2は1
6.2MHzのクロックで1フレーム分記憶するフレー
ムメモリで構成されている。
構成を示し、1はA/D変換器により16.2MHzの
サンプリング周波数で再サンプリングされたMUSE方
式の信号がデエンファシス等を介して入力される入力端
子、2は入力端子1からの信号を1フレーム遅延させる
1フレーム遅延回路で、該1フレーム遅延回路2は1
6.2MHzのクロックで1フレーム分記憶するフレー
ムメモリで構成されている。
【0007】3は入力端子1に入力される現フィールド
の信号のサンプル値間(例えば、図5に白丸で示すサン
プリング点での値間)に1フレーム遅延回路2を介した
1フレーム前のフィールドからのサンプル値(図5に黒
丸で示すサンプリング点での値)を内挿処理して出力す
るフレーム間内挿回路で、該フレーム間内挿回路3とし
ては入力端子1からの信号と1フレーム遅延回路2から
の信号とを交互に選択して32.4MHzでサンプリン
グした信号として出力するマルチプレクサが用いられる
ことになる。
の信号のサンプル値間(例えば、図5に白丸で示すサン
プリング点での値間)に1フレーム遅延回路2を介した
1フレーム前のフィールドからのサンプル値(図5に黒
丸で示すサンプリング点での値)を内挿処理して出力す
るフレーム間内挿回路で、該フレーム間内挿回路3とし
ては入力端子1からの信号と1フレーム遅延回路2から
の信号とを交互に選択して32.4MHzでサンプリン
グした信号として出力するマルチプレクサが用いられる
ことになる。
【0008】このようにすると、入力端子1に入力され
る信号のフレーム間オフセットサブサンプリングによる
折り返し成分が元に戻され、即ち図6(a)に示すその
2次元周波数特性の網目部分が8.1MHzを中心に折
り返されてその水平周波数帯域が12.15MHzまで
広がった、図6(b)に示すような2次元周波数特性の
信号がフレーム間内挿回路3から出力されることにな
る。
る信号のフレーム間オフセットサブサンプリングによる
折り返し成分が元に戻され、即ち図6(a)に示すその
2次元周波数特性の網目部分が8.1MHzを中心に折
り返されてその水平周波数帯域が12.15MHzまで
広がった、図6(b)に示すような2次元周波数特性の
信号がフレーム間内挿回路3から出力されることにな
る。
【0009】そして、4はフレーム間内挿回路3からの
出力信号を1フィールド遅延させる1フィールド遅延回
路、5は1フィールド遅延回路4からの出力信号を1ラ
イン(1水平走査期間)だけ遅延させる1ライン遅延回
路で、これら遅延回路4、5は32.4MHzで夫々1
フィールド分と1ライン分記憶するフィールドメモリと
ラインメモリとで構成されている。
出力信号を1フィールド遅延させる1フィールド遅延回
路、5は1フィールド遅延回路4からの出力信号を1ラ
イン(1水平走査期間)だけ遅延させる1ライン遅延回
路で、これら遅延回路4、5は32.4MHzで夫々1
フィールド分と1ライン分記憶するフィールドメモリと
ラインメモリとで構成されている。
【0010】6は1フィールド遅延回路4からの出力信
号と1ライン遅延回路6からの出力信号とを加算平均す
る加算器、7は加算器6からの出力信号とフレーム間内
挿回路3からの出力信号とを加算平均する加算器であ
る。例えば、図5においてフレーム間内挿処理後の現フ
ィールドのラインをL0、その1フィールド前(562
ライン前)をL562、更にその1ライン前をL563
とすると、加算器6からは加算処理された(L562+
L563)/2で表わされる信号が出力され、加算器7
からは加算処理された{L0+(L562+L563)
/2}/2で表わされる信号が出力されることになる。
号と1ライン遅延回路6からの出力信号とを加算平均す
る加算器、7は加算器6からの出力信号とフレーム間内
挿回路3からの出力信号とを加算平均する加算器であ
る。例えば、図5においてフレーム間内挿処理後の現フ
ィールドのラインをL0、その1フィールド前(562
ライン前)をL562、更にその1ライン前をL563
とすると、加算器6からは加算処理された(L562+
L563)/2で表わされる信号が出力され、加算器7
からは加算処理された{L0+(L562+L563)
/2}/2で表わされる信号が出力されることになる。
【0011】このように、加算器6、7を介して加算処
理することで、図7に示すような特性の垂直フィルタリ
ングを行ない、即ちフレーム間内挿回路3から出力され
る図6(b)に示すような2次元周波数特性の信号の垂
直方向の周波数帯域制限を行ない、その通過帯域外に存
在するフィールド間オフセットサブサンプリングによる
折り返し成分(図6(b)の斜線部分)が除去された信
号が出力端子8から出力されることになる。
理することで、図7に示すような特性の垂直フィルタリ
ングを行ない、即ちフレーム間内挿回路3から出力され
る図6(b)に示すような2次元周波数特性の信号の垂
直方向の周波数帯域制限を行ない、その通過帯域外に存
在するフィールド間オフセットサブサンプリングによる
折り返し成分(図6(b)の斜線部分)が除去された信
号が出力端子8から出力されることになる。
【0012】そして、この出力端子8より得られるこの
ような静止画領域での信号に、別途処理された動画領域
での信号を混合した後、TCI(Time Compr
essed Integration)デコード処理等
を施すことで元のハイビジョン信号が復元されることに
なる。
ような静止画領域での信号に、別途処理された動画領域
での信号を混合した後、TCI(Time Compr
essed Integration)デコード処理等
を施すことで元のハイビジョン信号が復元されることに
なる。
【0013】
【発明が解決しようとする課題】ところが、このような
静止画領域での信号処理構成では、フレーム間内挿処理
後の垂直フィルタリングを32.4MHzのクロックレ
ートで高速処理する必要があり、そのIC化の際に処理
スピードや発熱面で問題が生じる虞れがあった。
静止画領域での信号処理構成では、フレーム間内挿処理
後の垂直フィルタリングを32.4MHzのクロックレ
ートで高速処理する必要があり、そのIC化の際に処理
スピードや発熱面で問題が生じる虞れがあった。
【0014】また、垂直フィルタリングに用いられる1
フィールド遅延回路と1ライン遅延回路として32.4
MHzの高速処理用のメモリが必要で、またそのメモリ
容量もフレーム間内挿用と併せて約8Mビット必要とな
り、その分回路規模が大きくまたコストも高くなってい
た。
フィールド遅延回路と1ライン遅延回路として32.4
MHzの高速処理用のメモリが必要で、またそのメモリ
容量もフレーム間内挿用と併せて約8Mビット必要とな
り、その分回路規模が大きくまたコストも高くなってい
た。
【0015】即ち、フィールドとラインメモリにおいて
はフレーム間内挿処理後の信号を32.4MHzで1フ
ィールドと1ライン分記憶するために、そのメモリ容量
として、1フィールド分の走査線1125/2本の内そ
の有効走査線を516本、その1ライン当りのサンプル
数を32.4Mサンプル/秒から960個、そのサンプ
ルのビット数を8ビットとすると、次式から 8×960×(516+1)=3970560ビット となり、約4Mビット必要となる。この時、フレーム間
内挿用のメモリ容量としては、16.2Mサンプル/秒
から1ライン当りのサンプル数が480個で1フレーム
分記憶するために、 8×480×516×2=3962880ビット 約4Mビット必要で、これにより垂直フィルタリング、
フレーム間内挿に必要な総メモリ容量は8Mビットとな
る。
はフレーム間内挿処理後の信号を32.4MHzで1フ
ィールドと1ライン分記憶するために、そのメモリ容量
として、1フィールド分の走査線1125/2本の内そ
の有効走査線を516本、その1ライン当りのサンプル
数を32.4Mサンプル/秒から960個、そのサンプ
ルのビット数を8ビットとすると、次式から 8×960×(516+1)=3970560ビット となり、約4Mビット必要となる。この時、フレーム間
内挿用のメモリ容量としては、16.2Mサンプル/秒
から1ライン当りのサンプル数が480個で1フレーム
分記憶するために、 8×480×516×2=3962880ビット 約4Mビット必要で、これにより垂直フィルタリング、
フレーム間内挿に必要な総メモリ容量は8Mビットとな
る。
【0016】本発明はこのような点に鑑み成されたもの
であって、静止画領域におけるMUSE方式の信号の折
り返し妨害を、IC化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を提供することを目的とするものである。
であって、静止画領域におけるMUSE方式の信号の折
り返し妨害を、IC化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を提供することを目的とするものである。
【0017】
【課題を解決するための手段】上記した目的を達成する
ため本発明では、多重サブサンプリング処理により帯域
圧縮された静止画領域におけるMUSE方式の信号をデ
コードする信号処理回路において、4フィールド分の信
号の演算処理により、その2次元周波数特性の垂直方向
の周波数帯域制限を行なって、フレーム間内挿用の信号
を生成する回路手段を設けたものである。
ため本発明では、多重サブサンプリング処理により帯域
圧縮された静止画領域におけるMUSE方式の信号をデ
コードする信号処理回路において、4フィールド分の信
号の演算処理により、その2次元周波数特性の垂直方向
の周波数帯域制限を行なって、フレーム間内挿用の信号
を生成する回路手段を設けたものである。
【0018】具体的に、前記回路手段は、入力されるM
USE方式の信号を1フィールド遅延させる第1の1フ
ィールド遅延回路と、この第1の1フィールド遅延回路
の出力信号を1ライン遅延させる第1の1ライン遅延回
路と、この第1の1ライン遅延回路の出力信号を1フィ
ールド遅延させる第2の1フィールド遅延回路と、この
第2の1フィールド遅延回路の出力信号を1フィールド
遅延させる第3の1フィールド遅延回路と、この第3の
1フィールド遅延回路の出力信号を1ライン遅延させる
第2の1ライン遅延手段と、第1の1フィールド遅延回
路と第2の1ライン遅延回路の出力信号を加算平均する
第1の加算器と、第1の1ライン遅延回路と第3の1フ
ィールド遅延回路の出力信号を加算平均する第2の加算
器と、第1の加算器と第2の加算器の出力信号の何れか
一方を第1の出力端に他方を第2の出力端に夫々選択し
て出力する信号選択回路と、この信号選択回路の第1の
出力端からの出力信号と第2の1フィールド遅延回路の
出力信号を加算平均する第3の加算器と、信号選択回路
の第2の出力端からの出力信号と入力されるMUSE方
式の信号を加算平均する第4の加算器とを含んでいるも
のである。
USE方式の信号を1フィールド遅延させる第1の1フ
ィールド遅延回路と、この第1の1フィールド遅延回路
の出力信号を1ライン遅延させる第1の1ライン遅延回
路と、この第1の1ライン遅延回路の出力信号を1フィ
ールド遅延させる第2の1フィールド遅延回路と、この
第2の1フィールド遅延回路の出力信号を1フィールド
遅延させる第3の1フィールド遅延回路と、この第3の
1フィールド遅延回路の出力信号を1ライン遅延させる
第2の1ライン遅延手段と、第1の1フィールド遅延回
路と第2の1ライン遅延回路の出力信号を加算平均する
第1の加算器と、第1の1ライン遅延回路と第3の1フ
ィールド遅延回路の出力信号を加算平均する第2の加算
器と、第1の加算器と第2の加算器の出力信号の何れか
一方を第1の出力端に他方を第2の出力端に夫々選択し
て出力する信号選択回路と、この信号選択回路の第1の
出力端からの出力信号と第2の1フィールド遅延回路の
出力信号を加算平均する第3の加算器と、信号選択回路
の第2の出力端からの出力信号と入力されるMUSE方
式の信号を加算平均する第4の加算器とを含んでいるも
のである。
【0019】
【作用】このような構成に依れば、フレーム間内挿処理
前に垂直フィルタリングが低速処理にて行なわれて、フ
レーム間内挿用の信号が生成されることになる。そのた
め、垂直フィルタリングやフレーム間内挿用に低速処理
のメモリを使用することができ、その総メモリ容量もそ
の分小さくすることができる。
前に垂直フィルタリングが低速処理にて行なわれて、フ
レーム間内挿用の信号が生成されることになる。そのた
め、垂直フィルタリングやフレーム間内挿用に低速処理
のメモリを使用することができ、その総メモリ容量もそ
の分小さくすることができる。
【0020】
【実施例】以下、本発明の一実施例について図面と共に
説明する。本実施例では、静止画領域におけるMUSE
方式の信号を4フィールド分演算処理することにより、
その2次元周波数特性の垂直方向の周波数帯域制限を行
なって、フレーム間内挿用の信号を生成するようにした
ものである。
説明する。本実施例では、静止画領域におけるMUSE
方式の信号を4フィールド分演算処理することにより、
その2次元周波数特性の垂直方向の周波数帯域制限を行
なって、フレーム間内挿用の信号を生成するようにした
ものである。
【0021】具体的には、図1に示すように構成してお
り、9はA/D変換器(図示せず)により16.2MH
zのサンプリング周波数で再サンプリングされたMUS
E方式の信号がデエンファシス等を介して入力される入
力端子、10は入力端子9からの信号を16.2MHz
で1フィールド遅延させる第1の1フィールド遅延回
路、11は第1の1フィールド遅延回路10からの出力
信号を更に1ライン遅延させる第1の1ライン遅延回路
である。
り、9はA/D変換器(図示せず)により16.2MH
zのサンプリング周波数で再サンプリングされたMUS
E方式の信号がデエンファシス等を介して入力される入
力端子、10は入力端子9からの信号を16.2MHz
で1フィールド遅延させる第1の1フィールド遅延回
路、11は第1の1フィールド遅延回路10からの出力
信号を更に1ライン遅延させる第1の1ライン遅延回路
である。
【0022】12は第1の1ライン遅延回路10からの
出力信号を更に1フィールド遅延させる第2の1フィー
ルド遅延回路、13は第2の1フィールド遅延回路12
の出力信号を更に1フィールド遅延させる第3の1フィ
ールド遅延回路、14は第3の1フィールド遅延回路1
2からの出力信号を更に1ライン遅延させる第2の1ラ
イン遅延回路で、これら第1、第2、第3の1フィール
ド遅延回路10、12、13は16.2MHzで1フィ
ールド分記憶するフレームメモリで構成され、第1、第
2の1ライン遅延回路11、14は16.2MHzで1
ライン分記憶するラインメモリで構成されている。
出力信号を更に1フィールド遅延させる第2の1フィー
ルド遅延回路、13は第2の1フィールド遅延回路12
の出力信号を更に1フィールド遅延させる第3の1フィ
ールド遅延回路、14は第3の1フィールド遅延回路1
2からの出力信号を更に1ライン遅延させる第2の1ラ
イン遅延回路で、これら第1、第2、第3の1フィール
ド遅延回路10、12、13は16.2MHzで1フィ
ールド分記憶するフレームメモリで構成され、第1、第
2の1ライン遅延回路11、14は16.2MHzで1
ライン分記憶するラインメモリで構成されている。
【0023】そして、15は第1の1フィールド遅延回
路10と第2の1ライン遅延回路14の出力信号を加算
平均する第1の加算器、16は第1の1ライン遅延回路
11と第3の1フィールド遅延回路13の出力信号を加
算平均する第2の加算器、17はセレクト信号発生回路
18からのセレクト信号に基づいて第1、第2の加算器
15、16からの出力信号の何れか一方を第1の出力端
Y1に他方を第2の出力端Y2に夫々選択して出力する
信号選択回路である。
路10と第2の1ライン遅延回路14の出力信号を加算
平均する第1の加算器、16は第1の1ライン遅延回路
11と第3の1フィールド遅延回路13の出力信号を加
算平均する第2の加算器、17はセレクト信号発生回路
18からのセレクト信号に基づいて第1、第2の加算器
15、16からの出力信号の何れか一方を第1の出力端
Y1に他方を第2の出力端Y2に夫々選択して出力する
信号選択回路である。
【0024】ここで、セレクト信号発生回路18は静止
画領域における輝度信号のフレーム間オフセットサブサ
ンプリング位相がフレーム毎に反転するか(即ち、図2
のようにフレーム内で1フィールド目と2フィールド目
のフレーム間オフセットサブサンプリング位相が等しい
か)、或いはフレーム内で反転するか(即ち、フレーム
内で1フィールド目と2フィールド目のフレーム間オフ
セットサブサンプリング位相が異なるか)を検出して、
セレクト信号を出力するようになっている。
画領域における輝度信号のフレーム間オフセットサブサ
ンプリング位相がフレーム毎に反転するか(即ち、図2
のようにフレーム内で1フィールド目と2フィールド目
のフレーム間オフセットサブサンプリング位相が等しい
か)、或いはフレーム内で反転するか(即ち、フレーム
内で1フィールド目と2フィールド目のフレーム間オフ
セットサブサンプリング位相が異なるか)を検出して、
セレクト信号を出力するようになっている。
【0025】即ち、フレーム毎に反転する場合には第1
の加算器15からの出力信号を第2の出力端Y2に、第
2の加算器16からの出力信号を第1の出力端Y1に出
力するようにセレクト信号が出力され、フレーム内で反
転する場合には図2に示す1フィールド前と3フィール
ド前の画素(サンプリング点)並びが反対になることか
ら、第1の加算器15からの出力信号を第1の出力端Y
1に第2の加算器16からの出力信号を第2の出力端Y
2に出力するようにセレクト信号が出力されることにな
る。
の加算器15からの出力信号を第2の出力端Y2に、第
2の加算器16からの出力信号を第1の出力端Y1に出
力するようにセレクト信号が出力され、フレーム内で反
転する場合には図2に示す1フィールド前と3フィール
ド前の画素(サンプリング点)並びが反対になることか
ら、第1の加算器15からの出力信号を第1の出力端Y
1に第2の加算器16からの出力信号を第2の出力端Y
2に出力するようにセレクト信号が出力されることにな
る。
【0026】19は第1の出力端Y1からの出力信号と
第2の1フィールド遅延回路12の出力信号を加算平均
する第3の加算器、20は第2の出力端Y2からの出力
信号と入力端子9からの信号とを加算平均する第4の加
算器である。例えば、静止画領域における輝度信号のフ
レーム間オフセットサブサンプリング位相がフレーム毎
に反転する場合、その4フィールド分の信号のサンプリ
ング点は図2のようになり、同図において入力端子1に
入力される信号の現フィールドのラインのサンプリング
点をa、その1フィールド前のサンプリング点をb、更
にその1ライン前のサンプリング点をc、更にその1フ
ィールド前のサンプリング点をd、更にその1フィール
ド前のサンプリング点をe、更にその1ライン前のサン
プリング点をfとすると、第1の加算器15からはそれ
らサンプリング点b、fでの値が加算処理された(b+
f)/2で表わされる信号が出力され、第2の加算器1
6からはサンプリング点c、eでの値が加算処理された
(c+e)/2で表わされる信号が出力されることにな
る。
第2の1フィールド遅延回路12の出力信号を加算平均
する第3の加算器、20は第2の出力端Y2からの出力
信号と入力端子9からの信号とを加算平均する第4の加
算器である。例えば、静止画領域における輝度信号のフ
レーム間オフセットサブサンプリング位相がフレーム毎
に反転する場合、その4フィールド分の信号のサンプリ
ング点は図2のようになり、同図において入力端子1に
入力される信号の現フィールドのラインのサンプリング
点をa、その1フィールド前のサンプリング点をb、更
にその1ライン前のサンプリング点をc、更にその1フ
ィールド前のサンプリング点をd、更にその1フィール
ド前のサンプリング点をe、更にその1ライン前のサン
プリング点をfとすると、第1の加算器15からはそれ
らサンプリング点b、fでの値が加算処理された(b+
f)/2で表わされる信号が出力され、第2の加算器1
6からはサンプリング点c、eでの値が加算処理された
(c+e)/2で表わされる信号が出力されることにな
る。
【0027】そして、第3の加算器19からは第2の加
算器16の出力にサンプリング点dでの値が加算処理さ
れた{(c+e)/2+d}/2で表わされる信号が出
力され、第4の加算器20からは第1の加算器15の出
力にサンプリング点aでの値が加算処理された{(b+
f)/2+a}/2で表わされる信号が出力されること
になる。
算器16の出力にサンプリング点dでの値が加算処理さ
れた{(c+e)/2+d}/2で表わされる信号が出
力され、第4の加算器20からは第1の加算器15の出
力にサンプリング点aでの値が加算処理された{(b+
f)/2+a}/2で表わされる信号が出力されること
になる。
【0028】このように、第1〜第4の加算器15、1
6、19、20を介して入力端子1に入力される信号を
4フィールド分加算処理することで、先ず垂直フィルタ
リング、即ちその2次元周波数特性における垂直方向の
周波数帯域制限が行なわれ、その通過帯域外に存在する
フィールド間オフセットサブサンプリングによる折り返
し成分が除去されて、フレーム間内挿用の信号が生成さ
れることになる。
6、19、20を介して入力端子1に入力される信号を
4フィールド分加算処理することで、先ず垂直フィルタ
リング、即ちその2次元周波数特性における垂直方向の
周波数帯域制限が行なわれ、その通過帯域外に存在する
フィールド間オフセットサブサンプリングによる折り返
し成分が除去されて、フレーム間内挿用の信号が生成さ
れることになる。
【0029】21は第4の加算器20からの現フィール
ドの信号のサンプル値間に第3の加算器19からの1フ
レーム前のフィールドからの信号のサンプル値を内挿処
理するフレーム間内挿回路で、該フレーム間内挿回路2
1としては第3の加算器19と第4の加算器20とから
の出力信号を交互に選択して32.4MHzでサンプリ
ングした信号として出力するマルチプレクサが用いられ
ることになる。そのため、垂直フィルタリング後の信号
に存在しているフレーム間オフセットサブサンプリング
による折り返し成分が元に戻されて、その水平周波数帯
域が12.15MHzまで広がった信号がフレーム間内
挿回路21から出力され、出力端子22に導出されるこ
とになる。
ドの信号のサンプル値間に第3の加算器19からの1フ
レーム前のフィールドからの信号のサンプル値を内挿処
理するフレーム間内挿回路で、該フレーム間内挿回路2
1としては第3の加算器19と第4の加算器20とから
の出力信号を交互に選択して32.4MHzでサンプリ
ングした信号として出力するマルチプレクサが用いられ
ることになる。そのため、垂直フィルタリング後の信号
に存在しているフレーム間オフセットサブサンプリング
による折り返し成分が元に戻されて、その水平周波数帯
域が12.15MHzまで広がった信号がフレーム間内
挿回路21から出力され、出力端子22に導出されるこ
とになる。
【0030】このような構成にすると、垂直フィルタリ
ングとフレーム間内挿用の信号生成に用いられる加算器
やメモリ等を16.2MHzの低速処理のものにするこ
とができ、その総メモリ容量も従来構成に比べて小さく
て済むことになる。
ングとフレーム間内挿用の信号生成に用いられる加算器
やメモリ等を16.2MHzの低速処理のものにするこ
とができ、その総メモリ容量も従来構成に比べて小さく
て済むことになる。
【0031】即ち、このような構成の総メモリ容量とし
ては、1フィールド分の走査線数1125/2本の内そ
の有効走査線数を516本、その1ライン当りのサンプ
ル数を16.2Mサンプル/秒から480個、そのサン
プルのビット数を8ビットとすると、次式から 8×480×(516+1+516+516+1)=5
952000ビット となり、約6Mビットとなる。
ては、1フィールド分の走査線数1125/2本の内そ
の有効走査線数を516本、その1ライン当りのサンプ
ル数を16.2Mサンプル/秒から480個、そのサン
プルのビット数を8ビットとすると、次式から 8×480×(516+1+516+516+1)=5
952000ビット となり、約6Mビットとなる。
【0032】尚、本実施例では加算器で加算して1/2
にするようにしているが、これに限定されるものではな
く、例えば加算後に係数器等を用いて重み付けを行なっ
ても良く、それによって垂直フィルタ係数、特性を任意
に変えることができる。
にするようにしているが、これに限定されるものではな
く、例えば加算後に係数器等を用いて重み付けを行なっ
ても良く、それによって垂直フィルタ係数、特性を任意
に変えることができる。
【0033】
【発明の効果】上述した如く本発明の信号処理回路に依
れば、垂直フィルタリングを行なってフレーム間内挿用
の信号を生成するのに、16.2MHzのクロックレー
トで低速処理することができるので、そのIC化の際に
生じる処理スピードや発熱面での問題を有利に処理する
ことができる。また、それによってフィルタリングとフ
レーム間内挿に使用されるメモリの総容量も小さくする
ことができ、しかも16.2MHzの低速処理用のメモ
リを用いることができるため、その分回路規模を小さく
してコストの低減を図ることができる。
れば、垂直フィルタリングを行なってフレーム間内挿用
の信号を生成するのに、16.2MHzのクロックレー
トで低速処理することができるので、そのIC化の際に
生じる処理スピードや発熱面での問題を有利に処理する
ことができる。また、それによってフィルタリングとフ
レーム間内挿に使用されるメモリの総容量も小さくする
ことができ、しかも16.2MHzの低速処理用のメモ
リを用いることができるため、その分回路規模を小さく
してコストの低減を図ることができる。
【図1】 本発明を実現する回路構成例を示す図。
【図2】 その4フィールド分の信号の演算処理を説明
するための図。
するための図。
【図3】 そのサンプリング点の位置関係を示す図。
【図4】 従来の回路構成例を示す図。
【図5】 その加算処理のためのサンプリング点の位置
関係を示す図。
関係を示す図。
【図6】 その各部での2次元周波数特性を示す図。
【図7】 その垂直フィルタリング特性を示す図。
9 入力端子 10、12、13 第1、第2、第3の1フレーム遅延
回路 11、14 第1、第2の1ライン遅延回路 15、16、19、20 第1、第2、第3、第4の加
算器 17 信号選択回路 21 フレーム間内挿回路
回路 11、14 第1、第2の1ライン遅延回路 15、16、19、20 第1、第2、第3、第4の加
算器 17 信号選択回路 21 フレーム間内挿回路
Claims (2)
- 【請求項1】 多重サブサンプリング処理により帯域圧
縮された静止画領域におけるMUSE方式の信号をデコ
ードする信号処理回路において、4フィールド分の信号
の演算処理により、その2次元周波数特性の垂直方向の
周波数帯域制限を行なって、フレーム間内挿用の信号を
生成する回路手段を設けたことを特徴とする信号処理回
路。 - 【請求項2】 前記回路手段は、入力されるMUSE方
式の信号を1フィールド遅延させる第1の1フィールド
遅延回路と、この第1の1フィールド遅延回路の出力信
号を1ライン遅延させる第1の1ライン遅延回路と、こ
の第1の1ライン遅延回路の出力信号を1フィールド遅
延させる第2の1フィールド遅延回路と、この第2の1
フィールド遅延回路の出力信号を1フィールド遅延させ
る第3の1フィールド遅延回路と、この第3の1フィー
ルド遅延回路の出力信号を1ライン遅延させる第2の1
ライン遅延手段と、第1の1フィールド遅延回路と第2
の1ライン遅延回路の出力信号を加算平均する第1の加
算器と、第1の1ライン遅延回路と第3の1フィールド
遅延回路の出力信号を加算平均する第2の加算器と、第
1の加算器と第2の加算器の出力信号の何れか一方を第
1の出力端に他方を第2の出力端に夫々選択して出力す
る信号選択回路と、この信号選択回路の第1の出力端か
らの出力信号と第2の1フィールド遅延回路の出力信号
を加算平均する第3の加算器と、信号選択回路の第2の
出力端からの出力信号と入力されるMUSE方式の信号
を加算平均する第4の加算器とを含んでいることを特徴
とする請求項1に記載の信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292622A JPH06153161A (ja) | 1992-10-30 | 1992-10-30 | 信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292622A JPH06153161A (ja) | 1992-10-30 | 1992-10-30 | 信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06153161A true JPH06153161A (ja) | 1994-05-31 |
Family
ID=17784187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4292622A Pending JPH06153161A (ja) | 1992-10-30 | 1992-10-30 | 信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06153161A (ja) |
-
1992
- 1992-10-30 JP JP4292622A patent/JPH06153161A/ja active Pending
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