JPH06149408A - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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- JPH06149408A JPH06149408A JP4327231A JP32723192A JPH06149408A JP H06149408 A JPH06149408 A JP H06149408A JP 4327231 A JP4327231 A JP 4327231A JP 32723192 A JP32723192 A JP 32723192A JP H06149408 A JPH06149408 A JP H06149408A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は集積回路装置に関し、特
にクロックスキュー調整回路を内蔵した集積回路装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device, and more particularly to an integrated circuit device incorporating a clock skew adjusting circuit.
【0002】[0002]
【従来の技術】一般に、情報処理装置は多数の大規模集
積回路により構成されているのが普通であり、これ等各
々の大規模集積回路には同期化のためのクロック信号が
分配されて供給されている。2. Description of the Related Art Generally, an information processing apparatus is usually composed of a large number of large scale integrated circuits, and a clock signal for synchronization is distributed and supplied to each of these large scale integrated circuits. Has been done.
【0003】従来、このクロック信号は各集積回路の入
り口において遅延素子やケーブル等により時間調整さ
れ、更に各集積回路内のクロック分配回路の構成を全て
統一することにより、集積回路相互間におけるクロック
スキューをできるだけ小さくするようになっている。Conventionally, this clock signal is time-adjusted at the entrance of each integrated circuit by a delay element, a cable, etc. Further, by unifying all the configurations of the clock distribution circuits in each integrated circuit, the clock skew between the integrated circuits is increased. Is designed to be as small as possible.
【0004】この様に、従来の集積回路装置では、クロ
ック信号を各集積回路の入り口で位相調整しているが、
大規模集積回路の場合にはレジスタ数が数百から数千も
あり、これ等多数のレジスタにクロック信号を分配する
必要があることから、数段のゲートによりクロック分配
回路を構成している。そのために、クロック分配回路を
全ての集積回路において統一した構造としても、集積回
路の製造上のバラツキによりクロック分配回路自身の遅
延時間にバラツキを生じ、よって集積回路相互間にはク
ロックスキューが生じることになる。As described above, in the conventional integrated circuit device, the phase of the clock signal is adjusted at the entrance of each integrated circuit.
In the case of a large-scale integrated circuit, the number of registers is several hundreds to several thousands, and it is necessary to distribute the clock signal to a large number of these registers. Therefore, even if the clock distribution circuit is unified in all integrated circuits, the delay time of the clock distribution circuit itself varies due to variations in manufacturing of the integrated circuit, and thus clock skew occurs between the integrated circuits. become.
【0005】特に、現在ではクロックサイクルが小さく
なり、集積回路は高集積化のために製造上のバラツキが
大きくなり、よってクロックサイクルのスキューが占め
る割合いが大きくなり問題となっている。Particularly, at present, the clock cycle becomes smaller, and the integrated circuit has a large manufacturing variation due to high integration, and therefore the skew of the clock cycle becomes large, which is a problem.
【0006】そこで、クロックスキューを各集積回路に
おいて夫々調整して、全ての集積回路相互間のクロック
スキューを小さくする技術が種々提案されている。例え
ば特開平1−219917号公報や特開平1−3003
20号公報等に開示の技術が掲げられる。前者の技術に
おいては、図7にその構成回路図を示す如く、LSIチ
ップ内に、入力クロック信号100に対して遅延時間が
互いに異なる複数の遅延回路21〜2nと、この遅延回
路21〜2nの1つを外部制御信号300により選択す
る選択回路40とが予め、クロック分配回路50の前段
に設けられている。更に、クロック分配回路50の多数
のクロック分配出力600のうちの所定の1つのクロッ
ク信号60を外部モニタできるモニタ端子700が設け
られている。Therefore, various techniques have been proposed for adjusting the clock skew in each integrated circuit to reduce the clock skew between all the integrated circuits. For example, Japanese Patent Laid-Open No. 1-219917 and Japanese Patent Laid-Open No. 1-3003
The technology disclosed in Japanese Patent Publication No. 20 is listed. In the former technique, as shown in the circuit diagram of FIG. 7, a plurality of delay circuits 21 to 2n having different delay times with respect to the input clock signal 100 and the delay circuits 21 to 2n are provided in the LSI chip. The selection circuit 40 for selecting one of them by the external control signal 300 is provided in the preceding stage of the clock distribution circuit 50 in advance. Further, there is provided a monitor terminal 700 capable of externally monitoring a predetermined one clock signal 60 of the many clock distribution outputs 600 of the clock distribution circuit 50.
【0007】かかる構成において、先ず回路設計時にク
ロック入力信号100をLSIチップ10に与え、LS
Iチップ10のモニタ端子700から出力されてくるク
ロック信号の遅延時間見積を予め求めておく。次に、L
SIチップ10が完成すると、このチップ10に実際に
クロック入力信号100を与えてモニタ端子700から
出力されるクロック信号の遅延時間を測定しつつ外部制
御信号300を制御させてゆき、所定の許容範囲内で見
積値に近いクロック信号がモニタ端子700に得られた
時点で、その外部制御信号300を設定し固定するよう
になっている。In such a configuration, first, at the time of circuit design, the clock input signal 100 is given to the LSI chip 10, and the LS
The delay time estimate of the clock signal output from the monitor terminal 700 of the I-chip 10 is obtained in advance. Then L
When the SI chip 10 is completed, the clock input signal 100 is actually applied to the chip 10 and the external control signal 300 is controlled while measuring the delay time of the clock signal output from the monitor terminal 700. When the clock signal close to the estimated value is obtained at the monitor terminal 700, the external control signal 300 is set and fixed.
【0008】後者の特開平1−300320号公報に
は、図8に示す如き構成が示されている。この構成にお
いては、図7の構成の外部制御信号300(遅延回路の
1つを選択する選択回路を制御する信号)を、フリップ
フロップ30により生成するようにいし、そのフリップ
フロップ30の入力として複数ビットの制御信号200
を用い、最適な制御信号300の値をこのフリップフロ
ップ30にて設定記憶するようになっている。他の構成
は図7のそれと同一である。The latter Japanese Unexamined Patent Publication No. 1-300320 discloses a structure as shown in FIG. In this configuration, the external control signal 300 (the signal that controls the selection circuit that selects one of the delay circuits) in the configuration of FIG. 7 is generated by the flip-flop 30, and a plurality of signals are input to the flip-flop 30. Bit control signal 200
Is used to set and store the optimum value of the control signal 300 in the flip-flop 30. The other structure is the same as that of FIG.
【0009】[0009]
【発明が解決しようとする課題】この様な従来の構成で
は、正確なクロックスキューの調整を行うには、遅延時
間が互いに異なる多くの遅延回路をLSIチップ内に予
め組込んでおく必要があり、またこれ等遅延回路の1つ
を選択するための多入力1出力セレクタも必要となり、
回路構成が複雑化すると共に、集積度の低下の要因とも
なるという欠点がある。更に、最終的には多数の遅延回
路のなかの単に1つのみを用いるものであるから、回路
の冗長性が多く実用的ではないという欠点もある。In such a conventional configuration, in order to accurately adjust the clock skew, many delay circuits having different delay times must be incorporated in the LSI chip in advance. , And also requires a multi-input 1-output selector to select one of these delay circuits,
There are drawbacks that the circuit configuration becomes complicated and the integration degree is reduced. Furthermore, since only one of a large number of delay circuits is finally used, there is a drawback that the circuit has a lot of redundancy and is not practical.
【0010】本発明の目的は、簡単な回路構成で極めて
精度良くクロックスキュー調整が可能なクロックスキュ
ー調整回路を内蔵した集積回路を提供することである。An object of the present invention is to provide an integrated circuit having a built-in clock skew adjusting circuit capable of adjusting the clock skew with extremely high accuracy with a simple circuit configuration.
【0011】本発明の他の目的は、多数の遅延回路を冗
長に設ける必要のないクロックスキュー調整回路内蔵の
集積回路を提供することである。Another object of the present invention is to provide an integrated circuit having a built-in clock skew adjustment circuit which does not require a large number of delay circuits to be redundantly provided.
【0012】[0012]
【課題を解決するための手段】本発明によれば、入力ク
ロック信号の遅延時間を外部制御信号に応じて変化自在
な第1の遅延手段と、この遅延後のクロック信号を複数
のレジスタに分配するために複数のゲートにより構成さ
れたクロック分配手段と、帰還ループを有しこのループ
内に外部制御信号に応じて遅延時間が変化自在な第2の
遅延手段を含むリングオシレータ手段と、このリングオ
シレータの帰還ループを前記第2の遅延手段の入力部で
オープンとしその代わりに前記入力クロック信号をこの
第2の遅延手段へ入力する切替え手段と、前記切替え手
段により前記入力クロック信号が前記第2の遅延手段へ
入力されたときのその出力クロック信号と前記クロック
分配手段の所定の出力クロック信号との位相差を検出す
る位相差検出手段とを含み、この位相差に応じて前記第
1の遅延手段の遅延時間を設定するようにしたことを特
徴とするクロックスキュー調整回路内蔵集積回路装置が
得られる。According to the present invention, the first delay means for changing the delay time of the input clock signal according to the external control signal and the delayed clock signal are distributed to a plurality of registers. To this end, there is provided a clock distributing means composed of a plurality of gates, a ring oscillator means including a feedback loop, and a second delay means having a delay time variable in accordance with an external control signal, and the ring oscillator means. The feedback loop of the oscillator is opened at the input part of the second delay means, and instead the switching means inputs the input clock signal to the second delay means; Phase difference detecting means for detecting the phase difference between the output clock signal input to the delay means and the predetermined output clock signal of the clock distributing means. Wherein the skew adjusting circuit built-in integrated circuit device is obtained which is characterized in that so as to set the delay time of said first delay means in accordance with the phase difference.
【0013】[0013]
【実施例】以下に本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【0014】図1は本発明の第1の実施例を示すブロッ
ク図である。入力クロック信号eはゲートG1を介して
第1の遅延回路DL1へ入力される。この遅延回路DL
1は外部制御信号gにより遅延時間が変化自在となって
いる。この遅延回路の出力クロック信号はクロック分配
回路へ入力され、各分配用端子1〜7へ分配されること
により、図示せぬ各レジスタへ供給される。このクロッ
ク分配回路はゲートG2〜G7により構成されている。FIG. 1 is a block diagram showing a first embodiment of the present invention. The input clock signal e is input to the first delay circuit DL1 via the gate G1. This delay circuit DL
The delay time of 1 is freely changeable by the external control signal g. The output clock signal of the delay circuit is input to the clock distribution circuit and distributed to the distribution terminals 1 to 7 to be supplied to each register (not shown). This clock distribution circuit is composed of gates G2 to G7.
【0015】一方、第2の遅延回路DL2が設けられて
おり、この遅延回路DL2とバッファG8とがセレクタ
SEL1を介して帰還ループを構成することによりリン
グオシレータとして動作可能になっている。このリング
オシレータ動作時の発振周期を観測すべく、観測用ゲー
トG9及び端子dが設けられている。On the other hand, a second delay circuit DL2 is provided, and the delay circuit DL2 and the buffer G8 form a feedback loop via the selector SEL1 so that they can operate as a ring oscillator. An observation gate G9 and a terminal d are provided in order to observe the oscillation period during the operation of the ring oscillator.
【0016】この遅延回路DL2も外部制御信号hによ
りその遅延時間が変化自在となっており、この遅延回路
DL2の入力部におけるセレクタSEL1の切替え制御
により、この遅延回路DL2への入力が、ゲートG8の
出力かまたは入力クロック信号eかが切替え制御され
る。尚、fはこのセレクタSEL1の切替え制御信号で
ある。The delay time of this delay circuit DL2 is also variable by the external control signal h, and the input to this delay circuit DL2 is controlled by the switching control of the selector SEL1 at the input part of this delay circuit DL2. Output control or input clock signal e is switched and controlled. Incidentally, f is a switching control signal of the selector SEL1.
【0017】遅延回路DL2及びゲートG8を経たクロ
ック信号aをクロック(CK)入力とするDタイプフリ
ップフロップFF1が設けられており、そのデータ
(D)入力には、分配回路の分配クロックのうち任意の
1つのクロックbが印加されている。このフリップフロ
ップFF1のQ出力がこれまた観測用端子cとして導出
されている。A D-type flip-flop FF1 for inputting a clock (CK) clock signal a passing through the delay circuit DL2 and the gate G8 is provided, and its data (D) input is any one of the distribution clocks of the distribution circuit. One clock b is applied. The Q output of the flip-flop FF1 is also derived as an observation terminal c.
【0018】かかる構成において、先ずセレクタSEL
1により帰還ループを形成して、遅延回路DL2とゲー
トG8とによりリングオシレータを構成する。このとき
のリングオシレータの発振周期を、端子dの波形を観測
することにより測定しつつセレクタSEL1からゲート
G8までの遅延時間を、遅延回路DL2の遅延量調整に
より予め定めた一定値に設定する。In such a configuration, first, the selector SEL
1 forms a feedback loop, and the delay circuit DL2 and the gate G8 form a ring oscillator. The oscillation period of the ring oscillator at this time is measured by observing the waveform at the terminal d, and the delay time from the selector SEL1 to the gate G8 is set to a predetermined constant value by adjusting the delay amount of the delay circuit DL2.
【0019】次に、セレクタSEL1を切替えて入力ク
ロック信号eが遅延回路DL2へ供給されるようにす
る。こうすると、DタイプフリップフロップFF1のク
ロック入力には遅延回路DL2とゲートG8とを経たク
ロック信号aが印加されることになる。このとき、この
フリップフロップFF1のデータ入力には、入力クロッ
ク信号eが遅延回路DL1及び分配回路を経たクロック
信号bが印加されている。従って、このフリップフロッ
プFF1のQ出力である端子cの波形を観測しつつ遅延
回路DL1の遅延時間を調整して、このQ出力の波形が
0→1または1→0に変化するタイミングに合致したと
きの遅延時間に設定することで、入力クロック信号eの
入力端からゲートG7の出力までの遅延を、上記一定値
(遅延回路DL2とゲートG8とによるリングオシレー
タの周期により設定した値)にすることが可能となる。Next, the selector SEL1 is switched so that the input clock signal e is supplied to the delay circuit DL2. As a result, the clock signal a passing through the delay circuit DL2 and the gate G8 is applied to the clock input of the D type flip-flop FF1. At this time, the clock signal b obtained by passing the input clock signal e through the delay circuit DL1 and the distribution circuit is applied to the data input of the flip-flop FF1. Therefore, the delay time of the delay circuit DL1 is adjusted while observing the waveform of the terminal c, which is the Q output of the flip-flop FF1, so that the waveform of the Q output coincides with the timing of 0 → 1 or 1 → 0. By setting the delay time at this time, the delay from the input end of the input clock signal e to the output of the gate G7 becomes the above-mentioned constant value (value set by the cycle of the ring oscillator by the delay circuit DL2 and the gate G8). It becomes possible.
【0020】このフリップフロップFF1を用いた当該
一定値の調整時の各部信号波形例を図2に示している。
尚、図2においてはクロック信号のデューティを50%
以下として示しているが、単なる説明のためであり、こ
のデューティは例示のためのものにすぎない。FIG. 2 shows an example of the signal waveform of each part when the constant value is adjusted using the flip-flop FF1.
In FIG. 2, the duty of the clock signal is 50%.
Although shown as below, this duty is for illustration only and for purposes of illustration only.
【0021】いま、フリップフロップFF1のクロック
入力aは図2aの如くなっているものとする(その位相
は第2の遅延回路DL2にて設定済みであり、以下基準
クロック信号と称す)。分配回路の分配クロック信号b
が図2bの如く基準クロック信号aより若干位相遅れが
あると、フリップフロップFF1のQ出力は図2cの如
く0レベルを維持する。逆に、図2b′に示す如く分配
クロック信号bの位相が基準クロック信号aより若干進
んでいれば、Q出力は2c′の如く1レベルを維持す
る。Now, it is assumed that the clock input a of the flip-flop FF1 is as shown in FIG. 2a (its phase has already been set by the second delay circuit DL2, and will be referred to as a reference clock signal hereinafter). Distribution clock signal b of distribution circuit
2b has a slight phase delay from the reference clock signal a as shown in FIG. 2b, the Q output of the flip-flop FF1 maintains the 0 level as shown in FIG. 2c. On the contrary, when the phase of the distributed clock signal b is slightly advanced from the reference clock signal a as shown in FIG. 2b ', the Q output maintains 1 level as 2c'.
【0022】そこで、両クロック信号aとbとの位相一
致を調整すべく第1の遅延回路DL1の遅延時間を制御
信号gにより制御すれば、図2c″に示すように、フリ
ップフロップFF1のQ出力は0から1または1から0
へ変化するタイミングt0が必ず存在する。よって、こ
のQ出力の変化タイミングt0のときの遅延回路DL1
の遅延時間がそのまま固定されれば、クロック信号bの
位相は基準クロック信号aのそれに一致し、調整が終了
することになる。Therefore, if the delay time of the first delay circuit DL1 is controlled by the control signal g in order to adjust the phase coincidence between the two clock signals a and b, as shown in FIG. Output is 0 to 1 or 1 to 0
There is always a timing t0 that changes to. Therefore, the delay circuit DL1 at the change timing t0 of the Q output
If the delay time is fixed as it is, the phase of the clock signal b matches that of the reference clock signal a, and the adjustment ends.
【0023】他の全ての集積回路においても、同様な手
順で遅延回路DL1の遅延時間を調整し固定すれば、全
ての集積回路内のクロック分配回路の各分配クロック信
号が上記一定値の遅延時間を有することになり、集積回
路相互間のクロックスキューは実質的に零になるのであ
る。In all the other integrated circuits, if the delay time of the delay circuit DL1 is adjusted and fixed by the same procedure, the distribution clock signals of the clock distribution circuits in all the integrated circuits have the above-mentioned constant delay time. Therefore, the clock skew between the integrated circuits becomes substantially zero.
【0024】図3は本発明の第2の実施例のブロック図
であり、図1と同等部分は同一符号にて示す。図1の構
成と異なる部分について述べると、基準クロック信号a
と分配クロック信号bとの位相関係を検出する回路(図
1ではDタイプフリップフロップFF1)が、2つのト
リガフリップフロップTFF1,TFF2と、これ等2
つのフリップフロップの出力jとiとを2入力とする論
理積回路A1とからなる。フリップフロップTFF1,
TFF2の各入力には分配クロック信号b,基準クロッ
ク信号aが夫々印加されており、論理積回路A1の出力
cのパルスのデューティを観測することで、両クロック
a,b間の位相差が判定できる。FIG. 3 is a block diagram of the second embodiment of the present invention, and the same portions as those in FIG. 1 are designated by the same reference numerals. A part different from the configuration of FIG. 1 will be described.
The circuit (D-type flip-flop FF1 in FIG. 1) that detects the phase relationship between the distribution clock signal b and the distributed clock signal b has two trigger flip-flops TFF1 and TFF2 and these two.
It is composed of an AND circuit A1 having two inputs of the outputs j and i of one flip-flop. Flip-flop TFF1,
The distributed clock signal b and the reference clock signal a are applied to the respective inputs of the TFF2, and the phase difference between the clocks a and b is determined by observing the duty of the pulse of the output c of the AND circuit A1. it can.
【0025】他の構成は図1のそれと同一であってその
説明は省略する。また、基準クロック信号aの位相も、
リングオシレータ動作による発振周期の観測を行いつつ
遅延回路DL2の遅延時間調整により、上記一定値に設
定済みであるとする。The other structure is the same as that of FIG. 1 and its explanation is omitted. Also, the phase of the reference clock signal a is
It is assumed that the constant value has already been set by adjusting the delay time of the delay circuit DL2 while observing the oscillation period by the ring oscillator operation.
【0026】図4はこのときのクロック信号a,bの位
相差に応じた位相差検出動作の例を示す各部波形図であ
る。トリガフリップフロップTFF2の入力基準クロッ
ク信号aが図4aのようになっているものとする。分配
回路の分配クロック信号bが図4bの如く基準クロック
信号aより若干位相遅れがあると、両トリガフリップフ
ロップTFF1,TFF2の各出力j,iは図4のj,
iのようになる。従って、論理積回路A1の出力cは図
4cの如くなり、そのデューディは位相差に比例して5
0%より小となる。FIG. 4 is a waveform chart of each part showing an example of the phase difference detection operation according to the phase difference between the clock signals a and b at this time. It is assumed that the input reference clock signal a of the trigger flip-flop TFF2 is as shown in FIG. 4a. When the distribution clock signal b of the distribution circuit has a slight phase delay from the reference clock signal a as shown in FIG. 4b, the outputs j and i of both trigger flip-flops TFF1 and TFF2 are j and j of FIG.
It becomes like i. Therefore, the output c of the AND circuit A1 is as shown in FIG. 4c, and its duty is 5 in proportion to the phase difference.
It is less than 0%.
【0027】逆に、図4b′の如く分配クロック信号b
の位相が基準クロック信号aよりも若干進んでいれば、
トリガフリップフロップTFF1の出力jは図4j′の
如く変化し、やはり論理積回路A1の出力は図4c′の
如くデューディは50%より小となる。On the contrary, the distribution clock signal b as shown in FIG.
If the phase of is slightly ahead of the reference clock signal a,
The output j of the trigger flip-flop TFF1 changes as shown in FIG. 4j ', and the output of the AND circuit A1 has a duty of less than 50% as shown in FIG. 4c'.
【0028】そこで、両クロック信号a,bの位相差を
零とすべく第1の遅延回路DL1の遅延時間を制御信号
gにより制御すれば、図2c″に示す如く、論理積回路
A1の出力はデューティが50%となり、そのときの遅
延回路DL1の遅延時間がそのまま固定されれば、分配
クロック信号bの位相は基準クロック信号aのそれに一
致し、調整が終了する。Therefore, if the delay time of the first delay circuit DL1 is controlled by the control signal g so that the phase difference between the two clock signals a and b becomes zero, the output of the AND circuit A1 as shown in FIG. 2c ". Has a duty of 50%, and if the delay time of the delay circuit DL1 at that time is fixed as it is, the phase of the distributed clock signal b matches that of the reference clock signal a, and the adjustment ends.
【0029】図5は本発明の第3の実施例を示すブロッ
ク図であり、図1,3と同等部分は同一符号により示し
ている。本実施例では、クロック信号aと分配クロック
信号bとの間の位相差検出を、セレクタSEL2を切替
え出力端子cにて各クロック信号a,bの位相を観測す
ることにより行うようにしている。FIG. 5 is a block diagram showing a third embodiment of the present invention, and the same portions as those in FIGS. 1 and 3 are designated by the same reference numerals. In this embodiment, the phase difference between the clock signal a and the distributed clock signal b is detected by observing the phases of the clock signals a and b at the switching output terminal c of the selector SEL2.
【0030】すなわち、切替え信号kを用いてセレクタ
SEL2を制御してクロック信号a,bの一方を選択
し、観測端子cの波形の遅延がどちらを選択しても同一
となる様に遅延回路DL1の遅延時間の調整を行う。こ
うすれば、入力クロック信号eの入力端からゲートG7
までの遅延を、一定値に設定したセレクタSEL1から
ゲートG8までの遅延時間と等しくすることができるの
である。That is, the selector SEL2 is controlled by using the switching signal k to select one of the clock signals a and b, and the delay circuit DL1 is configured so that the waveform delay of the observation terminal c is the same regardless of which is selected. Adjust the delay time of. In this way, the gate G7 is connected from the input end of the input clock signal e.
Can be made equal to the delay time from the selector SEL1 set to a constant value to the gate G8.
【0031】図6は本発明の第4の実施例を示すブロッ
ク図であり、図1,3及び5と同等部分は同一符号によ
り示している。本例では基準クロック信号aと分配クロ
ックbとの位相差を検出する位相差検出回路I1を設
け、この検出位相差に応じて遅延制御信号gを生成する
遅延制御回路SD1を更に設けている。この遅延制御信
号gにより、遅延回路DL1の遅延時間を自動的に制御
する構成である。FIG. 6 is a block diagram showing a fourth embodiment of the present invention, and the same parts as those in FIGS. 1, 3 and 5 are designated by the same reference numerals. In this example, a phase difference detection circuit I1 for detecting the phase difference between the reference clock signal a and the distribution clock b is provided, and a delay control circuit SD1 for generating a delay control signal g according to the detected phase difference is further provided. With this delay control signal g, the delay time of the delay circuit DL1 is automatically controlled.
【0032】こうすることにより、基準クロック信号a
の位相に分配クロック信号bの位相が自動的に合致する
よう自動制御され、人手を介する必要がなくなってより
正確なクロックスキュー調整が可能となる。また、両ク
ロック信号a,bの位相差を観測するための端子(図
1,3及び5では端子c)等も不要となるという長所も
ある。By doing so, the reference clock signal a
Is automatically controlled so that the phase of the distributed clock signal b automatically coincides with the phase of (1), and it is not necessary to intervene manually, and more accurate clock skew adjustment is possible. Further, there is also an advantage that a terminal (terminal c in FIGS. 1, 3 and 5) for observing the phase difference between the two clock signals a and b is unnecessary.
【0033】[0033]
【発明の効果】以上述べた如く、本発明によれば、各集
積回路のクロック信号入力端子からクロック分配回路の
各分配端子までの遅延時間をすべて一定値に設定できる
ので、集積回路相互間のクロック分配回路の製造上のバ
ラツキに起因するクロックスキューを実質的に零にする
ことができるという効果がある。As described above, according to the present invention, the delay time from the clock signal input terminal of each integrated circuit to each distribution terminal of the clock distribution circuit can be set to a constant value. There is an effect that the clock skew caused by the manufacturing variation of the clock distribution circuit can be substantially zero.
【図1】本発明の第1の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図2】本発明の第1の実施例のクロックスキュー調整
例を説明するタイミング波形図である。FIG. 2 is a timing waveform chart illustrating an example of clock skew adjustment according to the first embodiment of this invention.
【図3】本発明の第2の実施例のブロック図である。FIG. 3 is a block diagram of a second embodiment of the present invention.
【図4】本発明の第2の実施例のクロックスキュー調整
例を説明するタイミング波形図である。FIG. 4 is a timing waveform diagram illustrating an example of clock skew adjustment according to the second embodiment of the present invention.
【図5】本発明の第3の実施例のブロック図である。FIG. 5 is a block diagram of a third embodiment of the present invention.
【図6】本発明の第4の実施例のブロック図である。FIG. 6 is a block diagram of a fourth embodiment of the present invention.
【図7】従来のクロックスキュー調整回路の例を示すブ
ロック図である。FIG. 7 is a block diagram showing an example of a conventional clock skew adjustment circuit.
【図8】従来のクロックスキュー調整回路の他の例を示
すブロック図である。FIG. 8 is a block diagram showing another example of a conventional clock skew adjustment circuit.
1〜7 クロック分配端子 A1 論理積回路 DL1,DL2 遅延回路 FF1 タイプフリップフロップ G1〜G9 ゲート I1 位相差検出回路 SD1 遅延制御信号発生回路 SEL1,SEL2 セレクタ TFF1,TFF2 トリガフリップフロップ 1 to 7 clock distribution terminal A1 AND circuit DL1, DL2 delay circuit FF1 type flip-flop G1 to G9 gate I1 phase difference detection circuit SD1 delay control signal generation circuit SEL1, SEL2 selector TFF1, TFF2 trigger flip-flop
Claims (4)
信号に応じて変化自在な第1の遅延手段と、この遅延後
のクロック信号を複数のレジスタに分配するために複数
のゲートにより構成されたクロック分配手段と、帰還ル
ープを有しこのループ内に外部制御信号に応じて遅延時
間が変化自在な第2の遅延手段を含むリングオシレータ
手段と、このリングオシレータの帰還ループを前記第2
の遅延手段の入力部でオープンとしその代わりに前記入
力クロック信号をこの第2の遅延手段へ入力する切替え
手段と、前記切替え手段により前記入力クロック信号が
前記第2の遅延手段へ入力されたときのその出力クロッ
ク信号と前記クロック分配手段の所定の出力クロック信
号との位相差を検出する位相差検出手段とを含み、この
位相差に応じて前記第1の遅延手段の遅延時間を設定す
るようにしたことを特徴とするクロックスキュー調整回
路内蔵集積回路装置。1. A first delay means capable of changing a delay time of an input clock signal according to an external control signal, and a plurality of gates for distributing the delayed clock signal to a plurality of registers. The ring oscillator means includes a clock distributing means, a second delay means having a feedback loop and having a delay time that is variable in accordance with an external control signal, and a feedback loop of the ring oscillator.
Switching means for opening the input portion of the delay means and inputting the input clock signal to the second delay means instead, and when the input clock signal is input to the second delay means by the switching means Phase difference detecting means for detecting the phase difference between the output clock signal of the first delay means and the predetermined output clock signal of the clock distributing means, and the delay time of the first delay means is set according to the phase difference. An integrated circuit device with a built-in clock skew adjustment circuit.
クロック信号をデータ入力とし前記第2の遅延手段の出
力クロック信号をクロック入力とするDタイプフリップ
フロップとを有し、前記Dタイプフリップフロップの出
力波形に応じて前記第1の遅延手段の遅延時間を設定す
るようにしたことを特徴とする請求項1記載の集積回路
装置。2. The phase difference detection means includes a D type flip-flop that receives the predetermined output clock signal as a data input and the output clock signal of the second delay means as a clock input, and the D type flip-flop. 2. The integrated circuit device according to claim 1, wherein the delay time of the first delay means is set in accordance with the output waveform of the amplifier.
クロック信号を入力とする第1のトリガフリップフロッ
プと、前記第2の遅延手段の出力クロック信号を入力と
する第2のトリガフリップフロップと、これ等両トリガ
フリップフロップの出力を2入力とする論理積手段とを
有し、この論理積手段の出力に波形に応じて前記第1の
遅延手段の遅延時間を設定するようにしたことを特徴と
する請求項1記載の集積回路装置。3. The phase difference detecting means includes a first trigger flip-flop that receives the predetermined output clock signal and a second trigger flip-flop that receives the output clock signal of the second delay means. And a logical product means having two inputs of the outputs of these trigger flip-flops, and the delay time of the first delay means is set to the output of the logical product means in accordance with the waveform. The integrated circuit device according to claim 1, wherein:
の遅延時間を設定する制御信号を生成する制御信号発生
手段を更に含むことを特徴とする請求項1記載の集積回
路装置。4. The integrated circuit device according to claim 1, further comprising control signal generation means for generating a control signal for setting a delay time of the first delay means according to the phase difference.
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