JPH06140847A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH06140847A JPH06140847A JP4310852A JP31085292A JPH06140847A JP H06140847 A JPH06140847 A JP H06140847A JP 4310852 A JP4310852 A JP 4310852A JP 31085292 A JP31085292 A JP 31085292A JP H06140847 A JPH06140847 A JP H06140847A
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Abstract
(57)【要約】
【目的】 差動入力段トランジスタのVBEの変化による
出力誤差を低減すると共にIC化に適した差動増幅回路
を提供する。 【構成】 直列接続したMR1,MR2の接続点にQ2
のベースを接続し、直列接続したR1,R2の接続点に
Q1のベースを接続し、Q1,Q2のエミッタ間にR7
を接続する。Q1のエミッタにはI1及びQ3のエミッ
タを接続し、コレクタにはI3及びQ3のベースを接続
し、Q2のエミッタにはI2及びQ4のエミッタを接続
し、コレクタにはI4及びQ4のベースを接続し、Q3
のコレクタには第1のカレントミラー回路14の入力を接
続し、Q4のコレクタには第1のカレントミラー回路14
の出力及び第2のカレントミラー回路15の入力を接続
し、その出力に出力端子13を接続して差動増幅回路を構
成する。
出力誤差を低減すると共にIC化に適した差動増幅回路
を提供する。 【構成】 直列接続したMR1,MR2の接続点にQ2
のベースを接続し、直列接続したR1,R2の接続点に
Q1のベースを接続し、Q1,Q2のエミッタ間にR7
を接続する。Q1のエミッタにはI1及びQ3のエミッ
タを接続し、コレクタにはI3及びQ3のベースを接続
し、Q2のエミッタにはI2及びQ4のエミッタを接続
し、コレクタにはI4及びQ4のベースを接続し、Q3
のコレクタには第1のカレントミラー回路14の入力を接
続し、Q4のコレクタには第1のカレントミラー回路14
の出力及び第2のカレントミラー回路15の入力を接続
し、その出力に出力端子13を接続して差動増幅回路を構
成する。
Description
【0001】
【産業上の利用分野】この発明は、磁気抵抗素子の増幅
回路に関し、特に、誤差を少なくすると共にIC化に適
した磁気抵抗素子用の差動増幅回路に関する。
回路に関し、特に、誤差を少なくすると共にIC化に適
した磁気抵抗素子用の差動増幅回路に関する。
【0002】
【従来の技術】従来、磁気抵抗素子用の増幅回路として
は、図3に示すように、差動増幅器を用いた構成のもの
がある。図3において、MR1,MR2は一端を互いに
接続した磁気抵抗素子で、共通接続点には抵抗R5の一
端が接続されている。R1,R2は一端を互いに接続し
た抵抗で、共通接続点には抵抗R3の一端が接続されて
いる。そして磁気抵抗素子MR1及び抵抗R1の他端は
電源に接続され、磁気抵抗素子MR2及び抵抗R2の他
端はGNDに接続されている。また抵抗R3の他端は抵
抗R4の一端に接続されると共に、オペアンプ1の一方
の入力に接続されている。抵抗R5の他端は抵抗R6の
一端に接続されると共に、オペアンプ1の他方の入力に
接続されている。そして抵抗R4の他端はオペアンプ1
の出力及び出力端子2に接続されており、抵抗R6の他
端はGNDに接続して増幅回路を構成している。
は、図3に示すように、差動増幅器を用いた構成のもの
がある。図3において、MR1,MR2は一端を互いに
接続した磁気抵抗素子で、共通接続点には抵抗R5の一
端が接続されている。R1,R2は一端を互いに接続し
た抵抗で、共通接続点には抵抗R3の一端が接続されて
いる。そして磁気抵抗素子MR1及び抵抗R1の他端は
電源に接続され、磁気抵抗素子MR2及び抵抗R2の他
端はGNDに接続されている。また抵抗R3の他端は抵
抗R4の一端に接続されると共に、オペアンプ1の一方
の入力に接続されている。抵抗R5の他端は抵抗R6の
一端に接続されると共に、オペアンプ1の他方の入力に
接続されている。そして抵抗R4の他端はオペアンプ1
の出力及び出力端子2に接続されており、抵抗R6の他
端はGNDに接続して増幅回路を構成している。
【0003】次に、このように構成された増幅回路の動
作について説明する。磁気抵抗素子MR1,MR2は外
部磁界を受けると、その内部抵抗が変化し、その共通接
続点Aの電圧が変化する。なお、磁気抵抗素子MR1,
MR2の内部抵抗は、外部磁界を受けると、一方の抵抗
値は増加し、他方の抵抗値は減少するように構成されて
いる。外部磁界が印加されない状態で第1及び第2の磁
気抵抗素子MR1,MR2の抵抗値MR1 ,MR2 が、
MR1 =MR2 となる場合の、外部磁界と接続点Aの電
圧の関係を図4に示す。図4からわかるように、外部磁
界が強くなると、接続点Aの電圧が高くなることがわか
る。但し、磁気抵抗素子の感度は低く、実際には後段に
高ゲインの増幅回路を接続する必要がある。
作について説明する。磁気抵抗素子MR1,MR2は外
部磁界を受けると、その内部抵抗が変化し、その共通接
続点Aの電圧が変化する。なお、磁気抵抗素子MR1,
MR2の内部抵抗は、外部磁界を受けると、一方の抵抗
値は増加し、他方の抵抗値は減少するように構成されて
いる。外部磁界が印加されない状態で第1及び第2の磁
気抵抗素子MR1,MR2の抵抗値MR1 ,MR2 が、
MR1 =MR2 となる場合の、外部磁界と接続点Aの電
圧の関係を図4に示す。図4からわかるように、外部磁
界が強くなると、接続点Aの電圧が高くなることがわか
る。但し、磁気抵抗素子の感度は低く、実際には後段に
高ゲインの増幅回路を接続する必要がある。
【0004】図3に示した増幅回路において、抵抗R
3,R4,R5,R6及びオペアンプ1で差動増幅器を
構成しており、接続点Aの電圧をVA′、抵抗R1,R
2の接続点Bの電圧をVB′とし、R3 =R5 ,R4 =
R6 とすると(但しR3 ,R4,R5 ,R6 は抵抗R
3,R4,R5,R6の抵抗値)、出力VOUT は次式
(1)で表される。 VOUT =R4 /R3 ・(VA′−VB′) ・・・・・(1)
3,R4,R5,R6及びオペアンプ1で差動増幅器を
構成しており、接続点Aの電圧をVA′、抵抗R1,R
2の接続点Bの電圧をVB′とし、R3 =R5 ,R4 =
R6 とすると(但しR3 ,R4,R5 ,R6 は抵抗R
3,R4,R5,R6の抵抗値)、出力VOUT は次式
(1)で表される。 VOUT =R4 /R3 ・(VA′−VB′) ・・・・・(1)
【0005】ここで、R1 =R2 とすると(但しR1 ,
R2 は抵抗R1,R2の抵抗値)、外部磁界の影響がな
い場合、VA′=VB′となり、出力VOUT には0Vが
出力される。そして外部磁界が強くなると、出力VOUT
は上昇する。このようにして、磁気抵抗素子の抵抗変化
を増幅して出力端子2に出力するようになっている。
R2 は抵抗R1,R2の抵抗値)、外部磁界の影響がな
い場合、VA′=VB′となり、出力VOUT には0Vが
出力される。そして外部磁界が強くなると、出力VOUT
は上昇する。このようにして、磁気抵抗素子の抵抗変化
を増幅して出力端子2に出力するようになっている。
【0006】しかし、ここで入力インピーダンスの影響
が問題になる。すなわち、通常、磁気抵抗素子の抵抗値
は数KΩ〜数十KΩであり、入力インピーダンスの影響
を考慮すると、次式(2)に示す条件が必要となる。 MR1 ,MR2 ,R1 ,R2 <R3 ,R5 ・・・・・(2)
が問題になる。すなわち、通常、磁気抵抗素子の抵抗値
は数KΩ〜数十KΩであり、入力インピーダンスの影響
を考慮すると、次式(2)に示す条件が必要となる。 MR1 ,MR2 ,R1 ,R2 <R3 ,R5 ・・・・・(2)
【0007】また上記のように高ゲインの増幅が必要な
ので、次式(3)の条件が必要である。 R3 ,R5 <R4 ,R6 ・・・・・(3)
ので、次式(3)の条件が必要である。 R3 ,R5 <R4 ,R6 ・・・・・(3)
【0008】例えば、MR1 =MR2 =R1 =R2 =10
KΩとし、増幅回路のゲインを50倍とすると、上記
(2),(3)式より、R3 ,R5 は100 KΩ程度、R
4 ,R6は5MΩ程度必要となる。
KΩとし、増幅回路のゲインを50倍とすると、上記
(2),(3)式より、R3 ,R5 は100 KΩ程度、R
4 ,R6は5MΩ程度必要となる。
【0009】しかしながら、通常、IC内で形成できる
抵抗値は100 KΩ以下であり、上記R4 ,R6 の値であ
る5MΩをIC化するには非常に困難である。この問題
点を解決した増幅回路を図5に示す。
抵抗値は100 KΩ以下であり、上記R4 ,R6 の値であ
る5MΩをIC化するには非常に困難である。この問題
点を解決した増幅回路を図5に示す。
【0010】図5において、MR1,MR2は一端を互
いに接続した磁気抵抗素子で、その共通接続点Aは入力
端子12を通して更にNPNトランジスタQ2のベースに
接続されている。R1,R2は一端を互いに接続した抵
抗で、その共通接続点Bは入力端子11を通して更にNP
NトランジスタQ1のベースに接続されている。そして
磁気抵抗素子MR1及び抵抗R1の他端は電源に接続さ
れ、磁気抵抗素子MR2及び抵抗R2の他端はGNDに
接続されている。NPNトランジスタQ1のエミッタは
抵抗R7の一端、及び他端が接地された定電流源I1の
一端に接続されている。NPNトランジスタQ2のエミ
ッタは抵抗R7の他端、及び他端が接地された定電流源
I2の一端に接続されている。NPNトランジスタQ1
のコレクタは第1のカレントミラー回路14の入力に接続
され、該カレントミラー回路14の出力は、第2のカレン
トミラー回路15の入力に接続されると共に、NPNトラ
ンジスタQ2のコレクタに接続されている。そして第2
のカレントミラー回路15の出力は、他端を接地した抵抗
R8及び出力端子13に接続されている。
いに接続した磁気抵抗素子で、その共通接続点Aは入力
端子12を通して更にNPNトランジスタQ2のベースに
接続されている。R1,R2は一端を互いに接続した抵
抗で、その共通接続点Bは入力端子11を通して更にNP
NトランジスタQ1のベースに接続されている。そして
磁気抵抗素子MR1及び抵抗R1の他端は電源に接続さ
れ、磁気抵抗素子MR2及び抵抗R2の他端はGNDに
接続されている。NPNトランジスタQ1のエミッタは
抵抗R7の一端、及び他端が接地された定電流源I1の
一端に接続されている。NPNトランジスタQ2のエミ
ッタは抵抗R7の他端、及び他端が接地された定電流源
I2の一端に接続されている。NPNトランジスタQ1
のコレクタは第1のカレントミラー回路14の入力に接続
され、該カレントミラー回路14の出力は、第2のカレン
トミラー回路15の入力に接続されると共に、NPNトラ
ンジスタQ2のコレクタに接続されている。そして第2
のカレントミラー回路15の出力は、他端を接地した抵抗
R8及び出力端子13に接続されている。
【0011】次に、このように構成した増幅回路の動作
について説明する。接続点Aの電圧をVA、接続点Bの
電圧をVBとし、I1 =I2 とすると(但しI1 ,I2
は定電流源I1,I2の定電流値)、出力VOUT は次式
(4)で表される。 VOUT =2(VA−VB)・R8 /R7 ・・・・・(4) 但し、R7 ,R8 は抵抗R7,R8の抵抗値である。
について説明する。接続点Aの電圧をVA、接続点Bの
電圧をVBとし、I1 =I2 とすると(但しI1 ,I2
は定電流源I1,I2の定電流値)、出力VOUT は次式
(4)で表される。 VOUT =2(VA−VB)・R8 /R7 ・・・・・(4) 但し、R7 ,R8 は抵抗R7,R8の抵抗値である。
【0012】例えば、ゲインを50倍とした場合、R7 を
2KΩとすると、R8 は(4)式より50KΩとなり、I
C化に問題ない値で実現できる。そして図3に示した増
幅回路において問題となった入力インピーダンスの影響
も、この増幅回路においては、入力端子11,12からみた
入力インピーダンスは、磁気抵抗素子MR1,MR2,
抵抗R1,R2の抵抗値に比べ非常に大きくなり、影響
はなくなることがわかる。
2KΩとすると、R8 は(4)式より50KΩとなり、I
C化に問題ない値で実現できる。そして図3に示した増
幅回路において問題となった入力インピーダンスの影響
も、この増幅回路においては、入力端子11,12からみた
入力インピーダンスは、磁気抵抗素子MR1,MR2,
抵抗R1,R2の抵抗値に比べ非常に大きくなり、影響
はなくなることがわかる。
【0013】
【発明が解決しようとする課題】しかしながら、上記図
5に示した従来の増幅回路においては、実際にはNPN
トランジスタQ1及びQ2のVBE変化により、出力V
OUT に誤差が生じてしまう。例えば、R7 =2KΩ,R
8 =50KΩ,I1 =I2 =100 μA,VA−VB=50m
Vとして、(4)式に代入すると、出力VOUT は次式
(5)のようになる。 VOUT =2(VA−VB)・R8 /R7 =2.5(V) ・・・・・(5)
5に示した従来の増幅回路においては、実際にはNPN
トランジスタQ1及びQ2のVBE変化により、出力V
OUT に誤差が生じてしまう。例えば、R7 =2KΩ,R
8 =50KΩ,I1 =I2 =100 μA,VA−VB=50m
Vとして、(4)式に代入すると、出力VOUT は次式
(5)のようになる。 VOUT =2(VA−VB)・R8 /R7 =2.5(V) ・・・・・(5)
【0014】しかしながら、NPNトランジスタQ1,
Q2のVBEを考慮すると、(5)式は次式(6)のよう
になる。 VOUT =2[(VA−VBEQ2)−(VB−VBEQ1)]・R8 /R7 ・・・・・(6)
Q2のVBEを考慮すると、(5)式は次式(6)のよう
になる。 VOUT =2[(VA−VBEQ2)−(VB−VBEQ1)]・R8 /R7 ・・・・・(6)
【0015】但し、VBEQ1,VBEQ2は、トランジスタQ
1,Q2のVBEである。上記(6)式を満足するよう
に、抵抗R7の両端にかかる電圧を算出すると、約34m
Vとなり、出力VOUT は1.7Vとなってしまい、約32%
の誤差が生じてしまう。
1,Q2のVBEである。上記(6)式を満足するよう
に、抵抗R7の両端にかかる電圧を算出すると、約34m
Vとなり、出力VOUT は1.7Vとなってしまい、約32%
の誤差が生じてしまう。
【0016】本発明は、従来の増幅回路の上記問題点を
解消するためになされたもので、出力誤差を低減すると
共にIC化に適した磁気抵抗素子用の差動増幅回路を提
供することを目的とする。
解消するためになされたもので、出力誤差を低減すると
共にIC化に適した磁気抵抗素子用の差動増幅回路を提
供することを目的とする。
【0017】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、一端を電源に接続した第1の磁
気抵抗素子と、一端を第1の磁気抵抗素子の他端と接続
し他端を接地した第2の磁気抵抗素子と、一端を電源に
接続した第1の抵抗と、一端を第1の抵抗の他端と接続
し他端を接地した第2の抵抗と、第1及び第2の抵抗の
接続点にベースを接続しエミッタを第1の定電流源にコ
レクタを第3の定電流源に接続した第1のトランジスタ
と、第1及び第2の磁気抵抗素子の接続点にベースを接
続しエミッタを第2の定電流源にコレクタを第4の定電
流源に接続した第2のトランジスタと、第1及び第2の
トランジスタのエミッタ間に接続した第3の抵抗と、ベ
ースを第1のトランジスタのコレクタにエミッタを第1
のトランジスタのエミッタにコレクタを第1のカレント
ミラー回路の入力に接続した第3のトランジスタと、ベ
ースを第2のトランジスタのコレクタにエミッタを第2
のトランジスタのエミッタにコレクタを第1のカレント
ミラー回路の出力と第2のカレントミラー回路の入力に
接続した第4のトランジスタと、第2のカレントミラー
回路の出力に接続した出力端子と、出力端子に一端を接
続し他端を接地した第4の抵抗とで差動増幅回路を構成
するものである。
決するため、本発明は、一端を電源に接続した第1の磁
気抵抗素子と、一端を第1の磁気抵抗素子の他端と接続
し他端を接地した第2の磁気抵抗素子と、一端を電源に
接続した第1の抵抗と、一端を第1の抵抗の他端と接続
し他端を接地した第2の抵抗と、第1及び第2の抵抗の
接続点にベースを接続しエミッタを第1の定電流源にコ
レクタを第3の定電流源に接続した第1のトランジスタ
と、第1及び第2の磁気抵抗素子の接続点にベースを接
続しエミッタを第2の定電流源にコレクタを第4の定電
流源に接続した第2のトランジスタと、第1及び第2の
トランジスタのエミッタ間に接続した第3の抵抗と、ベ
ースを第1のトランジスタのコレクタにエミッタを第1
のトランジスタのエミッタにコレクタを第1のカレント
ミラー回路の入力に接続した第3のトランジスタと、ベ
ースを第2のトランジスタのコレクタにエミッタを第2
のトランジスタのエミッタにコレクタを第1のカレント
ミラー回路の出力と第2のカレントミラー回路の入力に
接続した第4のトランジスタと、第2のカレントミラー
回路の出力に接続した出力端子と、出力端子に一端を接
続し他端を接地した第4の抵抗とで差動増幅回路を構成
するものである。
【0018】このように構成した差動増幅回路におい
て、第1及び第2の定電流源の定電流を等しくし、第3
及び第4の定電流源の定電流を等しくして、且つ第1の
定電流源の定電流源を第3の定電流源の定電流より大に
した場合、第1のトランジスタには第3の定電流源の定
電流が流れ、第2のトランジスタには第4の定電流源の
定電流が流れる。そして第1及び第2のトランジスタの
エミッタ間に接続された第3の抵抗には、第3及び第4
のトランジスタを介して、第1及び第2のカレントミラ
ー回路より電流が流れる。このため第3の抵抗に流れる
電流により、第1及び第2のトランジスタのVBEが変化
することはない。したがって差動入力段の第1及び第2
のトランジスタのVBEの変化による出力誤差の発生は阻
止される。
て、第1及び第2の定電流源の定電流を等しくし、第3
及び第4の定電流源の定電流を等しくして、且つ第1の
定電流源の定電流源を第3の定電流源の定電流より大に
した場合、第1のトランジスタには第3の定電流源の定
電流が流れ、第2のトランジスタには第4の定電流源の
定電流が流れる。そして第1及び第2のトランジスタの
エミッタ間に接続された第3の抵抗には、第3及び第4
のトランジスタを介して、第1及び第2のカレントミラ
ー回路より電流が流れる。このため第3の抵抗に流れる
電流により、第1及び第2のトランジスタのVBEが変化
することはない。したがって差動入力段の第1及び第2
のトランジスタのVBEの変化による出力誤差の発生は阻
止される。
【0019】
【実施例】次に実施例について説明する。図1は、本発
明に係る差動増幅回路の第1実施例を示す回路構成図
で、図5に示した従来例と同一又は対応する部材には同
一符号を付して示している。図1において、MR1,M
R2は一端を互いに接続した磁気抵抗素子で、その共通
接続点Aは入力端子12を通して更にNPNトランジスタ
Q2のベースに接続されている。R1,R2は一端を互
いに接続した抵抗で、その共通接続点Bは入力端子11を
通して更にNPNトランジスタQ1のベースに接続され
ている。そして磁気抵抗素子MR1及び抵抗R1の他端
は電源に接続され、磁気抵抗素子MR2及び抵抗R2の
他端はGNDに接続されている。NPNトランジスタQ
1のエミッタは、NPNトランジスタQ3のエミッタ及
び抵抗R7の一端に接続されると共に、更に他端が接地
された定電流源I1に接続されている。一方、NPNト
ランジスタQ2のエミッタは、NPNトランジスタQ4
のエミッタ及び抵抗R7の他端に接続されると共に、更
に他端が接地された定電流源I2に接続されている。
明に係る差動増幅回路の第1実施例を示す回路構成図
で、図5に示した従来例と同一又は対応する部材には同
一符号を付して示している。図1において、MR1,M
R2は一端を互いに接続した磁気抵抗素子で、その共通
接続点Aは入力端子12を通して更にNPNトランジスタ
Q2のベースに接続されている。R1,R2は一端を互
いに接続した抵抗で、その共通接続点Bは入力端子11を
通して更にNPNトランジスタQ1のベースに接続され
ている。そして磁気抵抗素子MR1及び抵抗R1の他端
は電源に接続され、磁気抵抗素子MR2及び抵抗R2の
他端はGNDに接続されている。NPNトランジスタQ
1のエミッタは、NPNトランジスタQ3のエミッタ及
び抵抗R7の一端に接続されると共に、更に他端が接地
された定電流源I1に接続されている。一方、NPNト
ランジスタQ2のエミッタは、NPNトランジスタQ4
のエミッタ及び抵抗R7の他端に接続されると共に、更
に他端が接地された定電流源I2に接続されている。
【0020】またNPNトランジスタQ1のコレクタ
は、NPNトランジスタQ3のベース及び他端が電源に
接続された定電流源I3に接続され、NPNトランジス
タQ2のコレクタは、NPNトランジスタQ4のベース
及び他端が電源に接続された定電流源I4に接続されて
いる。NPNトランジスタQ3のコレクタは、第1のカ
レントミラー回路14の入力に接続され、第1のカレント
ミラー回路14の出力は、NPNトランジスタQ4のコレ
クタ及び第2のカレントミラー回路15の入力に接続され
ている。第2のカレントミラー回路15の出力は、他端が
接地された抵抗R8及び出力端子13に接続されている。
は、NPNトランジスタQ3のベース及び他端が電源に
接続された定電流源I3に接続され、NPNトランジス
タQ2のコレクタは、NPNトランジスタQ4のベース
及び他端が電源に接続された定電流源I4に接続されて
いる。NPNトランジスタQ3のコレクタは、第1のカ
レントミラー回路14の入力に接続され、第1のカレント
ミラー回路14の出力は、NPNトランジスタQ4のコレ
クタ及び第2のカレントミラー回路15の入力に接続され
ている。第2のカレントミラー回路15の出力は、他端が
接地された抵抗R8及び出力端子13に接続されている。
【0021】次に、このように構成された差動増幅回路
の動作について説明する。まず、定電流源I1,I2,
I3,I4の定電流値をI1 ,I2 ,I3 ,I4 とし、
I1=I2 ,I3 =I4 及びI1 >I3 とした場合、N
PNトランジスタQ1には定電流I3 が流れ、NPNト
ランジスタQ2には定電流I4 が流れる。抵抗R7に流
れる電流は、NPNトランジスタQ3,Q4を介して第
1のカレントミラー回路14及び第2のカレントミラー回
路15より流れる。このため、図5に示した従来の増幅回
路のように、抵抗R7に流れる電流で、NPNトランジ
スタQ1,Q2のVBEが変化することがない。
の動作について説明する。まず、定電流源I1,I2,
I3,I4の定電流値をI1 ,I2 ,I3 ,I4 とし、
I1=I2 ,I3 =I4 及びI1 >I3 とした場合、N
PNトランジスタQ1には定電流I3 が流れ、NPNト
ランジスタQ2には定電流I4 が流れる。抵抗R7に流
れる電流は、NPNトランジスタQ3,Q4を介して第
1のカレントミラー回路14及び第2のカレントミラー回
路15より流れる。このため、図5に示した従来の増幅回
路のように、抵抗R7に流れる電流で、NPNトランジ
スタQ1,Q2のVBEが変化することがない。
【0022】次に、抵抗R7に流れる電流をiとする
と、NPNトランジスタQ4のコレクタ電流IC4は、次
式(7)で表される。 IC4=I2 −I4 +i ・・・・・(7)
と、NPNトランジスタQ4のコレクタ電流IC4は、次
式(7)で表される。 IC4=I2 −I4 +i ・・・・・(7)
【0023】また、NPNトランジスタQ3のコレクタ
電流IC3は、次式(8)で表される。 IC3=I1 −I3 −i ・・・・・(8)
電流IC3は、次式(8)で表される。 IC3=I1 −I3 −i ・・・・・(8)
【0024】第2のカレントミラー回路の入力電流をI
5 とすると、この入力電流I5 は、上記(7)式及び
(8)式より次式(9)で表される。 I5 =(I2 −I4 +i)−(I1 −I3 −i) ・・・・・(9)
5 とすると、この入力電流I5 は、上記(7)式及び
(8)式より次式(9)で表される。 I5 =(I2 −I4 +i)−(I1 −I3 −i) ・・・・・(9)
【0025】ここで、I1 =I2 ,I3 =I4 なので、
次式(10)が得られる。 I5 =2i ・・・・・(10)
次式(10)が得られる。 I5 =2i ・・・・・(10)
【0026】したがって、出力VOUT は次式(11)で表
される。 VOUT =2i×R8 ・・・・・(11)
される。 VOUT =2i×R8 ・・・・・(11)
【0027】ここで、接続点Aの電圧をVA、接続点B
の電圧をVBとすると、次式(12)が得られる。 VOUT =2[(VA−VBEQ2)−(VB−VBEQ1)]・R8 /R7 ・・・・・(12)
の電圧をVBとすると、次式(12)が得られる。 VOUT =2[(VA−VBEQ2)−(VB−VBEQ1)]・R8 /R7 ・・・・・(12)
【0028】上記のように、NPNトランジスタQ1及
びQ2のコレクタ電流は一定なので、次式(13)が成立
する。 VBEQ2=VBEQ1 ・・・・・(13)
びQ2のコレクタ電流は一定なので、次式(13)が成立
する。 VBEQ2=VBEQ1 ・・・・・(13)
【0029】上記(12)式に(13)式を代入すると、次
式(14)が得られる。 VOUT =2(VA−VB)・R8 /R7 ・・・・・(14)
式(14)が得られる。 VOUT =2(VA−VB)・R8 /R7 ・・・・・(14)
【0030】ここで、R7 =2KΩ,R8 =50KΩ,
(VA−VB)=50mVとすると、(14)式より、V
OUT =2.5Vとなり、トランジスタQ1,Q2のVBEの
変化による出力VOUT の誤差のないことがわかる。
(VA−VB)=50mVとすると、(14)式より、V
OUT =2.5Vとなり、トランジスタQ1,Q2のVBEの
変化による出力VOUT の誤差のないことがわかる。
【0031】上記第1実施例において、更にゲインを高
く設定する必要がある場合、抵抗R8の値を大きくする
必要がある。IC化を考えた場合、抵抗値の増大はチッ
プ面積の増大、すなわちコストアップとなる。この点を
改良した第2実施例を図2に示す。
く設定する必要がある場合、抵抗R8の値を大きくする
必要がある。IC化を考えた場合、抵抗値の増大はチッ
プ面積の増大、すなわちコストアップとなる。この点を
改良した第2実施例を図2に示す。
【0032】この実施例は、図1に示した第1実施例に
おける第2のカレントミラー回路15の出力と出力端子13
及び抵抗R8の間に、電流増幅器を接続したものであ
り、図1に示した第1実施例と共通の各構成部材には、
同一符号を付し、その説明を省略し、相違点についての
み説明する。すなわち、この実施例においては、第2の
カレントミラー回路15の出力に、NPNトランジスタQ
5のベース及びコレクタ、並びにNPNトランジスタQ
6のベースを接続し、NPNトランジスタQ5のエミッ
タをNPNトランジスタQ6のエミッタ及び出力端子13
並びに他端が接地された抵抗R8の一端に接続し、NP
NトランジスタQ6のコレクタを電源に接続して構成す
るものである。
おける第2のカレントミラー回路15の出力と出力端子13
及び抵抗R8の間に、電流増幅器を接続したものであ
り、図1に示した第1実施例と共通の各構成部材には、
同一符号を付し、その説明を省略し、相違点についての
み説明する。すなわち、この実施例においては、第2の
カレントミラー回路15の出力に、NPNトランジスタQ
5のベース及びコレクタ、並びにNPNトランジスタQ
6のベースを接続し、NPNトランジスタQ5のエミッ
タをNPNトランジスタQ6のエミッタ及び出力端子13
並びに他端が接地された抵抗R8の一端に接続し、NP
NトランジスタQ6のコレクタを電源に接続して構成す
るものである。
【0033】このように構成した差動増幅回路におい
て、NPNトランジスタQ6のエミッタサイズをn倍と
し、第1実施例と同様に、接続点Aの電圧をVA、接続
点Bの電圧をVBとし、I1 =I2 ,I3 =I4 ,I1
>I3 とすると、出力VOUT は、次式(15)で表され
る。 VOUT =2(VA−VB)(n+1)・R8 /R7 ・・・・・(15)
て、NPNトランジスタQ6のエミッタサイズをn倍と
し、第1実施例と同様に、接続点Aの電圧をVA、接続
点Bの電圧をVBとし、I1 =I2 ,I3 =I4 ,I1
>I3 とすると、出力VOUT は、次式(15)で表され
る。 VOUT =2(VA−VB)(n+1)・R8 /R7 ・・・・・(15)
【0034】上記(14)式と(15)式とを比較した場
合、例えばゲインを更に2倍とするときでも、n=1と
すれば、抵抗R8の値を変更することなく、目的を達成
することができる。このように、NPNトランジスタQ
6のエミッタサイズを大きくすることにより、更に高ゲ
インとすることができ、チップ面積の増大を極力阻止す
ることができる。
合、例えばゲインを更に2倍とするときでも、n=1と
すれば、抵抗R8の値を変更することなく、目的を達成
することができる。このように、NPNトランジスタQ
6のエミッタサイズを大きくすることにより、更に高ゲ
インとすることができ、チップ面積の増大を極力阻止す
ることができる。
【0035】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、入力インピーダンスによる影響が
少なく、且つ差動入力段トランジスタのVBEの変化によ
る誤差も生じない出力が得られる差動増幅回路を提供す
ることができる。更に高ゲイン時も極力ICチップ面積
の増大を防止し、IC化を容易にする差動増幅回路を簡
単な構成で実現することができる。
に、本発明によれば、入力インピーダンスによる影響が
少なく、且つ差動入力段トランジスタのVBEの変化によ
る誤差も生じない出力が得られる差動増幅回路を提供す
ることができる。更に高ゲイン時も極力ICチップ面積
の増大を防止し、IC化を容易にする差動増幅回路を簡
単な構成で実現することができる。
【図面の簡単な説明】
【図1】本発明に係る差動増幅回路の第1実施例を示す
回路構成図である。
回路構成図である。
【図2】第2実施例を示す回路構成図である。
【図3】従来の磁気抵抗素子用の増幅回路の構成例を示
す回路構成図である。
す回路構成図である。
【図4】図3に示した従来例における外部磁界と磁気抵
抗素子の接続点の電圧との関係を示す図である。
抗素子の接続点の電圧との関係を示す図である。
【図5】従来の増幅回路の他の構成例を示す回路構成図
である。
である。
11,12 入力端子 13 出力端子 14 第1のカレントミラー回路 15 第2のカレントミラー回路 MR1,MR2 磁気抵抗素子 I1,I2,I3,I4 定電流源
Claims (2)
- 【請求項1】 一端を電源に接続した第1の磁気抵抗素
子と、一端を第1の磁気抵抗素子の他端と接続し他端を
接地した第2の磁気抵抗素子と、一端を電源に接続した
第1の抵抗と、一端を第1の抵抗の他端と接続し他端を
接地した第2の抵抗と、第1及び第2の抵抗の接続点に
ベースを接続しエミッタを第1の定電流源にコレクタを
第3の定電流源に接続した第1のトランジスタと、第1
及び第2の磁気抵抗素子の接続点にベースを接続しエミ
ッタを第2の定電流源にコレクタを第4の定電流源に接
続した第2のトランジスタと、第1及び第2のトランジ
スタのエミッタ間に接続した第3の抵抗と、ベースを第
1のトランジスタのコレクタにエミッタを第1のトラン
ジスタのエミッタにコレクタを第1のカレントミラー回
路の入力に接続した第3のトランジスタと、ベースを第
2のトランジスタのコレクタにエミッタを第2のトラン
ジスタのエミッタにコレクタを第1のカレントミラー回
路の出力と第2のカレントミラー回路の入力に接続した
第4のトランジスタと、第2のカレントミラー回路の出
力に接続した出力端子と、出力端子に一端を接続し他端
を接地した第4の抵抗とで構成したことを特徴とする差
動増幅回路。 - 【請求項2】 前記請求項1記載の差動増幅回路におい
て、前記第2のカレントミラー回路の出力と出力端子と
の間に、ベースとコレクタを前記第2のカレントミラー
回路の出力にエミッタを出力端子に接続した第5のトラ
ンジスタを設けると共に、ベースを第5のトランジスタ
のベースにコレクタを電源にエミッタを出力端子に接続
した第6のトランジスタを設けたことを特徴とする差動
増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4310852A JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4310852A JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06140847A true JPH06140847A (ja) | 1994-05-20 |
Family
ID=18010172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4310852A Withdrawn JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06140847A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5598117A (en) * | 1993-07-05 | 1997-01-28 | Nec Corporation | MOS differential voltage-to-current converter circuit with improved linearity |
-
1992
- 1992-10-27 JP JP4310852A patent/JPH06140847A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5598117A (en) * | 1993-07-05 | 1997-01-28 | Nec Corporation | MOS differential voltage-to-current converter circuit with improved linearity |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |