JPH06140847A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH06140847A JPH06140847A JP4310852A JP31085292A JPH06140847A JP H06140847 A JPH06140847 A JP H06140847A JP 4310852 A JP4310852 A JP 4310852A JP 31085292 A JP31085292 A JP 31085292A JP H06140847 A JPH06140847 A JP H06140847A
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Abstract
(57)【要約】
【目的】 差動入力段トランジスタのＶBEの変化による
出力誤差を低減すると共にＩＣ化に適した差動増幅回路
を提供する。 【構成】 直列接続したＭＲ１，ＭＲ２の接続点にＱ２
のベースを接続し、直列接続したＲ１，Ｒ２の接続点に
Ｑ１のベースを接続し、Ｑ１，Ｑ２のエミッタ間にＲ７
を接続する。Ｑ１のエミッタにはＩ１及びＱ３のエミッ
タを接続し、コレクタにはＩ３及びＱ３のベースを接続
し、Ｑ２のエミッタにはＩ２及びＱ４のエミッタを接続
し、コレクタにはＩ４及びＱ４のベースを接続し、Ｑ３
のコレクタには第１のカレントミラー回路14の入力を接
続し、Ｑ４のコレクタには第１のカレントミラー回路14
の出力及び第２のカレントミラー回路15の入力を接続
し、その出力に出力端子13を接続して差動増幅回路を構
成する。
出力誤差を低減すると共にＩＣ化に適した差動増幅回路
を提供する。 【構成】 直列接続したＭＲ１，ＭＲ２の接続点にＱ２
のベースを接続し、直列接続したＲ１，Ｒ２の接続点に
Ｑ１のベースを接続し、Ｑ１，Ｑ２のエミッタ間にＲ７
を接続する。Ｑ１のエミッタにはＩ１及びＱ３のエミッ
タを接続し、コレクタにはＩ３及びＱ３のベースを接続
し、Ｑ２のエミッタにはＩ２及びＱ４のエミッタを接続
し、コレクタにはＩ４及びＱ４のベースを接続し、Ｑ３
のコレクタには第１のカレントミラー回路14の入力を接
続し、Ｑ４のコレクタには第１のカレントミラー回路14
の出力及び第２のカレントミラー回路15の入力を接続
し、その出力に出力端子13を接続して差動増幅回路を構
成する。
Description
【０００１】
【産業上の利用分野】この発明は、磁気抵抗素子の増幅
回路に関し、特に、誤差を少なくすると共にＩＣ化に適
した磁気抵抗素子用の差動増幅回路に関する。
回路に関し、特に、誤差を少なくすると共にＩＣ化に適
した磁気抵抗素子用の差動増幅回路に関する。
【０００２】
【従来の技術】従来、磁気抵抗素子用の増幅回路として
は、図３に示すように、差動増幅器を用いた構成のもの
がある。図３において、ＭＲ１，ＭＲ２は一端を互いに
接続した磁気抵抗素子で、共通接続点には抵抗Ｒ５の一
端が接続されている。Ｒ１，Ｒ２は一端を互いに接続し
た抵抗で、共通接続点には抵抗Ｒ３の一端が接続されて
いる。そして磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端は
電源に接続され、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の他
端はＧＮＤに接続されている。また抵抗Ｒ３の他端は抵
抗Ｒ４の一端に接続されると共に、オペアンプ１の一方
の入力に接続されている。抵抗Ｒ５の他端は抵抗Ｒ６の
一端に接続されると共に、オペアンプ１の他方の入力に
接続されている。そして抵抗Ｒ４の他端はオペアンプ１
の出力及び出力端子２に接続されており、抵抗Ｒ６の他
端はＧＮＤに接続して増幅回路を構成している。
は、図３に示すように、差動増幅器を用いた構成のもの
がある。図３において、ＭＲ１，ＭＲ２は一端を互いに
接続した磁気抵抗素子で、共通接続点には抵抗Ｒ５の一
端が接続されている。Ｒ１，Ｒ２は一端を互いに接続し
た抵抗で、共通接続点には抵抗Ｒ３の一端が接続されて
いる。そして磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端は
電源に接続され、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の他
端はＧＮＤに接続されている。また抵抗Ｒ３の他端は抵
抗Ｒ４の一端に接続されると共に、オペアンプ１の一方
の入力に接続されている。抵抗Ｒ５の他端は抵抗Ｒ６の
一端に接続されると共に、オペアンプ１の他方の入力に
接続されている。そして抵抗Ｒ４の他端はオペアンプ１
の出力及び出力端子２に接続されており、抵抗Ｒ６の他
端はＧＮＤに接続して増幅回路を構成している。
【０００３】次に、このように構成された増幅回路の動
作について説明する。磁気抵抗素子ＭＲ１，ＭＲ２は外
部磁界を受けると、その内部抵抗が変化し、その共通接
続点Ａの電圧が変化する。なお、磁気抵抗素子ＭＲ１，
ＭＲ２の内部抵抗は、外部磁界を受けると、一方の抵抗
値は増加し、他方の抵抗値は減少するように構成されて
いる。外部磁界が印加されない状態で第１及び第２の磁
気抵抗素子ＭＲ１，ＭＲ２の抵抗値ＭＲ1 ，ＭＲ2 が、
ＭＲ1 ＝ＭＲ2 となる場合の、外部磁界と接続点Ａの電
圧の関係を図４に示す。図４からわかるように、外部磁
界が強くなると、接続点Ａの電圧が高くなることがわか
る。但し、磁気抵抗素子の感度は低く、実際には後段に
高ゲインの増幅回路を接続する必要がある。
作について説明する。磁気抵抗素子ＭＲ１，ＭＲ２は外
部磁界を受けると、その内部抵抗が変化し、その共通接
続点Ａの電圧が変化する。なお、磁気抵抗素子ＭＲ１，
ＭＲ２の内部抵抗は、外部磁界を受けると、一方の抵抗
値は増加し、他方の抵抗値は減少するように構成されて
いる。外部磁界が印加されない状態で第１及び第２の磁
気抵抗素子ＭＲ１，ＭＲ２の抵抗値ＭＲ1 ，ＭＲ2 が、
ＭＲ1 ＝ＭＲ2 となる場合の、外部磁界と接続点Ａの電
圧の関係を図４に示す。図４からわかるように、外部磁
界が強くなると、接続点Ａの電圧が高くなることがわか
る。但し、磁気抵抗素子の感度は低く、実際には後段に
高ゲインの増幅回路を接続する必要がある。
【０００４】図３に示した増幅回路において、抵抗Ｒ
３，Ｒ４，Ｒ５，Ｒ６及びオペアンプ１で差動増幅器を
構成しており、接続点Ａの電圧をＶＡ′、抵抗Ｒ１，Ｒ
２の接続点Ｂの電圧をＶＢ′とし、Ｒ3 ＝Ｒ5 ，Ｒ4 ＝
Ｒ6 とすると（但しＲ3 ，Ｒ4，Ｒ5 ，Ｒ6 は抵抗Ｒ
３，Ｒ４，Ｒ５，Ｒ６の抵抗値）、出力ＶOUT は次式
（１）で表される。 ＶOUT ＝Ｒ4 ／Ｒ3 ・（ＶＡ′−ＶＢ′） ・・・・・（１）
３，Ｒ４，Ｒ５，Ｒ６及びオペアンプ１で差動増幅器を
構成しており、接続点Ａの電圧をＶＡ′、抵抗Ｒ１，Ｒ
２の接続点Ｂの電圧をＶＢ′とし、Ｒ3 ＝Ｒ5 ，Ｒ4 ＝
Ｒ6 とすると（但しＲ3 ，Ｒ4，Ｒ5 ，Ｒ6 は抵抗Ｒ
３，Ｒ４，Ｒ５，Ｒ６の抵抗値）、出力ＶOUT は次式
（１）で表される。 ＶOUT ＝Ｒ4 ／Ｒ3 ・（ＶＡ′−ＶＢ′） ・・・・・（１）
【０００５】ここで、Ｒ1 ＝Ｒ2 とすると（但しＲ1 ，
Ｒ2 は抵抗Ｒ１，Ｒ２の抵抗値）、外部磁界の影響がな
い場合、ＶＡ′＝ＶＢ′となり、出力ＶOUT には０Ｖが
出力される。そして外部磁界が強くなると、出力ＶOUT
は上昇する。このようにして、磁気抵抗素子の抵抗変化
を増幅して出力端子２に出力するようになっている。
Ｒ2 は抵抗Ｒ１，Ｒ２の抵抗値）、外部磁界の影響がな
い場合、ＶＡ′＝ＶＢ′となり、出力ＶOUT には０Ｖが
出力される。そして外部磁界が強くなると、出力ＶOUT
は上昇する。このようにして、磁気抵抗素子の抵抗変化
を増幅して出力端子２に出力するようになっている。
【０００６】しかし、ここで入力インピーダンスの影響
が問題になる。すなわち、通常、磁気抵抗素子の抵抗値
は数ＫΩ〜数十ＫΩであり、入力インピーダンスの影響
を考慮すると、次式（２）に示す条件が必要となる。 ＭＲ1 ，ＭＲ2 ，Ｒ1 ，Ｒ2 ＜Ｒ3 ，Ｒ5 ・・・・・（２）
が問題になる。すなわち、通常、磁気抵抗素子の抵抗値
は数ＫΩ〜数十ＫΩであり、入力インピーダンスの影響
を考慮すると、次式（２）に示す条件が必要となる。 ＭＲ1 ，ＭＲ2 ，Ｒ1 ，Ｒ2 ＜Ｒ3 ，Ｒ5 ・・・・・（２）
【０００７】また上記のように高ゲインの増幅が必要な
ので、次式（３）の条件が必要である。 Ｒ3 ，Ｒ5 ＜Ｒ4 ，Ｒ6 ・・・・・（３）
ので、次式（３）の条件が必要である。 Ｒ3 ，Ｒ5 ＜Ｒ4 ，Ｒ6 ・・・・・（３）
【０００８】例えば、ＭＲ1 ＝ＭＲ2 ＝Ｒ1 ＝Ｒ2 ＝10
ＫΩとし、増幅回路のゲインを50倍とすると、上記
（２），（３）式より、Ｒ3 ，Ｒ5 は100 ＫΩ程度、Ｒ
4 ，Ｒ6は５ＭΩ程度必要となる。
ＫΩとし、増幅回路のゲインを50倍とすると、上記
（２），（３）式より、Ｒ3 ，Ｒ5 は100 ＫΩ程度、Ｒ
4 ，Ｒ6は５ＭΩ程度必要となる。
【０００９】しかしながら、通常、ＩＣ内で形成できる
抵抗値は100 ＫΩ以下であり、上記Ｒ4 ，Ｒ6 の値であ
る５ＭΩをＩＣ化するには非常に困難である。この問題
点を解決した増幅回路を図５に示す。
抵抗値は100 ＫΩ以下であり、上記Ｒ4 ，Ｒ6 の値であ
る５ＭΩをＩＣ化するには非常に困難である。この問題
点を解決した増幅回路を図５に示す。
【００１０】図５において、ＭＲ１，ＭＲ２は一端を互
いに接続した磁気抵抗素子で、その共通接続点Ａは入力
端子12を通して更にＮＰＮトランジスタＱ２のベースに
接続されている。Ｒ１，Ｒ２は一端を互いに接続した抵
抗で、その共通接続点Ｂは入力端子11を通して更にＮＰ
ＮトランジスタＱ１のベースに接続されている。そして
磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端は電源に接続さ
れ、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の他端はＧＮＤに
接続されている。ＮＰＮトランジスタＱ１のエミッタは
抵抗Ｒ７の一端、及び他端が接地された定電流源Ｉ１の
一端に接続されている。ＮＰＮトランジスタＱ２のエミ
ッタは抵抗Ｒ７の他端、及び他端が接地された定電流源
Ｉ２の一端に接続されている。ＮＰＮトランジスタＱ１
のコレクタは第１のカレントミラー回路14の入力に接続
され、該カレントミラー回路14の出力は、第２のカレン
トミラー回路15の入力に接続されると共に、ＮＰＮトラ
ンジスタＱ２のコレクタに接続されている。そして第２
のカレントミラー回路15の出力は、他端を接地した抵抗
Ｒ８及び出力端子13に接続されている。
いに接続した磁気抵抗素子で、その共通接続点Ａは入力
端子12を通して更にＮＰＮトランジスタＱ２のベースに
接続されている。Ｒ１，Ｒ２は一端を互いに接続した抵
抗で、その共通接続点Ｂは入力端子11を通して更にＮＰ
ＮトランジスタＱ１のベースに接続されている。そして
磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端は電源に接続さ
れ、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の他端はＧＮＤに
接続されている。ＮＰＮトランジスタＱ１のエミッタは
抵抗Ｒ７の一端、及び他端が接地された定電流源Ｉ１の
一端に接続されている。ＮＰＮトランジスタＱ２のエミ
ッタは抵抗Ｒ７の他端、及び他端が接地された定電流源
Ｉ２の一端に接続されている。ＮＰＮトランジスタＱ１
のコレクタは第１のカレントミラー回路14の入力に接続
され、該カレントミラー回路14の出力は、第２のカレン
トミラー回路15の入力に接続されると共に、ＮＰＮトラ
ンジスタＱ２のコレクタに接続されている。そして第２
のカレントミラー回路15の出力は、他端を接地した抵抗
Ｒ８及び出力端子13に接続されている。
【００１１】次に、このように構成した増幅回路の動作
について説明する。接続点Ａの電圧をＶＡ、接続点Ｂの
電圧をＶＢとし、Ｉ1 ＝Ｉ2 とすると（但しＩ1 ，Ｉ2
は定電流源Ｉ１，Ｉ２の定電流値）、出力ＶOUT は次式
（４）で表される。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ・・・・・（４） 但し、Ｒ7 ，Ｒ8 は抵抗Ｒ７，Ｒ８の抵抗値である。
について説明する。接続点Ａの電圧をＶＡ、接続点Ｂの
電圧をＶＢとし、Ｉ1 ＝Ｉ2 とすると（但しＩ1 ，Ｉ2
は定電流源Ｉ１，Ｉ２の定電流値）、出力ＶOUT は次式
（４）で表される。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ・・・・・（４） 但し、Ｒ7 ，Ｒ8 は抵抗Ｒ７，Ｒ８の抵抗値である。
【００１２】例えば、ゲインを50倍とした場合、Ｒ7 を
２ＫΩとすると、Ｒ8 は（４）式より50ＫΩとなり、Ｉ
Ｃ化に問題ない値で実現できる。そして図３に示した増
幅回路において問題となった入力インピーダンスの影響
も、この増幅回路においては、入力端子11，12からみた
入力インピーダンスは、磁気抵抗素子ＭＲ１，ＭＲ２，
抵抗Ｒ１，Ｒ２の抵抗値に比べ非常に大きくなり、影響
はなくなることがわかる。
２ＫΩとすると、Ｒ8 は（４）式より50ＫΩとなり、Ｉ
Ｃ化に問題ない値で実現できる。そして図３に示した増
幅回路において問題となった入力インピーダンスの影響
も、この増幅回路においては、入力端子11，12からみた
入力インピーダンスは、磁気抵抗素子ＭＲ１，ＭＲ２，
抵抗Ｒ１，Ｒ２の抵抗値に比べ非常に大きくなり、影響
はなくなることがわかる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記図
５に示した従来の増幅回路においては、実際にはＮＰＮ
トランジスタＱ１及びＱ２のＶBE変化により、出力Ｖ
OUT に誤差が生じてしまう。例えば、Ｒ7 ＝２ＫΩ，Ｒ
8 ＝50ＫΩ，Ｉ1 ＝Ｉ2 ＝100 μＡ，ＶＡ−ＶＢ＝50ｍ
Ｖとして、（４）式に代入すると、出力ＶOUT は次式
（５）のようになる。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ＝2.５（Ｖ） ・・・・・（５）
５に示した従来の増幅回路においては、実際にはＮＰＮ
トランジスタＱ１及びＱ２のＶBE変化により、出力Ｖ
OUT に誤差が生じてしまう。例えば、Ｒ7 ＝２ＫΩ，Ｒ
8 ＝50ＫΩ，Ｉ1 ＝Ｉ2 ＝100 μＡ，ＶＡ−ＶＢ＝50ｍ
Ｖとして、（４）式に代入すると、出力ＶOUT は次式
（５）のようになる。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ＝2.５（Ｖ） ・・・・・（５）
【００１４】しかしながら、ＮＰＮトランジスタＱ１，
Ｑ２のＶBEを考慮すると、（５）式は次式（６）のよう
になる。 ＶOUT ＝２［（ＶＡ−ＶBEQ2）−（ＶＢ−ＶBEQ1）］・Ｒ8 ／Ｒ7 ・・・・・（６）
Ｑ２のＶBEを考慮すると、（５）式は次式（６）のよう
になる。 ＶOUT ＝２［（ＶＡ−ＶBEQ2）−（ＶＢ−ＶBEQ1）］・Ｒ8 ／Ｒ7 ・・・・・（６）
【００１５】但し、ＶBEQ1，ＶBEQ2は、トランジスタＱ
１，Ｑ２のＶBEである。上記（６）式を満足するよう
に、抵抗Ｒ７の両端にかかる電圧を算出すると、約34ｍ
Ｖとなり、出力ＶOUT は1.７Ｖとなってしまい、約32％
の誤差が生じてしまう。
１，Ｑ２のＶBEである。上記（６）式を満足するよう
に、抵抗Ｒ７の両端にかかる電圧を算出すると、約34ｍ
Ｖとなり、出力ＶOUT は1.７Ｖとなってしまい、約32％
の誤差が生じてしまう。
【００１６】本発明は、従来の増幅回路の上記問題点を
解消するためになされたもので、出力誤差を低減すると
共にＩＣ化に適した磁気抵抗素子用の差動増幅回路を提
供することを目的とする。
解消するためになされたもので、出力誤差を低減すると
共にＩＣ化に適した磁気抵抗素子用の差動増幅回路を提
供することを目的とする。
【００１７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、一端を電源に接続した第１の磁
気抵抗素子と、一端を第１の磁気抵抗素子の他端と接続
し他端を接地した第２の磁気抵抗素子と、一端を電源に
接続した第１の抵抗と、一端を第１の抵抗の他端と接続
し他端を接地した第２の抵抗と、第１及び第２の抵抗の
接続点にベースを接続しエミッタを第１の定電流源にコ
レクタを第３の定電流源に接続した第１のトランジスタ
と、第１及び第２の磁気抵抗素子の接続点にベースを接
続しエミッタを第２の定電流源にコレクタを第４の定電
流源に接続した第２のトランジスタと、第１及び第２の
トランジスタのエミッタ間に接続した第３の抵抗と、ベ
ースを第１のトランジスタのコレクタにエミッタを第１
のトランジスタのエミッタにコレクタを第１のカレント
ミラー回路の入力に接続した第３のトランジスタと、ベ
ースを第２のトランジスタのコレクタにエミッタを第２
のトランジスタのエミッタにコレクタを第１のカレント
ミラー回路の出力と第２のカレントミラー回路の入力に
接続した第４のトランジスタと、第２のカレントミラー
回路の出力に接続した出力端子と、出力端子に一端を接
続し他端を接地した第４の抵抗とで差動増幅回路を構成
するものである。
決するため、本発明は、一端を電源に接続した第１の磁
気抵抗素子と、一端を第１の磁気抵抗素子の他端と接続
し他端を接地した第２の磁気抵抗素子と、一端を電源に
接続した第１の抵抗と、一端を第１の抵抗の他端と接続
し他端を接地した第２の抵抗と、第１及び第２の抵抗の
接続点にベースを接続しエミッタを第１の定電流源にコ
レクタを第３の定電流源に接続した第１のトランジスタ
と、第１及び第２の磁気抵抗素子の接続点にベースを接
続しエミッタを第２の定電流源にコレクタを第４の定電
流源に接続した第２のトランジスタと、第１及び第２の
トランジスタのエミッタ間に接続した第３の抵抗と、ベ
ースを第１のトランジスタのコレクタにエミッタを第１
のトランジスタのエミッタにコレクタを第１のカレント
ミラー回路の入力に接続した第３のトランジスタと、ベ
ースを第２のトランジスタのコレクタにエミッタを第２
のトランジスタのエミッタにコレクタを第１のカレント
ミラー回路の出力と第２のカレントミラー回路の入力に
接続した第４のトランジスタと、第２のカレントミラー
回路の出力に接続した出力端子と、出力端子に一端を接
続し他端を接地した第４の抵抗とで差動増幅回路を構成
するものである。
【００１８】このように構成した差動増幅回路におい
て、第１及び第２の定電流源の定電流を等しくし、第３
及び第４の定電流源の定電流を等しくして、且つ第１の
定電流源の定電流源を第３の定電流源の定電流より大に
した場合、第１のトランジスタには第３の定電流源の定
電流が流れ、第２のトランジスタには第４の定電流源の
定電流が流れる。そして第１及び第２のトランジスタの
エミッタ間に接続された第３の抵抗には、第３及び第４
のトランジスタを介して、第１及び第２のカレントミラ
ー回路より電流が流れる。このため第３の抵抗に流れる
電流により、第１及び第２のトランジスタのＶBEが変化
することはない。したがって差動入力段の第１及び第２
のトランジスタのＶBEの変化による出力誤差の発生は阻
止される。
て、第１及び第２の定電流源の定電流を等しくし、第３
及び第４の定電流源の定電流を等しくして、且つ第１の
定電流源の定電流源を第３の定電流源の定電流より大に
した場合、第１のトランジスタには第３の定電流源の定
電流が流れ、第２のトランジスタには第４の定電流源の
定電流が流れる。そして第１及び第２のトランジスタの
エミッタ間に接続された第３の抵抗には、第３及び第４
のトランジスタを介して、第１及び第２のカレントミラ
ー回路より電流が流れる。このため第３の抵抗に流れる
電流により、第１及び第２のトランジスタのＶBEが変化
することはない。したがって差動入力段の第１及び第２
のトランジスタのＶBEの変化による出力誤差の発生は阻
止される。
【００１９】
【実施例】次に実施例について説明する。図１は、本発
明に係る差動増幅回路の第１実施例を示す回路構成図
で、図５に示した従来例と同一又は対応する部材には同
一符号を付して示している。図１において、ＭＲ１，Ｍ
Ｒ２は一端を互いに接続した磁気抵抗素子で、その共通
接続点Ａは入力端子12を通して更にＮＰＮトランジスタ
Ｑ２のベースに接続されている。Ｒ１，Ｒ２は一端を互
いに接続した抵抗で、その共通接続点Ｂは入力端子11を
通して更にＮＰＮトランジスタＱ１のベースに接続され
ている。そして磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端
は電源に接続され、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の
他端はＧＮＤに接続されている。ＮＰＮトランジスタＱ
１のエミッタは、ＮＰＮトランジスタＱ３のエミッタ及
び抵抗Ｒ７の一端に接続されると共に、更に他端が接地
された定電流源Ｉ１に接続されている。一方、ＮＰＮト
ランジスタＱ２のエミッタは、ＮＰＮトランジスタＱ４
のエミッタ及び抵抗Ｒ７の他端に接続されると共に、更
に他端が接地された定電流源Ｉ２に接続されている。
明に係る差動増幅回路の第１実施例を示す回路構成図
で、図５に示した従来例と同一又は対応する部材には同
一符号を付して示している。図１において、ＭＲ１，Ｍ
Ｒ２は一端を互いに接続した磁気抵抗素子で、その共通
接続点Ａは入力端子12を通して更にＮＰＮトランジスタ
Ｑ２のベースに接続されている。Ｒ１，Ｒ２は一端を互
いに接続した抵抗で、その共通接続点Ｂは入力端子11を
通して更にＮＰＮトランジスタＱ１のベースに接続され
ている。そして磁気抵抗素子ＭＲ１及び抵抗Ｒ１の他端
は電源に接続され、磁気抵抗素子ＭＲ２及び抵抗Ｒ２の
他端はＧＮＤに接続されている。ＮＰＮトランジスタＱ
１のエミッタは、ＮＰＮトランジスタＱ３のエミッタ及
び抵抗Ｒ７の一端に接続されると共に、更に他端が接地
された定電流源Ｉ１に接続されている。一方、ＮＰＮト
ランジスタＱ２のエミッタは、ＮＰＮトランジスタＱ４
のエミッタ及び抵抗Ｒ７の他端に接続されると共に、更
に他端が接地された定電流源Ｉ２に接続されている。
【００２０】またＮＰＮトランジスタＱ１のコレクタ
は、ＮＰＮトランジスタＱ３のベース及び他端が電源に
接続された定電流源Ｉ３に接続され、ＮＰＮトランジス
タＱ２のコレクタは、ＮＰＮトランジスタＱ４のベース
及び他端が電源に接続された定電流源Ｉ４に接続されて
いる。ＮＰＮトランジスタＱ３のコレクタは、第１のカ
レントミラー回路14の入力に接続され、第１のカレント
ミラー回路14の出力は、ＮＰＮトランジスタＱ４のコレ
クタ及び第２のカレントミラー回路15の入力に接続され
ている。第２のカレントミラー回路15の出力は、他端が
接地された抵抗Ｒ８及び出力端子13に接続されている。
は、ＮＰＮトランジスタＱ３のベース及び他端が電源に
接続された定電流源Ｉ３に接続され、ＮＰＮトランジス
タＱ２のコレクタは、ＮＰＮトランジスタＱ４のベース
及び他端が電源に接続された定電流源Ｉ４に接続されて
いる。ＮＰＮトランジスタＱ３のコレクタは、第１のカ
レントミラー回路14の入力に接続され、第１のカレント
ミラー回路14の出力は、ＮＰＮトランジスタＱ４のコレ
クタ及び第２のカレントミラー回路15の入力に接続され
ている。第２のカレントミラー回路15の出力は、他端が
接地された抵抗Ｒ８及び出力端子13に接続されている。
【００２１】次に、このように構成された差動増幅回路
の動作について説明する。まず、定電流源Ｉ１，Ｉ２，
Ｉ３，Ｉ４の定電流値をＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 とし、
Ｉ1＝Ｉ2 ，Ｉ3 ＝Ｉ4 及びＩ1 ＞Ｉ3 とした場合、Ｎ
ＰＮトランジスタＱ１には定電流Ｉ3 が流れ、ＮＰＮト
ランジスタＱ２には定電流Ｉ4 が流れる。抵抗Ｒ７に流
れる電流は、ＮＰＮトランジスタＱ３，Ｑ４を介して第
１のカレントミラー回路14及び第２のカレントミラー回
路15より流れる。このため、図５に示した従来の増幅回
路のように、抵抗Ｒ７に流れる電流で、ＮＰＮトランジ
スタＱ１，Ｑ２のＶBEが変化することがない。
の動作について説明する。まず、定電流源Ｉ１，Ｉ２，
Ｉ３，Ｉ４の定電流値をＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 とし、
Ｉ1＝Ｉ2 ，Ｉ3 ＝Ｉ4 及びＩ1 ＞Ｉ3 とした場合、Ｎ
ＰＮトランジスタＱ１には定電流Ｉ3 が流れ、ＮＰＮト
ランジスタＱ２には定電流Ｉ4 が流れる。抵抗Ｒ７に流
れる電流は、ＮＰＮトランジスタＱ３，Ｑ４を介して第
１のカレントミラー回路14及び第２のカレントミラー回
路15より流れる。このため、図５に示した従来の増幅回
路のように、抵抗Ｒ７に流れる電流で、ＮＰＮトランジ
スタＱ１，Ｑ２のＶBEが変化することがない。
【００２２】次に、抵抗Ｒ７に流れる電流をｉとする
と、ＮＰＮトランジスタＱ４のコレクタ電流ＩC4は、次
式（７）で表される。 ＩC4＝Ｉ2 −Ｉ4 ＋ｉ ・・・・・（７）
と、ＮＰＮトランジスタＱ４のコレクタ電流ＩC4は、次
式（７）で表される。 ＩC4＝Ｉ2 −Ｉ4 ＋ｉ ・・・・・（７）
【００２３】また、ＮＰＮトランジスタＱ３のコレクタ
電流ＩC3は、次式（８）で表される。 ＩC3＝Ｉ1 −Ｉ3 −ｉ ・・・・・（８）
電流ＩC3は、次式（８）で表される。 ＩC3＝Ｉ1 −Ｉ3 −ｉ ・・・・・（８）
【００２４】第２のカレントミラー回路の入力電流をＩ
5 とすると、この入力電流Ｉ5 は、上記（７）式及び
（８）式より次式（９）で表される。 Ｉ5 ＝（Ｉ2 −Ｉ4 ＋ｉ）−（Ｉ1 −Ｉ3 −ｉ） ・・・・・（９）
5 とすると、この入力電流Ｉ5 は、上記（７）式及び
（８）式より次式（９）で表される。 Ｉ5 ＝（Ｉ2 −Ｉ4 ＋ｉ）−（Ｉ1 −Ｉ3 −ｉ） ・・・・・（９）
【００２５】ここで、Ｉ1 ＝Ｉ2 ，Ｉ3 ＝Ｉ4 なので、
次式（10）が得られる。 Ｉ5 ＝２ｉ ・・・・・（10）
次式（10）が得られる。 Ｉ5 ＝２ｉ ・・・・・（10）
【００２６】したがって、出力ＶOUT は次式（11）で表
される。 ＶOUT ＝２ｉ×Ｒ8 ・・・・・（11）
される。 ＶOUT ＝２ｉ×Ｒ8 ・・・・・（11）
【００２７】ここで、接続点Ａの電圧をＶＡ、接続点Ｂ
の電圧をＶＢとすると、次式（12）が得られる。 ＶOUT ＝２［（ＶＡ−ＶBEQ2）−（ＶＢ−ＶBEQ1）］・Ｒ8 ／Ｒ7 ・・・・・（12）
の電圧をＶＢとすると、次式（12）が得られる。 ＶOUT ＝２［（ＶＡ−ＶBEQ2）−（ＶＢ−ＶBEQ1）］・Ｒ8 ／Ｒ7 ・・・・・（12）
【００２８】上記のように、ＮＰＮトランジスタＱ１及
びＱ２のコレクタ電流は一定なので、次式（13）が成立
する。 ＶBEQ2＝ＶBEQ1 ・・・・・（13）
びＱ２のコレクタ電流は一定なので、次式（13）が成立
する。 ＶBEQ2＝ＶBEQ1 ・・・・・（13）
【００２９】上記（12）式に（13）式を代入すると、次
式（14）が得られる。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ・・・・・（14）
式（14）が得られる。 ＶOUT ＝２（ＶＡ−ＶＢ）・Ｒ8 ／Ｒ7 ・・・・・（14）
【００３０】ここで、Ｒ7 ＝２ＫΩ，Ｒ8 ＝50ＫΩ，
（ＶＡ−ＶＢ）＝50ｍＶとすると、（14）式より、Ｖ
OUT ＝2.５Ｖとなり、トランジスタＱ１，Ｑ２のＶBEの
変化による出力ＶOUT の誤差のないことがわかる。
（ＶＡ−ＶＢ）＝50ｍＶとすると、（14）式より、Ｖ
OUT ＝2.５Ｖとなり、トランジスタＱ１，Ｑ２のＶBEの
変化による出力ＶOUT の誤差のないことがわかる。
【００３１】上記第１実施例において、更にゲインを高
く設定する必要がある場合、抵抗Ｒ８の値を大きくする
必要がある。ＩＣ化を考えた場合、抵抗値の増大はチッ
プ面積の増大、すなわちコストアップとなる。この点を
改良した第２実施例を図２に示す。
く設定する必要がある場合、抵抗Ｒ８の値を大きくする
必要がある。ＩＣ化を考えた場合、抵抗値の増大はチッ
プ面積の増大、すなわちコストアップとなる。この点を
改良した第２実施例を図２に示す。
【００３２】この実施例は、図１に示した第１実施例に
おける第２のカレントミラー回路15の出力と出力端子13
及び抵抗Ｒ８の間に、電流増幅器を接続したものであ
り、図１に示した第１実施例と共通の各構成部材には、
同一符号を付し、その説明を省略し、相違点についての
み説明する。すなわち、この実施例においては、第２の
カレントミラー回路15の出力に、ＮＰＮトランジスタＱ
５のベース及びコレクタ、並びにＮＰＮトランジスタＱ
６のベースを接続し、ＮＰＮトランジスタＱ５のエミッ
タをＮＰＮトランジスタＱ６のエミッタ及び出力端子13
並びに他端が接地された抵抗Ｒ８の一端に接続し、ＮＰ
ＮトランジスタＱ６のコレクタを電源に接続して構成す
るものである。
おける第２のカレントミラー回路15の出力と出力端子13
及び抵抗Ｒ８の間に、電流増幅器を接続したものであ
り、図１に示した第１実施例と共通の各構成部材には、
同一符号を付し、その説明を省略し、相違点についての
み説明する。すなわち、この実施例においては、第２の
カレントミラー回路15の出力に、ＮＰＮトランジスタＱ
５のベース及びコレクタ、並びにＮＰＮトランジスタＱ
６のベースを接続し、ＮＰＮトランジスタＱ５のエミッ
タをＮＰＮトランジスタＱ６のエミッタ及び出力端子13
並びに他端が接地された抵抗Ｒ８の一端に接続し、ＮＰ
ＮトランジスタＱ６のコレクタを電源に接続して構成す
るものである。
【００３３】このように構成した差動増幅回路におい
て、ＮＰＮトランジスタＱ６のエミッタサイズをｎ倍と
し、第１実施例と同様に、接続点Ａの電圧をＶＡ、接続
点Ｂの電圧をＶＢとし、Ｉ1 ＝Ｉ2 ，Ｉ3 ＝Ｉ4 ，Ｉ1
＞Ｉ3 とすると、出力ＶOUT は、次式（15）で表され
る。 ＶOUT ＝２（ＶＡ−ＶＢ）（ｎ＋１）・Ｒ8 ／Ｒ7 ・・・・・（15）
て、ＮＰＮトランジスタＱ６のエミッタサイズをｎ倍と
し、第１実施例と同様に、接続点Ａの電圧をＶＡ、接続
点Ｂの電圧をＶＢとし、Ｉ1 ＝Ｉ2 ，Ｉ3 ＝Ｉ4 ，Ｉ1
＞Ｉ3 とすると、出力ＶOUT は、次式（15）で表され
る。 ＶOUT ＝２（ＶＡ−ＶＢ）（ｎ＋１）・Ｒ8 ／Ｒ7 ・・・・・（15）
【００３４】上記（14）式と（15）式とを比較した場
合、例えばゲインを更に２倍とするときでも、ｎ＝１と
すれば、抵抗Ｒ８の値を変更することなく、目的を達成
することができる。このように、ＮＰＮトランジスタＱ
６のエミッタサイズを大きくすることにより、更に高ゲ
インとすることができ、チップ面積の増大を極力阻止す
ることができる。
合、例えばゲインを更に２倍とするときでも、ｎ＝１と
すれば、抵抗Ｒ８の値を変更することなく、目的を達成
することができる。このように、ＮＰＮトランジスタＱ
６のエミッタサイズを大きくすることにより、更に高ゲ
インとすることができ、チップ面積の増大を極力阻止す
ることができる。
【００３５】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、入力インピーダンスによる影響が
少なく、且つ差動入力段トランジスタのＶBEの変化によ
る誤差も生じない出力が得られる差動増幅回路を提供す
ることができる。更に高ゲイン時も極力ＩＣチップ面積
の増大を防止し、ＩＣ化を容易にする差動増幅回路を簡
単な構成で実現することができる。
に、本発明によれば、入力インピーダンスによる影響が
少なく、且つ差動入力段トランジスタのＶBEの変化によ
る誤差も生じない出力が得られる差動増幅回路を提供す
ることができる。更に高ゲイン時も極力ＩＣチップ面積
の増大を防止し、ＩＣ化を容易にする差動増幅回路を簡
単な構成で実現することができる。
【図面の簡単な説明】
【図１】本発明に係る差動増幅回路の第１実施例を示す
回路構成図である。
回路構成図である。
【図２】第２実施例を示す回路構成図である。
【図３】従来の磁気抵抗素子用の増幅回路の構成例を示
す回路構成図である。
す回路構成図である。
【図４】図３に示した従来例における外部磁界と磁気抵
抗素子の接続点の電圧との関係を示す図である。
抗素子の接続点の電圧との関係を示す図である。
【図５】従来の増幅回路の他の構成例を示す回路構成図
である。
である。
11，12 入力端子 13 出力端子 14 第１のカレントミラー回路 15 第２のカレントミラー回路 ＭＲ１，ＭＲ２ 磁気抵抗素子 Ｉ１，Ｉ２，Ｉ３，Ｉ４ 定電流源
Claims (2)
- 【請求項１】 一端を電源に接続した第１の磁気抵抗素
子と、一端を第１の磁気抵抗素子の他端と接続し他端を
接地した第２の磁気抵抗素子と、一端を電源に接続した
第１の抵抗と、一端を第１の抵抗の他端と接続し他端を
接地した第２の抵抗と、第１及び第２の抵抗の接続点に
ベースを接続しエミッタを第１の定電流源にコレクタを
第３の定電流源に接続した第１のトランジスタと、第１
及び第２の磁気抵抗素子の接続点にベースを接続しエミ
ッタを第２の定電流源にコレクタを第４の定電流源に接
続した第２のトランジスタと、第１及び第２のトランジ
スタのエミッタ間に接続した第３の抵抗と、ベースを第
１のトランジスタのコレクタにエミッタを第１のトラン
ジスタのエミッタにコレクタを第１のカレントミラー回
路の入力に接続した第３のトランジスタと、ベースを第
２のトランジスタのコレクタにエミッタを第２のトラン
ジスタのエミッタにコレクタを第１のカレントミラー回
路の出力と第２のカレントミラー回路の入力に接続した
第４のトランジスタと、第２のカレントミラー回路の出
力に接続した出力端子と、出力端子に一端を接続し他端
を接地した第４の抵抗とで構成したことを特徴とする差
動増幅回路。 - 【請求項２】 前記請求項１記載の差動増幅回路におい
て、前記第２のカレントミラー回路の出力と出力端子と
の間に、ベースとコレクタを前記第２のカレントミラー
回路の出力にエミッタを出力端子に接続した第５のトラ
ンジスタを設けると共に、ベースを第５のトランジスタ
のベースにコレクタを電源にエミッタを出力端子に接続
した第６のトランジスタを設けたことを特徴とする差動
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310852A JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310852A JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140847A true JPH06140847A (ja) | 1994-05-20 |
Family
ID=18010172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310852A Withdrawn JPH06140847A (ja) | 1992-10-27 | 1992-10-27 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598117A (en) * | 1993-07-05 | 1997-01-28 | Nec Corporation | MOS differential voltage-to-current converter circuit with improved linearity |
-
1992
- 1992-10-27 JP JP4310852A patent/JPH06140847A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598117A (en) * | 1993-07-05 | 1997-01-28 | Nec Corporation | MOS differential voltage-to-current converter circuit with improved linearity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |