JP3183246B2 - Digital PLL circuit - Google Patents
Digital PLL circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路に関し、特に、バースト信号に対応する基準クロッ
クの信号パターンを取得して位相を検出し、同位相に基
づいて入力データの位相同期をとるディジタルＰＬＬ回
路に関する。The present invention relates to a digital PLL.
More particularly, the present invention relates to a digital PLL circuit that acquires a signal pattern of a reference clock corresponding to a burst signal, detects a phase, and synchronizes phase of input data based on the phase.
【０００２】[0002]
【従来の技術】従来のディジタルＰＬＬ回路として、特
開平８−２３７１１７号公報に開示されたディジタルＰ
ＬＬ回路が知られている。このディジタルＰＬＬ回路１
００は、バースト信号受信時に基準クロック位相を取得
し、この取得した基準クロック位相に基づいて入力デー
タの位相同期をとっている。2. Description of the Related Art As a conventional digital PLL circuit, a digital PLL circuit disclosed in Japanese Patent Application Laid-Open No. 8-237117 has been disclosed.
LL circuits are known. This digital PLL circuit 1
Reference numeral 00 indicates that the reference clock phase is acquired when the burst signal is received, and the phase of the input data is synchronized based on the acquired reference clock phase.
【０００３】ディジタルＰＬＬ回路１００の基本構成に
ついて、図５に示すように、主要構成を簡略表現したブ
ロック図を参照しながら説明する。The basic configuration of the digital PLL circuit 100 will be described with reference to a block diagram in which the main configuration is simply represented as shown in FIG.
【０００４】同ディジタルＰＬＬ回路１００は、バース
ト信号入力端子１１０と多相クロック入力端子１２０と
に接続された位相検出回路１３０と、多相クロック入力
端子１２０と位相検出回路１３０とに接続されたクロッ
ク選択回路１４０とを備え、バースト信号入力端子１１
０から入力されたバースト信号に基づいて多相クロック
から基準クロック位相を取得すると、この基準クロック
位相に対応するクロックを多相クロックから選択し、こ
の選択されたクロックに基づいて入力データの位相同期
をとる。The digital PLL circuit 100 includes a phase detection circuit 130 connected to a burst signal input terminal 110 and a multiphase clock input terminal 120, and a clock connected to the multiphase clock input terminal 120 and the phase detection circuit 130. A selection circuit 140, and a burst signal input terminal 11
When a reference clock phase is obtained from the multi-phase clock based on the burst signal input from 0, a clock corresponding to the reference clock phase is selected from the multi-phase clock, and the phase synchronization of the input data is performed based on the selected clock. Take.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路においては、バースト信号非受信時、入
力データの位相同期をとることができないため、基準周
波数に偏差が生じ、正常なデータ送信ができなかった。In the conventional digital PLL circuit described above, when the burst signal is not received, the input data cannot be phase-synchronized, so that a deviation occurs in the reference frequency and normal data transmission cannot be performed. Did not.
【０００６】本発明は、上記課題にかんがみてなされた
もので、バースト信号非受信時に正常なデータ送信が可
能なディジタルＰＬＬ回路の提供を目的とする。The present invention has been made in view of the above problems, and has as its object to provide a digital PLL circuit capable of normal data transmission when a burst signal is not received.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、バースト信号に対応した
基準クロックの信号パターンを取得する信号パターン取
得手段と、この取得された信号パターンを記憶する信号
パターン記憶手段と、バースト信号受信時には上記信号
パターン取得手段にて取得された信号パターンに基づい
て入力データの位相同期をとり、バースト信号非受信時
には上記信号パターン記憶手段にて記憶された信号パタ
ーンに基づいて同入力データの位相同期をとる位相同期
手段とを有するディジタルＰＬＬ回路であって、上記信
号パターン取得手段が、バースト信号入力端子と多相ク
ロック生成回路とに接続されたディジタルサンプリング
回路と、このディジタルサンプリング回路に接続された
エッジ検出回路と、このエッジ検出回路に接続された立
ち下がりエッジカウンタを具備した構成としてある。In order to achieve the above object, the invention according to claim 1 corresponds to a burst signal.
Signal pattern acquisition to acquire the reference clock signal pattern
Obtaining means and a signal for storing the obtained signal pattern
Pattern storage means, and the above signal when receiving a burst signal
Based on the signal pattern acquired by the pattern acquisition means
Input data to synchronize the phase, and when the burst signal is not received.
Is the signal pattern stored in the signal pattern storage means.
Phase synchronization of the same input data based on the
And a digital PLL circuit comprising:
Signal pattern acquisition means is connected to the burst signal input
Digital sampling connected to lock generation circuit
Circuit connected to this digital sampling circuit
An edge detection circuit and a standing state connected to the edge detection circuit.
The configuration is provided with a falling edge counter .
【０００８】すなわち、信号パターン取得手段が、Ｎ相
クロックにより時間方向に受信データをサンプリングす
るとともに、サンプリングデータ信号からエッジの位置
と個数を検出し、立ち下がりエッジ位置の平均を求める
ことにより最適位相を検出する。このようにして、信号
パターン取得手段がバースト信号に対応した基準クロッ
クの信号パターンを取得すると、信号パターン記憶手段
は、この取得された信号パターンを記憶する。すると、
位相同期手段は、バースト信号を受信するとき、上記信
号パターン取得手段にて取得された信号パターンに基づ
いて入力データの位相同期をとり、バースト信号を受信
しないとき、上記信号パターン記憶手段にて記憶された
信号パターンに基づいて同入力データの位相同期をと
る。That is, if the signal pattern acquiring means is an N-phase
Received data is sampled in the time direction by clock
And the position of the edge from the sampling data signal.
And the average number of falling edge positions
Thus, the optimum phase is detected. In this way, the signal
When the pattern acquisition unit acquires the signal pattern of the reference clock corresponding to the burst signal, the signal pattern storage unit stores the acquired signal pattern. Then
When receiving a burst signal, the phase synchronization means synchronizes the phase of the input data based on the signal pattern acquired by the signal pattern acquisition means, and stores the data in the signal pattern storage means when the burst signal is not received. The phase of the input data is synchronized based on the obtained signal pattern.
【０００９】信号パターン記憶手段の構成の一例とし
て、請求項２にかかる発明は、上記請求項１に記載のデ
ィジタルＰＬＬ回路において、上記信号パターン記憶手
段は、上記基準クロックの信号パターンを記憶可能なメ
モリと、同メモリに同信号パターンの書き込み及び読み
出しを行うメモリ制御回路とを具備する構成としてあ
る。As an example of the configuration of the signal pattern storage means, the invention according to claim 2 is the digital PLL circuit according to claim 1, wherein the signal pattern storage means can store the signal pattern of the reference clock. The configuration includes a memory and a memory control circuit that writes and reads the same signal pattern to and from the memory.
【００１０】すなわち、メモリ制御回路は、上記基準ク
ロックの信号パターンをメモリに書き込むとともに、同
メモリから同信号パターンの読み出しを行う。That is, the memory control circuit writes the signal pattern of the reference clock into the memory and reads the same signal pattern from the memory.
【００１１】上記位相同期手段は、バースト信号受信時
には上記信号パターン取得手段にて取得された信号パタ
ーンに基づいて入力データの位相同期をとり、バースト
信号非受信時には上記信号パターン記憶手段にて記憶さ
れた信号パターンに基づいて同入力データの位相同期を
とることが可能な構成であれば良い。例えば、バースト
信号受信状況を監視可能な回路でバースト信号受信の有
無を検出し、バースト信号受信時には上記信号パターン
取得手段にて取得された信号パターンから位相を抽出し
て入力データの位相同期を行い、バースト信号非受信時
には同信号パターン記憶手段にて記憶された信号パター
ンから位相を抽出して入力データの位相同期を行うもの
等であっても良い。The phase synchronization means synchronizes the phase of the input data based on the signal pattern acquired by the signal pattern acquisition means at the time of receiving the burst signal, and stores the data at the signal pattern storage means at the time of no reception of the burst signal. Any configuration can be used as long as the phase of the input data can be synchronized based on the obtained signal pattern. For example, the presence / absence of burst signal reception is detected by a circuit capable of monitoring the burst signal reception status, and when the burst signal is received, the phase is extracted from the signal pattern acquired by the signal pattern acquisition means and the phase of the input data is synchronized. When the burst signal is not received, the phase may be extracted from the signal pattern stored in the signal pattern storage means to synchronize the phase of the input data.
【００１２】この場合における位相同期手段の構成の一
例として、請求項３にかかる発明は、上記請求項２に記
載のディジタルＰＬＬ回路において、上記位相同期手段
が、上記バースト信号受信の有無を監視する受信信号監
視回路と、このバースト信号受信の有無に応じ、上記信
号パターン取得手段にて取得された信号パターンと上記
信号パターン記憶手段にて記憶された信号パターンとの
うちのいずれかを出力する位相切替回路とを具備する構
成としてある。The invention according to claim 3 as an example of the configuration of the phase synchronization means in this case is described in claim 2 above.
In the digital PLL circuit described above,
But the received signal monitoring circuit for monitoring the presence or absence of the burst signal received, depending on the presence or absence of the burst signal received, the signal pattern signal pattern acquired in acquisition means and the signal pattern storage means stores at the signal And a phase switching circuit that outputs one of the patterns.
【００１３】すなわち、受信信号監視回路は、上記バー
スト信号受信の有無を監視する。そして、位相切替回路
は、バースト信号受信時に上記信号パターン取得手段に
て取得された信号パターンを出力し、バースト信号非受
信時に上記信号パターン記憶手段にて記憶された信号パ
ターンを出力する。That is, the reception signal monitoring circuit monitors the presence or absence of the reception of the burst signal. The phase switching circuit outputs the signal pattern obtained by the signal pattern obtaining means when receiving the burst signal, and outputs the signal pattern stored by the signal pattern storing means when not receiving the burst signal.
【００１４】また、多相クロックから基準クロックの信
号パターンを取得する場合における位相同期手段の構成
の一例として、請求項４にかかる発明は、上記請求項１
に記載のディジタルＰＬＬ回路において、上記位相同期
手段は、上記信号パターン取得手段にて取得された信号
パターンに対応するクロックを上記多相クロックから選
択し、同クロックに基づいて上記入力データの位相同期
をとる構成としてある。[0014] As an example of the configuration of a phase synchronization means in the case of obtaining a signal pattern of the reference clock from the multiphase clock, the invention according to claim 4, the claim 1
Wherein the phase synchronization means selects a clock corresponding to the signal pattern acquired by the signal pattern acquisition means from the multi-phase clock, and performs phase synchronization of the input data based on the clock. Is adopted.
【００１５】すなわち、位相同期手段は、上記信号パタ
ーン取得手段にて取得された信号パターンに対応するク
ロックを上記多相クロックから選択する。そして、同ク
ロックに基づいて上記入力データの位相同期をとる。That is, the phase synchronization means selects a clock corresponding to the signal pattern acquired by the signal pattern acquisition means from the multiphase clock. Then, the phase of the input data is synchronized based on the same clock.
【００１６】[0016]
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本実施形態のディジタル
ＰＬＬ回路を備えたデータ受信装置の構成をブロック図
により示している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a data receiving apparatus including a digital PLL circuit according to the present embodiment.
【００１７】データ受信装置１０は、Ｎ相クロックを生
成する多相クロック生成回路２０と、バースト信号入力
端子３０と多相クロック生成回路２０とに接続されたデ
ィジタルＰＬＬ回路４０と、多相クロック生成回路２０
とディジタルＰＬＬ回路４０とに接続されたデータ識別
リタイミング回路５０とを備え、バースト信号に対応す
るクロック位相の信号パターンをＮ相クロックから取得
し、この信号パターンから検出されたクロック位相に基
づいて受信データの位相同期をとっている。The data receiving apparatus 10 includes a multi-phase clock generation circuit 20 for generating an N-phase clock, a digital PLL circuit 40 connected to the burst signal input terminal 30 and the multi-phase clock generation circuit 20, and a multi-phase clock generation circuit. Circuit 20
And a data discrimination retiming circuit 50 connected to the digital PLL circuit 40. The signal pattern of the clock phase corresponding to the burst signal is obtained from the N-phase clock, and based on the clock phase detected from the signal pattern. The phase of the received data is synchronized.
【００１８】多相クロック生成回路２０は、ディジタル
ＰＬＬ回路４０とデータ識別リタイミング回路５０に接
続され、図２に示すように、バースト信号と周波数の同
じ基本クロックと、この基本クロックから２π／Ｎずつ
遅延した位相を有するクロックとから構成されるＮ相ク
ロックを生成する。The multi-phase clock generation circuit 20 is connected to the digital PLL circuit 40 and the data discrimination retiming circuit 50, and as shown in FIG. 2, a basic clock having the same frequency as the burst signal and 2π / N from this basic clock. And an N-phase clock composed of a clock having a phase delayed by one.
【００１９】ディジタルＰＬＬ回路４０は、図３に示す
ように、バースト信号入力端子３０と多相クロック生成
回路２０の出力側に接続されたＮ相クロック入力端子２
１とに接続された位相検出回路４１と、位相検出回路４
１に接続された位相パターン記憶回路４２と、位相検出
回路４１と位相パターン記憶回路４２とに接続されたク
ロック位相切替回路４３と、Ｎ相クロック入力端子２１
とクロック位相切替回路４３とに接続されたクロック選
択回路４４とを備えている。As shown in FIG. 3, the digital PLL circuit 40 has a burst signal input terminal 30 and an N-phase clock input terminal 2 connected to the output side of the multi-phase clock generation circuit 20.
1 and a phase detection circuit 4
1, a clock pattern switching circuit 43 connected to the phase detection circuit 41 and the phase pattern storage circuit 42, and an N-phase clock input terminal 21.
And a clock selection circuit 44 connected to the clock phase switching circuit 43.
【００２０】このような構成により、図４に示すような
バースト周期内において、バースト信号受信時には、Ｎ
相クロックを用いて受信バースト信号に対応した最適な
クロック位相を検出すると、この検出されたクロック位
相を有する信号パターンを記憶し、同信号パターンに基
づくクロック位相を出力する。一方、バースト信号非受
信時には、バースト受信中に書き込まれた信号パターン
を読み出して対応するクロック位相を出力する。With such a configuration, when a burst signal is received within a burst period as shown in FIG.
When an optimal clock phase corresponding to the received burst signal is detected using the phase clock, a signal pattern having the detected clock phase is stored, and a clock phase based on the signal pattern is output. On the other hand, when the burst signal is not received, the signal pattern written during the burst reception is read and the corresponding clock phase is output.
【００２１】位相検出回路４１は、バースト信号入力端
子３０と多相クロック生成回路２０とに接続されたディ
ジタルサンプリング回路４１ａと、ディジタルサンプリ
ング回路４１ａに接続されたエッジ検出回路４１ｂと、
エッジ検出回路４１ｂに接続された立ち下がりエッジカ
ウンタ４１ｃとを備え、Ｎ相クロックにより時間方向に
受信データをサンプリングするとともに、サンプリング
データ信号からエッジの位置と個数を検出し、立ち下が
りエッジ位置の平均を求めることにより最適位相を検出
する。The phase detection circuit 41 includes a digital sampling circuit 41a connected to the burst signal input terminal 30 and the multi-phase clock generation circuit 20, an edge detection circuit 41b connected to the digital sampling circuit 41a,
And a falling edge counter 41c is connected to the edge detection circuit 41b, as well as sampling the received data in the time direction by N-phase clock, it detects the position and the number of edges from sampling the data signal, the falling
The optimum phase is detected by calculating the average of the edge positions.
【００２２】従って、受信バースト信号に対応した最適
なクロック位相を検出する位相検出回路４１は、この意
味で、本発明にいう信号パターン取得手段を構成してい
る。Therefore, the phase detection circuit 41 for detecting the optimum clock phase corresponding to the received burst signal constitutes the signal pattern acquisition means according to the present invention in this sense.
【００２３】位相パターン記憶回路４２は、立ち下がり
エッジカウンタ４１ｃに接続されたメモリ４２ａと、メ
モリ４２ａに接続されたメモリ制御回路４２ｂと、メモ
リ制御回路４２ｂに接続された受信信号監視回路４２ｃ
とを備え、受信信号監視回路４２ｃが受信バースト信号
の有無を検出すると、バースト信号受信開始時から受信
終了時までは時系列的に立ち下がりエッジカウンタ４１
ｃにて検出されたクロック位相を有する信号パターンを
メモリ４２ａに書き込み、バースト非受信中はメモリ４
２ａから同信号パターンを順番に読み出して対応するク
ロック位相を出力する。The phase pattern storage circuit 42 includes a memory 42a connected to the falling edge counter 41c, a memory control circuit 42b connected to the memory 42a, and a reception signal monitoring circuit 42c connected to the memory control circuit 42b.
When the reception signal monitoring circuit 42c detects the presence / absence of a reception burst signal, the falling edge counter 41 in time series from the start of reception of the burst signal to the end of reception.
The signal pattern having the clock phase detected at step c is written to the memory 42a, and the memory 4
The signal patterns are sequentially read from 2a and the corresponding clock phases are output.
【００２４】従って、バースト信号受信時に位相検出回
路４１にて検出されたクロック位相に対応する信号パタ
ーンを記憶する位相パターン記憶回路４２は、この意味
で、本発明にいう信号パターン記憶手段を構成してい
る。Therefore, the phase pattern storage circuit 42 for storing the signal pattern corresponding to the clock phase detected by the phase detection circuit 41 when receiving the burst signal constitutes the signal pattern storage means according to the present invention in this sense. ing.
【００２５】クロック位相切替回路４３は、受信信号監
視回路４２ｃと立ち下がりエッジカウンタ４１ｃ及びメ
モリ４２ａに接続され、受信信号監視回路４２ｃからの
制御により、立ち下がりエッジカウンタ４１ｃにて検出
されたクロック位相とメモリ４２ａに記憶された信号パ
ターンに対応するクロック位相を切り替えていずれかの
クロック位相を出力する。The clock phase switching circuit 43 is connected to the reception signal monitoring circuit 42c, the falling edge counter 41c, and the memory 42a, and under the control of the reception signal monitoring circuit 42c, detects the clock phase detected by the falling edge counter 41c. And the clock phase corresponding to the signal pattern stored in the memory 42a is switched to output one of the clock phases.
【００２６】クロック選択回路４４は、多相クロック生
成回路２０とクロック位相切替回路４３に接続され、ク
ロック位相切替回路４３から出力されたクロック位相に
基づき、多相クロック生成回路２０にて生成された多相
クロックから基準クロックを選択する。The clock selection circuit 44 is connected to the multiphase clock generation circuit 20 and the clock phase switching circuit 43, and is generated by the multiphase clock generation circuit 20 based on the clock phase output from the clock phase switching circuit 43. Select a reference clock from the polyphase clock.
【００２７】従って、バースト信号非受信時には位相検
出回路４１にて検出されたクロック位相を出力し、バー
スト信号非受信時にはバースト受信中に位相パターン記
憶回路４２へ書き込まれた信号パターンを読み出して対
応するクロック位相を出力するクロック位相切替回路４
３と、クロック位相切替回路４３から出力されたクロッ
ク位相に基づいて基準クロックを選択するクロック選択
回路４４は、この意味で、本発明にいう位相同期手段を
構成している。Therefore, when the burst signal is not received, the clock phase detected by the phase detection circuit 41 is output, and when the burst signal is not received, the signal pattern written in the phase pattern storage circuit 42 during the burst reception is read out to respond. Clock phase switching circuit 4 for outputting a clock phase
3 and the clock selection circuit 44 that selects the reference clock based on the clock phase output from the clock phase switching circuit 43, in this sense, constitute the phase synchronization means according to the present invention.
【００２８】データ識別リタイミング回路５０は、ディ
ジタルサンプリング回路４１ａとクロック選択回路４４
に接続され、ディジタルサンプリング回路４１ａにてサ
ンプリングされたサンプリングデータからクロック選択
回路４４にて選択された基準クロックに基づいて受信デ
ータの位相同期をとる。The data identification retiming circuit 50 includes a digital sampling circuit 41a and a clock selection circuit 44.
, And synchronizes the phase of the reception data based on the reference clock selected by the clock selection circuit 44 from the sampling data sampled by the digital sampling circuit 41a.
【００２９】次に、本実施形態にかかるデータ受信装置
の動作を説明する。バースト信号受信時、受信バースト
信号がディジタルサンプリング回路４１ａに入力される
と、Ｎ相クロックを用いて多相クロックの各位相に応じ
てサンプリングされる。サンプリングされたサンプリン
グデータは、エッジ検出回路４１ｂに入力され、エッジ
における位相及び個数の検出を行う。この検出された位
置及び個数は、立ち下がりエッジカウンタ４１ｃに入力
され、立ち下がりエッジ位置の平均を求めることにより
バースト信号に最適な位相を持つクロック位相を検出す
る。Next, the operation of the data receiving apparatus according to this embodiment will be described. When the burst signal is received, when the received burst signal is input to the digital sampling circuit 41a, it is sampled according to each phase of the multi-phase clock using the N-phase clock. The sampled data is input to the edge detection circuit 41b, and the phase and the number of edges are detected. The detected positions and numbers are input to the falling edge counter 41c, and the clock phase having the optimum phase for the burst signal is detected by calculating the average of the falling edge positions.
【００３０】この検出されたクロック位相の信号パター
ンは、メモリ４２ａへ時系列的に書き込まれるととも
に、クロック位相切替回路４３に入力される。クロック
位相切替回路４３は、受信信号監視回路４２ｃからの制
御により立ち下がりエッジカウンタ４１ｃの出力となる
クロック位相の信号パターンを選択し、対応するクロッ
ク位相を出力する。The signal pattern of the detected clock phase is written to the memory 42a in time series and is input to the clock phase switching circuit 43. The clock phase switching circuit 43 selects a clock phase signal pattern to be output from the falling edge counter 41c under the control of the received signal monitoring circuit 42c, and outputs a corresponding clock phase.
【００３１】クロック選択回路４４では、多相クロック
の中からこのクロック位相に対応する基準クロックを選
択する。データ識別リタイミング回路５０は、クロック
選択回路４４により選択された基準クロックを用いて、
この基準クロックに基づいて受信データの位相同期をと
る。The clock selection circuit 44 selects a reference clock corresponding to this clock phase from the multi-phase clocks. The data identification retiming circuit 50 uses the reference clock selected by the clock selection circuit 44 to
The phase of the received data is synchronized based on the reference clock.
【００３２】一方、バースト信号非受信時、メモリ４２
ａに書き込まれた信号パターンがバースト受信終了時か
ら時系列的に読み出され、クロック位相切替回路４３に
入力される。クロック位相切替回路４３は、メモリ４２
ａの出力となる信号パターンを選択し、対応するクロッ
ク位相を出力する。そして、クロック選択回路４４によ
り多相クロックの中からこのクロック位相に対応する基
準クロックを選択する。すると、データ識別リタイミン
グ回路５０は、バースト信号受信時と同様に、クロック
選択回路４４により選択された基準クロックに基づいて
受信データの位相同期をとる。On the other hand, when the burst signal is not received, the memory 42
The signal pattern written in “a” is read out in time series from the end of the burst reception and input to the clock phase switching circuit 43. The clock phase switching circuit 43 includes a memory 42
Select a signal pattern to be output as a and output a corresponding clock phase. Then, the clock selection circuit 44 selects a reference clock corresponding to this clock phase from the multi-phase clocks. Then, the data identification retiming circuit 50 synchronizes the phase of the received data based on the reference clock selected by the clock selection circuit 44, as in the case of receiving the burst signal.
【００３３】このように、バースト信号受信時には、受
信バースト信号に対応した最適なクロック位相を検出し
て信号パターンを記憶するとともに、同信号パターンに
基づくクロック位相を出力し、バースト信号非受信時に
は、バースト受信中に書き込まれた信号パターンを読み
出して対応するクロック位相を出力するため、バースト
信号非受信時に正常なデータ送信が可能となる。As described above, when a burst signal is received, an optimum clock phase corresponding to the received burst signal is detected and a signal pattern is stored, and a clock phase based on the signal pattern is output. Since the signal pattern written during the burst reception is read and the corresponding clock phase is output, normal data transmission can be performed when the burst signal is not received.
【００３４】[0034]
【発明の効果】以上説明したように本発明は、バースト
信号非受信時に正常なデータ送信が可能なディジタルＰ
ＬＬ回路を提供することができる。As described above, according to the present invention, the digital P / N which enables normal data transmission when no burst signal is received is provided.
An LL circuit can be provided.
【図１】本実施形態にかかるデータ受信装置の構成を示
すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a data receiving device according to an embodiment.
【図２】多相クロックの生成例を示す波形図である。FIG. 2 is a waveform diagram showing an example of generating a multiphase clock.
【図３】ディジタルＰＬＬ回路の構成を示すブロック図
である。FIG. 3 is a block diagram illustrating a configuration of a digital PLL circuit.
【図４】バースト信号の周期を示す模式図である。FIG. 4 is a schematic diagram showing a cycle of a burst signal.
【図５】従来例にかかるディジタルＰＬＬ回路の構成を
示すブロック図である。FIG. 5 is a block diagram showing a configuration of a digital PLL circuit according to a conventional example.
１０ データ受信装置 ２０ 多相クロック生成回路 ３０ バースト信号入力端子 ４０ ディジタルＰＬＬ回路 ４１ 位相検出回路 ４２ 位相パターン記憶回路 ４３ クロック位相切替回路 ４４ クロック選択回路 ５０ データ識別リタイミング回路 REFERENCE SIGNS LIST 10 data receiving device 20 multi-phase clock generation circuit 30 burst signal input terminal 40 digital PLL circuit 41 phase detection circuit 42 phase pattern storage circuit 43 clock phase switching circuit 44 clock selection circuit 50 data identification retiming circuit
Claims (4)
信号パターンを取得する信号パターン取得手段と、この
取得された信号パターンを記憶する信号パターン記憶手
段と、バースト信号受信時には上記信号パターン取得手
段にて取得された信号パターンに基づいて入力データの
位相同期をとり、バースト信号非受信時には上記信号パ
ターン記憶手段にて記憶された信号パターンに基づいて
同入力データの位相同期をとる位相同期手段とを有する
ディジタルＰＬＬ回路であって、 上記信号パターン取得手段が、バースト信号入力端子と
多相クロック生成回路とに接続されたディジタルサンプ
リング回路と、このディジタルサンプリング回路に接続
されたエッジ検出回路と、このエッジ検出回路に接続さ
れた立ち下がりエッジカウンタを具備したことを特徴と
するディジタルＰＬＬ回路。 1. A reference clock corresponding to a burst signal.
A signal pattern acquisition means for acquiring a signal pattern;
A signal pattern storage device that stores the acquired signal pattern
And the above signal pattern acquisition method when receiving a burst signal.
Input data based on the signal pattern
Phase synchronization is achieved, and when no burst signal is received, the signal
Based on the signal pattern stored in the turn storage means
Phase synchronizing means for phase synchronizing the input data.
A digital PLL circuit, wherein the signal pattern obtaining means includes: a burst signal input terminal;
Digital sump connected to polyphase clock generation circuit
Connect to ring circuit and this digital sampling circuit
Edge detection circuit that has been
Featured falling edge counter
Digital PLL circuit.
回路において、 上記信号パターン記憶手段は、上記基準クロックの信号
パターンを記憶可能なメモリと、同メモリに同信号パタ
ーンの書き込み及び読み出しを行うメモリ制御回路とを
具備することを特徴とするディジタルＰＬＬ回路。2. The digital PLL according to claim 1,
In the circuit, the signal pattern storage means includes: a memory capable of storing the signal pattern of the reference clock; and a memory control circuit that writes and reads the signal pattern to and from the memory. .
回路において、 上記位相同期手段は、上記バースト信号受信の有無を監
視する受信信号監視回路と、このバースト信号受信の有
無に応じ、上記信号パターン取得手段にて取得された信
号パターンと上記信号パターン記憶手段にて記憶された
信号パターンとのうちのいずれかを出力する位相切替回
路とを具備することを特徴とするディジタルＰＬＬ回
路。3. The digital PLL according to claim 2,
In the circuit, the phase synchronization means includes a reception signal monitoring circuit that monitors the presence or absence of the burst signal reception, and a signal pattern acquired by the signal pattern acquisition means and the signal pattern storage according to the presence or absence of the burst signal reception. And a phase switching circuit for outputting any one of the signal patterns stored by the means.
回路において、 上記位相同期手段は、上記信号パターン取得手段にて取
得された信号パターンに対応するクロックを上記多相ク
ロックから選択し、同クロックに基づいて上記入力デー
タの位相同期をとることを特徴とするディジタルＰＬＬ
回路。4. The digital PLL according to claim 1 ,
In the circuit, the phase synchronization unit selects a clock corresponding to the signal pattern acquired by the signal pattern acquisition unit from the multi-phase clock, and performs phase synchronization of the input data based on the clock. Digital PLL
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05842198A JP3183246B2 (en) | 1998-03-10 | 1998-03-10 | Digital PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05842198A JP3183246B2 (en) | 1998-03-10 | 1998-03-10 | Digital PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261546A JPH11261546A (en) | 1999-09-24 |
| JP3183246B2 true JP3183246B2 (en) | 2001-07-09 |
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ID=13083928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05842198A Expired - Fee Related JP3183246B2 (en) | 1998-03-10 | 1998-03-10 | Digital PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183246B2 (en) |
Families Citing this family (3)
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|---|---|---|---|---|
| JP4680702B2 (en) * | 2005-07-08 | 2011-05-11 | 住友電気工業株式会社 | Optical signal receiver |
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| US10122527B1 (en) * | 2018-03-23 | 2018-11-06 | Northrop Grumman Systems Corporation | Signal phase tracking with high resolution, wide bandwidth and low phase noise using compound phase locked loop |
-
1998
- 1998-03-10 JP JP05842198A patent/JP3183246B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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