JPH06140421A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06140421A JPH06140421A JP30803392A JP30803392A JPH06140421A JP H06140421 A JPH06140421 A JP H06140421A JP 30803392 A JP30803392 A JP 30803392A JP 30803392 A JP30803392 A JP 30803392A JP H06140421 A JPH06140421 A JP H06140421A
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Abstract
(57)【要約】
【目的】 ゲート電極に対しフォトレジスト膜を正確な
位置に形成でき、オフセットゲート領域を左右均等な大
きさに形成する。 【構成】 ポリシリコン層11上に第1ゲート絶縁膜1
2、第2ゲート絶縁用形成膜20、およびゲート電極形
成用膜21を堆積した上、ポリシリコン層11のチャネ
ル領域11aに対応する部分のゲート電極形成用膜21
上にフォトレジスト膜22をパターン形成する。そし
て、このフォトレジスト膜22をマスクとしてドライエ
ッチングをすることにより、第1ゲート絶縁膜12を残
して、第2ゲート絶縁用形成膜20をフォトレジスト膜
22と同じ形状の第2ゲート絶縁膜13に形成し、かつ
ゲート電極形成用膜21を第2ゲート絶縁膜13よりも
幅狭にサイドエッチングされた形状のゲート電極14に
形成する。この後、フォトレジスト膜22を除去してゲ
ート電極14と第2ゲート絶縁膜13をマスクとしてイ
オン注入する。
位置に形成でき、オフセットゲート領域を左右均等な大
きさに形成する。 【構成】 ポリシリコン層11上に第1ゲート絶縁膜1
2、第2ゲート絶縁用形成膜20、およびゲート電極形
成用膜21を堆積した上、ポリシリコン層11のチャネ
ル領域11aに対応する部分のゲート電極形成用膜21
上にフォトレジスト膜22をパターン形成する。そし
て、このフォトレジスト膜22をマスクとしてドライエ
ッチングをすることにより、第1ゲート絶縁膜12を残
して、第2ゲート絶縁用形成膜20をフォトレジスト膜
22と同じ形状の第2ゲート絶縁膜13に形成し、かつ
ゲート電極形成用膜21を第2ゲート絶縁膜13よりも
幅狭にサイドエッチングされた形状のゲート電極14に
形成する。この後、フォトレジスト膜22を除去してゲ
ート電極14と第2ゲート絶縁膜13をマスクとしてイ
オン注入する。
Description
【0001】
【産業上の利用分野】この発明はオフセット構造の薄膜
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
【0002】
【従来の技術】薄膜トランジスタには、リーク電流の低
減を図った素子として、オフセットゲート構造と呼ばれ
るものがある。このような薄膜トランジスタでは、ポリ
シリコンなどからなる半導体層のチャネル領域の幅より
もゲート電極の幅を小さくすることにより、ゲート電極
の両側におけるチャネル領域をオフセットゲート領域と
した構造となっている。この薄膜トランジスタは、従
来、図5に示すようにして製造されている。すなわち、
まず、セラミックやガラス等からなる絶縁基板1の上面
にポリシリコン層2をパターン形成し、このポリシリコ
ン層2をゲート絶縁膜3で覆う。次に、ポリシリコン層
2のチャネル領域2aに対応する部分のゲート絶縁膜3
の上面にチャネル領域2aよりも幅狭のゲート電極4を
パターン形成する。次に、ゲート電極4をフォトレジス
ト膜5で覆い、このフォトレジスト膜5をチャネル領域
2aに対応する形状に形成する。この後、フォトレジス
ト膜5をマスクとしてイオン注入を行なうことにより、
フォトレジスト膜5の両側におけるポリシリコン層2に
ソース・ドレイン領域2bを形成する。この後は、フォ
トレジスト膜5を除去し、活性化を行ってイオンを拡散
する。これにより、ゲート電極4の両側におけるチャネ
ル領域2aにオフセットゲート領域2cが形成された薄
膜トランジスタが得られる。
減を図った素子として、オフセットゲート構造と呼ばれ
るものがある。このような薄膜トランジスタでは、ポリ
シリコンなどからなる半導体層のチャネル領域の幅より
もゲート電極の幅を小さくすることにより、ゲート電極
の両側におけるチャネル領域をオフセットゲート領域と
した構造となっている。この薄膜トランジスタは、従
来、図5に示すようにして製造されている。すなわち、
まず、セラミックやガラス等からなる絶縁基板1の上面
にポリシリコン層2をパターン形成し、このポリシリコ
ン層2をゲート絶縁膜3で覆う。次に、ポリシリコン層
2のチャネル領域2aに対応する部分のゲート絶縁膜3
の上面にチャネル領域2aよりも幅狭のゲート電極4を
パターン形成する。次に、ゲート電極4をフォトレジス
ト膜5で覆い、このフォトレジスト膜5をチャネル領域
2aに対応する形状に形成する。この後、フォトレジス
ト膜5をマスクとしてイオン注入を行なうことにより、
フォトレジスト膜5の両側におけるポリシリコン層2に
ソース・ドレイン領域2bを形成する。この後は、フォ
トレジスト膜5を除去し、活性化を行ってイオンを拡散
する。これにより、ゲート電極4の両側におけるチャネ
ル領域2aにオフセットゲート領域2cが形成された薄
膜トランジスタが得られる。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、ゲート電
極形成工程とフォトレジスト膜形成工程とが別々である
から、ゲート電極4に対してフォトレジスト膜5を正確
に位置合わせすることが難しく、しかもフォトレジスト
膜5がゲート電極4に対してずれていると、オフセット
ゲート領域2cの長さLが左右で異なってしまうという
問題がある。この発明の目的は、ゲート電極に対してフ
ォトレジストなどのエッチングレジスト膜を正確な位置
に形成でき、オフセットゲート領域を左右均等な大きさ
に形成することのできる薄膜トランジスタの製造方法を
提供することにある。
このような薄膜トランジスタの製造方法では、ゲート電
極形成工程とフォトレジスト膜形成工程とが別々である
から、ゲート電極4に対してフォトレジスト膜5を正確
に位置合わせすることが難しく、しかもフォトレジスト
膜5がゲート電極4に対してずれていると、オフセット
ゲート領域2cの長さLが左右で異なってしまうという
問題がある。この発明の目的は、ゲート電極に対してフ
ォトレジストなどのエッチングレジスト膜を正確な位置
に形成でき、オフセットゲート領域を左右均等な大きさ
に形成することのできる薄膜トランジスタの製造方法を
提供することにある。
【0004】
【課題を解決するための手段】この発明は、半導体層上
に第1ゲート絶縁膜、第2ゲート絶縁用形成膜、および
半導体層からなるゲート電極形成用膜を堆積した上、半
導体層のチャネル領域に対応する部分のゲート電極形成
用膜上にエッチングレジスト膜を形成し、このエッチン
グレジスト膜をマスクとしてドライエッチングを行なう
ことにより、第1ゲート絶縁膜を残して、第2ゲート絶
縁用形成膜をエッチングレジスト膜に対応する形状の第
2ゲート絶縁膜に形成するとともに、ゲート電極形成用
膜を第2ゲート絶縁膜よりも幅狭にサイドエッチングさ
れた形状のゲート電極に形成し、この後、エッチングレ
ジスト膜を除去してゲート電極および第2ゲート絶縁膜
をマスクとしてイオン注入を行なうようにしたものであ
る。
に第1ゲート絶縁膜、第2ゲート絶縁用形成膜、および
半導体層からなるゲート電極形成用膜を堆積した上、半
導体層のチャネル領域に対応する部分のゲート電極形成
用膜上にエッチングレジスト膜を形成し、このエッチン
グレジスト膜をマスクとしてドライエッチングを行なう
ことにより、第1ゲート絶縁膜を残して、第2ゲート絶
縁用形成膜をエッチングレジスト膜に対応する形状の第
2ゲート絶縁膜に形成するとともに、ゲート電極形成用
膜を第2ゲート絶縁膜よりも幅狭にサイドエッチングさ
れた形状のゲート電極に形成し、この後、エッチングレ
ジスト膜を除去してゲート電極および第2ゲート絶縁膜
をマスクとしてイオン注入を行なうようにしたものであ
る。
【0005】
【作用】この発明によれば、エッチングレジスト膜をマ
スクとしてドライエッチングを行なうことにより、第2
ゲート絶縁膜とゲート電極とを一度に連続して形成する
ことができるので、ゲート電極に対してフォトレジスト
などのエッチングレジスト膜を正確な位置に形成でき、
またドライエッチングによりエッチングレジスト膜に対
応する形状に第2ゲート絶縁膜が形成されるときに、ゲ
ート電極が均等にサイドエッチングされるので、ゲート
電極を第2ゲート絶縁膜よりも幅狭の形状に形成するこ
とができるとともに、ゲート電極および第2ゲート絶縁
膜をマスクとしてイオン注入を行なうことにより、ゲー
ト電極のサイドエッチング部分をそのままオフセットゲ
ート領域とすることができ、したがってオフセットゲー
ト領域を左右均等な大きさに形成することができる。
スクとしてドライエッチングを行なうことにより、第2
ゲート絶縁膜とゲート電極とを一度に連続して形成する
ことができるので、ゲート電極に対してフォトレジスト
などのエッチングレジスト膜を正確な位置に形成でき、
またドライエッチングによりエッチングレジスト膜に対
応する形状に第2ゲート絶縁膜が形成されるときに、ゲ
ート電極が均等にサイドエッチングされるので、ゲート
電極を第2ゲート絶縁膜よりも幅狭の形状に形成するこ
とができるとともに、ゲート電極および第2ゲート絶縁
膜をマスクとしてイオン注入を行なうことにより、ゲー
ト電極のサイドエッチング部分をそのままオフセットゲ
ート領域とすることができ、したがってオフセットゲー
ト領域を左右均等な大きさに形成することができる。
【0006】
【実施例】まず、図4はこの発明の一実施例における薄
膜トランジスタの構造を示したものである。この薄膜ト
ランジスタは、セラミックやガラスなどからなる絶縁基
板10の上面にポリシリコン層(半導体層)11が設け
られ、このポリシリコン層11を覆って酸化シリコンか
らなる第1ゲート絶縁膜12が設けられ、ポリシリコン
層11のチャネル領域11aに対応する部分の第1ゲー
ト絶縁膜12の上面に窒化シリコンからなる第2ゲート
絶縁膜13が設けられ、第2ゲート絶縁膜13の上面の
中央部(両側のオフセットゲート領域11cとなる部分
を除く部分)にポリシリコンなどからなるゲート電極1
4が設けられ、そしてポリシリコン層11のオフセット
ゲート領域11cの両外側にソース・ドレイン領域11
bが形成され、さらに層間絶縁膜15、コンタクトホー
ル16およびソース・ドレイン電極17が設けられた構
造となっている。
膜トランジスタの構造を示したものである。この薄膜ト
ランジスタは、セラミックやガラスなどからなる絶縁基
板10の上面にポリシリコン層(半導体層)11が設け
られ、このポリシリコン層11を覆って酸化シリコンか
らなる第1ゲート絶縁膜12が設けられ、ポリシリコン
層11のチャネル領域11aに対応する部分の第1ゲー
ト絶縁膜12の上面に窒化シリコンからなる第2ゲート
絶縁膜13が設けられ、第2ゲート絶縁膜13の上面の
中央部(両側のオフセットゲート領域11cとなる部分
を除く部分)にポリシリコンなどからなるゲート電極1
4が設けられ、そしてポリシリコン層11のオフセット
ゲート領域11cの両外側にソース・ドレイン領域11
bが形成され、さらに層間絶縁膜15、コンタクトホー
ル16およびソース・ドレイン電極17が設けられた構
造となっている。
【0007】次に、このような構造の薄膜トランジスタ
を製造する場合について、図1〜図4を参照して説明す
る。まず、図1に示すように、セラミックやガラスなど
からなる絶縁基板10の上面にポリシリコン層11をパ
ターン形成する。次に、全表面に酸化シリコンからなる
第1ゲート絶縁膜12、窒化シリコンからなる第2ゲー
ト絶縁用形成膜20、およびリンを高濃度に含有するア
モルファスシリコン膜(ゲート電極形成用膜)21を積
層する。次に、アモルファスシリコン膜21の上面の所
定部分(つまりポリシコン層11のチャネル領域11a
に対応する部分)にフォトレジスト膜(エッチングレジ
スト膜)22をパターン形成する。
を製造する場合について、図1〜図4を参照して説明す
る。まず、図1に示すように、セラミックやガラスなど
からなる絶縁基板10の上面にポリシリコン層11をパ
ターン形成する。次に、全表面に酸化シリコンからなる
第1ゲート絶縁膜12、窒化シリコンからなる第2ゲー
ト絶縁用形成膜20、およびリンを高濃度に含有するア
モルファスシリコン膜(ゲート電極形成用膜)21を積
層する。次に、アモルファスシリコン膜21の上面の所
定部分(つまりポリシコン層11のチャネル領域11a
に対応する部分)にフォトレジスト膜(エッチングレジ
スト膜)22をパターン形成する。
【0008】次に、図2に示すように、フォトレジスト
膜22をマスクとしてアモルファスシリコン膜21と第
2ゲート絶縁用形成膜20とを連続してドライエッチン
グする。このときのドライエッチングは、例えばエッチ
ングガスがCF4と5%のO2との混合ガス、圧力が0.8Torr、
RF電力密度が0.37W/cm2、電極間隔が55mmの条件であ
る。この条件のドライエッチングを行なうと、アモルフ
ァスシリコン膜21がエッチングされた後、第2ゲート
絶縁用形成膜20がエッチングされるときにアモルファ
スシリコン膜21がサイドエッチングされる。これによ
り、フォトレジスト膜22に対応する部分(つまりチャ
ネル領域11aに対応する部分)の第1ゲート絶縁膜1
2の上面にフォトレジスト膜22と同じ形状で第2ゲー
ト絶縁用形成膜20が残存し、この残存した第2ゲート
絶縁用形成膜20によって第2ゲート絶縁膜13が形成
される。また、アモルファスシリコン膜21は第2ゲー
ト絶縁膜13の中央部(つまり両側のオフセットゲート
領域11cとなる部分を除くチャネル領域11aに対応
する部分)に第2ゲート絶縁膜13よりも幅狭の形状で
アモルファスシリコン膜21が残存し、この残存したア
モルファスシリコン膜21によってゲート電極14が形
成されることになる。しかも、このようなドライエッチ
ングでは、酸化シリコンの第1ゲート絶縁膜12に対す
る窒化シリコンの第2ゲート絶縁用形成膜20のエッチ
ング選択比が30以上と大きな値を示すので、酸化シリ
コンの第1ゲート絶縁膜12がエッチングストッパとな
り、ポリシリコン層11にダメージを与えず、第2ゲー
ト絶縁用形成膜20までを容易にエッチングして除去す
ることができる。
膜22をマスクとしてアモルファスシリコン膜21と第
2ゲート絶縁用形成膜20とを連続してドライエッチン
グする。このときのドライエッチングは、例えばエッチ
ングガスがCF4と5%のO2との混合ガス、圧力が0.8Torr、
RF電力密度が0.37W/cm2、電極間隔が55mmの条件であ
る。この条件のドライエッチングを行なうと、アモルフ
ァスシリコン膜21がエッチングされた後、第2ゲート
絶縁用形成膜20がエッチングされるときにアモルファ
スシリコン膜21がサイドエッチングされる。これによ
り、フォトレジスト膜22に対応する部分(つまりチャ
ネル領域11aに対応する部分)の第1ゲート絶縁膜1
2の上面にフォトレジスト膜22と同じ形状で第2ゲー
ト絶縁用形成膜20が残存し、この残存した第2ゲート
絶縁用形成膜20によって第2ゲート絶縁膜13が形成
される。また、アモルファスシリコン膜21は第2ゲー
ト絶縁膜13の中央部(つまり両側のオフセットゲート
領域11cとなる部分を除くチャネル領域11aに対応
する部分)に第2ゲート絶縁膜13よりも幅狭の形状で
アモルファスシリコン膜21が残存し、この残存したア
モルファスシリコン膜21によってゲート電極14が形
成されることになる。しかも、このようなドライエッチ
ングでは、酸化シリコンの第1ゲート絶縁膜12に対す
る窒化シリコンの第2ゲート絶縁用形成膜20のエッチ
ング選択比が30以上と大きな値を示すので、酸化シリ
コンの第1ゲート絶縁膜12がエッチングストッパとな
り、ポリシリコン層11にダメージを与えず、第2ゲー
ト絶縁用形成膜20までを容易にエッチングして除去す
ることができる。
【0009】次に、図3に示すように、フォトレジスト
膜22を除去した後、ゲート電極14および第2ゲート
絶縁膜13をマスクとしてイオン注入を行なう。このイ
オン注入は、不純物としてリンイオンを用い、加速電圧
20KeV程度の加速エネルギで注入する。この条件の場合
には、第1ゲート絶縁膜12の膜厚を20nm程度、第2ゲ
ート絶縁膜13の膜厚を160nm程度に形成しておくと、
リンイオンは第1ゲート絶縁膜12を通り抜けることは
できても、第2ゲート絶縁膜13を通り抜けることがで
きない。この結果、第2ゲート絶縁膜13の両側におけ
るポリシリコン層11にソース・ドレイン領域11bが
形成されるとともに、ゲート電極14の両側におけるチ
ャネル領域11aがオフセットゲート領域11cとな
る。この後、エキシマレーザを照射して、ソース・ドレ
イン領域11bに注入された不純物を活性化する。この
ときには、ゲート電極14がリンを高濃度に含有するア
モルファスシリコン膜21よりなるので、エキシマレー
ザの照射によりアモルファスシリコン膜2が多結晶化さ
れて、低抵抗のポリシリコンよりなるゲート電極14と
なる。
膜22を除去した後、ゲート電極14および第2ゲート
絶縁膜13をマスクとしてイオン注入を行なう。このイ
オン注入は、不純物としてリンイオンを用い、加速電圧
20KeV程度の加速エネルギで注入する。この条件の場合
には、第1ゲート絶縁膜12の膜厚を20nm程度、第2ゲ
ート絶縁膜13の膜厚を160nm程度に形成しておくと、
リンイオンは第1ゲート絶縁膜12を通り抜けることは
できても、第2ゲート絶縁膜13を通り抜けることがで
きない。この結果、第2ゲート絶縁膜13の両側におけ
るポリシリコン層11にソース・ドレイン領域11bが
形成されるとともに、ゲート電極14の両側におけるチ
ャネル領域11aがオフセットゲート領域11cとな
る。この後、エキシマレーザを照射して、ソース・ドレ
イン領域11bに注入された不純物を活性化する。この
ときには、ゲート電極14がリンを高濃度に含有するア
モルファスシリコン膜21よりなるので、エキシマレー
ザの照射によりアモルファスシリコン膜2が多結晶化さ
れて、低抵抗のポリシリコンよりなるゲート電極14と
なる。
【0010】次に、図4に示すように、全表面に窒化シ
リコンなどからなる層間絶縁膜15を形成する。次に、
層間絶縁膜15および第1ゲート絶縁膜12をエッチン
グしてソース・ドレイン領域11bに対応する部分にコ
ンタクトホール16を形成する。次に、コンタクトホー
ル16を介してソース・ドレイン領域11bと接続され
るアルミニウムからなるソース・ドレイン電極17を層
間絶縁膜15の上面に形成する。かくして、オフセット
ゲート構造の薄膜トランジスタが製造される。
リコンなどからなる層間絶縁膜15を形成する。次に、
層間絶縁膜15および第1ゲート絶縁膜12をエッチン
グしてソース・ドレイン領域11bに対応する部分にコ
ンタクトホール16を形成する。次に、コンタクトホー
ル16を介してソース・ドレイン領域11bと接続され
るアルミニウムからなるソース・ドレイン電極17を層
間絶縁膜15の上面に形成する。かくして、オフセット
ゲート構造の薄膜トランジスタが製造される。
【0011】このようにして製造された薄膜トランジス
タでは、フォトレジスト膜22をマスクとしてドライエ
ッチングを行なうことにより、ゲート電極14と第2ゲ
ート絶縁膜13とを一度に連続して形成することができ
るので、ゲート電極14に対してフォトレジスト膜22
を正確な位置に形成でき、しかも第2ゲート絶縁膜13
を形成するための専用マスクとしてのフォトレジスト膜
をパターン形成したり除去したりする必要がないため、
その分だけ製造工程数を少なくすることができる。ま
た、ドライエッチングによりフォトレジスト膜22に対
応する形状に第2ゲート絶縁膜13が形成されるときに
は、ゲート電極14が第2ゲート絶縁膜13よりも幅狭
に均等にサイドエッチングされるので、チャネル領域1
1aよりも幅狭の形状にゲート電極14を形成すること
ができ、このゲート電極14のサイドエッチング部分を
そのままオフセットゲート領域11cとすることができ
る。したがって、オフセットゲート領域11cの長さL
が左右均等な大きさの薄膜トランジスタを得ることがで
きる。
タでは、フォトレジスト膜22をマスクとしてドライエ
ッチングを行なうことにより、ゲート電極14と第2ゲ
ート絶縁膜13とを一度に連続して形成することができ
るので、ゲート電極14に対してフォトレジスト膜22
を正確な位置に形成でき、しかも第2ゲート絶縁膜13
を形成するための専用マスクとしてのフォトレジスト膜
をパターン形成したり除去したりする必要がないため、
その分だけ製造工程数を少なくすることができる。ま
た、ドライエッチングによりフォトレジスト膜22に対
応する形状に第2ゲート絶縁膜13が形成されるときに
は、ゲート電極14が第2ゲート絶縁膜13よりも幅狭
に均等にサイドエッチングされるので、チャネル領域1
1aよりも幅狭の形状にゲート電極14を形成すること
ができ、このゲート電極14のサイドエッチング部分を
そのままオフセットゲート領域11cとすることができ
る。したがって、オフセットゲート領域11cの長さL
が左右均等な大きさの薄膜トランジスタを得ることがで
きる。
【0012】なお、上記実施例では、この発明を半導体
薄膜を用いたTFT(薄膜トランジスタ)に適用した場
合について説明したが、これに限定されず、単結晶半導
体基板を用いた薄膜トランジスタスタに適用することも
できる。また、コプラナ型のみならず、スタガ型にも適
用することができる。
薄膜を用いたTFT(薄膜トランジスタ)に適用した場
合について説明したが、これに限定されず、単結晶半導
体基板を用いた薄膜トランジスタスタに適用することも
できる。また、コプラナ型のみならず、スタガ型にも適
用することができる。
【0013】
【発明の効果】以上説明したように、この発明によれ
ば、エッチングレジスト膜をマスクとしてドライエッチ
ングを行なうことにより、第2ゲート絶縁膜とゲート電
極とを一度に連続して形成することができるので、ゲー
ト電極に対してフォトレジストなどのエッチングレジス
ト膜を正確な位置に形成でき、またドライエッチングに
よりエッチングレジスト膜に対応する形状に第2ゲート
絶縁膜が形成されるときに、ゲート電極が均等にサイド
エッチングされるので、ゲート電極を第2ゲート絶縁膜
よりも幅狭の形状に形成することができるとともに、エ
ッチングレジスト膜を除去してゲート電極および第2ゲ
ート絶縁膜をマスクとしてイオン注入を行なうことによ
り、ゲート電極のサイドエッチング部分をそのままオフ
セットゲート領域とすることができ、したがってオフセ
ットゲート領域を左右均等な大きさに形成することがで
きる。
ば、エッチングレジスト膜をマスクとしてドライエッチ
ングを行なうことにより、第2ゲート絶縁膜とゲート電
極とを一度に連続して形成することができるので、ゲー
ト電極に対してフォトレジストなどのエッチングレジス
ト膜を正確な位置に形成でき、またドライエッチングに
よりエッチングレジスト膜に対応する形状に第2ゲート
絶縁膜が形成されるときに、ゲート電極が均等にサイド
エッチングされるので、ゲート電極を第2ゲート絶縁膜
よりも幅狭の形状に形成することができるとともに、エ
ッチングレジスト膜を除去してゲート電極および第2ゲ
ート絶縁膜をマスクとしてイオン注入を行なうことによ
り、ゲート電極のサイドエッチング部分をそのままオフ
セットゲート領域とすることができ、したがってオフセ
ットゲート領域を左右均等な大きさに形成することがで
きる。
【図1】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面にポリシリコン層を形成
した上、このポリシリコン層上に第1ゲート絶縁膜、第
2ゲート絶縁用形成膜、およびゲート電極形成用膜を堆
積し、このゲート電極形成用膜上にフォトレジスト膜を
パターン形成した状態の断面図。
の製造に際し、絶縁基板の上面にポリシリコン層を形成
した上、このポリシリコン層上に第1ゲート絶縁膜、第
2ゲート絶縁用形成膜、およびゲート電極形成用膜を堆
積し、このゲート電極形成用膜上にフォトレジスト膜を
パターン形成した状態の断面図。
【図2】同薄膜トランジスタの製造に際し、フォトレジ
スト膜をマスクとしてゲート電極形成用膜および第2ゲ
ート絶縁用形成膜をドライエッチングして、第1ゲート
絶縁膜上に第2ゲート絶縁膜およびゲート電極を形成し
た状態の断面図。
スト膜をマスクとしてゲート電極形成用膜および第2ゲ
ート絶縁用形成膜をドライエッチングして、第1ゲート
絶縁膜上に第2ゲート絶縁膜およびゲート電極を形成し
た状態の断面図。
【図3】同薄膜トランジスタの製造に際し、フォトレジ
スト膜を除去して、ゲート電極および第2ゲート絶縁膜
をマスクとしてイオン注入した状態の断面図。
スト膜を除去して、ゲート電極および第2ゲート絶縁膜
をマスクとしてイオン注入した状態の断面図。
【図4】同薄膜トランジスタの製造に際し、層間絶縁
膜、コンタクトホールおよびソース・ドレイン電極を形
成した状態の断面図。
膜、コンタクトホールおよびソース・ドレイン電極を形
成した状態の断面図。
【図5】従来の薄膜トランジスタの製造に際し、ゲート
絶縁膜上にゲート電極をパターン形成し、このゲート電
極を覆ってパターン形成されたフォトレジストをマスク
としてイオンを注入した状態の断面図。
絶縁膜上にゲート電極をパターン形成し、このゲート電
極を覆ってパターン形成されたフォトレジストをマスク
としてイオンを注入した状態の断面図。
10 絶縁基板 11 ポリシリコン層(半導体層) 11a チャネル領域 11b ソース・ドレイン領域 11c オフセットゲート領域 12 第1ゲート絶縁膜 13 第2ゲート絶縁膜 14 ゲート電極 20 第2ゲート絶縁用形成膜 21 ゲート電極形成用膜 22 フォトレジスト膜
Claims (1)
- 【請求項1】 半導体層上に第1ゲート絶縁膜、第2ゲ
ート絶縁用形成膜、および半導体層からなるゲート電極
形成用膜を堆積した上、前記半導体層のチャネル領域に
対応する部分の前記ゲート電極形成用膜上にエッチング
レジスト膜を形成し、このエッチングレジスト膜をマス
クとしてドライエッチングを行なうことにより、前記第
1ゲート絶縁膜を残して、前記第2ゲート絶縁用形成膜
を前記エッチングレジスト膜に対応する形状の第2ゲー
ト絶縁膜に形成するとともに、前記ゲート電極形成用膜
を前記第2ゲート絶縁膜よりも幅狭にサイドエッチング
された形状のゲート電極に形成し、この後、前記エッチ
ングレジスト膜を除去して前記ゲート電極および前記第
2ゲート絶縁膜をマスクとしてイオン注入を行なうこと
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30803392A JP2935083B2 (ja) | 1992-10-22 | 1992-10-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP30803392A JP2935083B2 (ja) | 1992-10-22 | 1992-10-22 | 薄膜トランジスタの製造方法 |
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Publication Number | Publication Date |
---|---|
JPH06140421A true JPH06140421A (ja) | 1994-05-20 |
JP2935083B2 JP2935083B2 (ja) | 1999-08-16 |
Family
ID=17976082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30803392A Expired - Lifetime JP2935083B2 (ja) | 1992-10-22 | 1992-10-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2935083B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-10-22 JP JP30803392A patent/JP2935083B2/ja not_active Expired - Lifetime
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CN106847743B (zh) * | 2017-02-07 | 2019-12-24 | 武汉华星光电技术有限公司 | Tft基板及其制作方法 |
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