JPH06138992A - コンピュータゲーム・システム用インタフエイス装置 - Google Patents
コンピュータゲーム・システム用インタフエイス装置Info
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- JPH06138992A JPH06138992A JP5141420A JP14142093A JPH06138992A JP H06138992 A JPH06138992 A JP H06138992A JP 5141420 A JP5141420 A JP 5141420A JP 14142093 A JP14142093 A JP 14142093A JP H06138992 A JPH06138992 A JP H06138992A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 自己チェック動作が検出されるとデータ置換
を禁止する。 【構成】 コンピュータゲーム・システムの処理ユニッ
トを外部データ記憶媒体に接続するインタフエイス装置
であり、主アドレスバス１を介して入力する処理ユニッ
トからのアドレスを基準アドレスＡref と比較するアド
レス比較回路２１を有し、比較したアドレスが同じ場合
には置換データを外部データ記憶媒体のアドレス指定さ
れた記憶ロケーションのデータに置換する。制御回路が
処理ユニットからのアドレスを監視して自己チェック動
作を検出し、自己チェック動作が検出されるとデータ置
換を禁止する。外部データ記憶媒体からのデータは基準
データと比較され、現読出アクセスサイクルの期間中か
又は現読出アクセスサイクルより以前の読出アクセスサ
イクルの期間中に選択的に実行されるデータ比較に応じ
て、現読出アクセスサイクル期間中はデータ置換が禁止
される。
を禁止する。 【構成】 コンピュータゲーム・システムの処理ユニッ
トを外部データ記憶媒体に接続するインタフエイス装置
であり、主アドレスバス１を介して入力する処理ユニッ
トからのアドレスを基準アドレスＡref と比較するアド
レス比較回路２１を有し、比較したアドレスが同じ場合
には置換データを外部データ記憶媒体のアドレス指定さ
れた記憶ロケーションのデータに置換する。制御回路が
処理ユニットからのアドレスを監視して自己チェック動
作を検出し、自己チェック動作が検出されるとデータ置
換を禁止する。外部データ記憶媒体からのデータは基準
データと比較され、現読出アクセスサイクルの期間中か
又は現読出アクセスサイクルより以前の読出アクセスサ
イクルの期間中に選択的に実行されるデータ比較に応じ
て、現読出アクセスサイクル期間中はデータ置換が禁止
される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータゲーム・
システムに関し、特にコンピュータゲームを行う方法を
修正するために好適なインタフエイス装置に関するもの
である。
システムに関し、特にコンピュータゲームを行う方法を
修正するために好適なインタフエイス装置に関するもの
である。
【０００２】
【従来の技術】多くの既知のコンピュータゲーム・シス
テムにおいては、ゲームの特性、特に難しさの度合は、
ゲーム・カートリッジなど外部データ記憶媒体に記憶さ
れているデータによって大部分が決ってしまう。
テムにおいては、ゲームの特性、特に難しさの度合は、
ゲーム・カートリッジなど外部データ記憶媒体に記憶さ
れているデータによって大部分が決ってしまう。
【０００３】欧州特許第４０２, ０６７号明細書は、コ
ンピュータゲーム・コンソールの処理ユニットを外部デ
ータ記憶媒体に着脱可能に接続するインタフエイス装置
を開示しており、この装置はユーザーの選択やプリセッ
トで、様々な方法で操作してゲームのルールを修正でき
るようにしており、これによってゲームの遊戯性を高め
ている。
ンピュータゲーム・コンソールの処理ユニットを外部デ
ータ記憶媒体に着脱可能に接続するインタフエイス装置
を開示しており、この装置はユーザーの選択やプリセッ
トで、様々な方法で操作してゲームのルールを修正でき
るようにしており、これによってゲームの遊戯性を高め
ている。
【０００４】図１に示す前記特許のインタフエイス装置
は、処理ユニット（ＰＵ）のアドレスバス１’と外部メ
モリ（ＥＭ）のアドレスバス１”を相互に接続する主ア
ドレスバス１を有し、アドレスが処理ユニット（ＰＵ）
から外部メモリ（ＥＭ）へ通って行けるようにしてい
る。
は、処理ユニット（ＰＵ）のアドレスバス１’と外部メ
モリ（ＥＭ）のアドレスバス１”を相互に接続する主ア
ドレスバス１を有し、アドレスが処理ユニット（ＰＵ）
から外部メモリ（ＥＭ）へ通って行けるようにしてい
る。
【０００５】同様に、主データバス２が処理ユニット
（ＰＵ）のデータバス２’と外部メモリ（ＥＭ）のデー
タバス２”を相互接続し、アドレスバス１を通じて受信
したアドレスに応答して、データが外部メモリ（ＥＭ）
から処理ユニット（ＰＵ）へ通って行けるようにしてい
る。
（ＰＵ）のデータバス２’と外部メモリ（ＥＭ）のデー
タバス２”を相互接続し、アドレスバス１を通じて受信
したアドレスに応答して、データが外部メモリ（ＥＭ）
から処理ユニット（ＰＵ）へ通って行けるようにしてい
る。
【０００６】インタフエイス装置はアドレスラッチ３と
データラッチ４を有し、それぞれ基準アドレスＡref 及
び置換データＤrep を記憶している。記憶されている基
準アドレスＡref は、補助アドレスバス６を通ってアド
レス比較回路５の第１入力Ｉ(1) に送られ、記憶されて
いる置換データＤrep は、補助データバス８を通ってデ
ータスイッチング回路７の入力に送られる。
データラッチ４を有し、それぞれ基準アドレスＡref 及
び置換データＤrep を記憶している。記憶されている基
準アドレスＡref は、補助アドレスバス６を通ってアド
レス比較回路５の第１入力Ｉ(1) に送られ、記憶されて
いる置換データＤrep は、補助データバス８を通ってデ
ータスイッチング回路７の入力に送られる。
【０００７】図１に示すように、コンピュータゲーム・
コンソールの処理ユニット（ＰＵ）において生成される
主アドレスバス１上のアドレスは、アドレス比較回路５
の第２入力Ｉ(2) に送られ、ここでアドレスは入力Ｉ
(1) で受け取った基準アドレスＡref と比較される。
コンソールの処理ユニット（ＰＵ）において生成される
主アドレスバス１上のアドレスは、アドレス比較回路５
の第２入力Ｉ(2) に送られ、ここでアドレスは入力Ｉ
(1) で受け取った基準アドレスＡref と比較される。
【０００８】比較し合ったアドレスが異なっていると、
アドレス指定された外部メモリ（ＥＭ）の記憶ロケーシ
ョンがデータスイッチング回路７を経由して主データバ
ス２に乗せられ、続いて処理ユニット（ＰＵ）に送られ
る。
アドレス指定された外部メモリ（ＥＭ）の記憶ロケーシ
ョンがデータスイッチング回路７を経由して主データバ
ス２に乗せられ、続いて処理ユニット（ＰＵ）に送られ
る。
【０００９】逆に、比較し合ったアドレスが一致する
と、アドレス比較回路５は駆動パルスをラインＬに出力
して、データスイッチング装置７のスイッチング状態を
変化させることによって、外部メモリ（ＥＭ）からのデ
ータ転送を阻止し、置換データＤrep を主データバス２
に乗せ、続いて処理ユニット（ＰＵ）に送る。このよう
にして基準アドレスＡref を認識すると、置換データＤ
rep はアドレス指定された外部メモリ（ＥＭ）の記憶ロ
ケーションにある記憶データに置き換えられる。
と、アドレス比較回路５は駆動パルスをラインＬに出力
して、データスイッチング装置７のスイッチング状態を
変化させることによって、外部メモリ（ＥＭ）からのデ
ータ転送を阻止し、置換データＤrep を主データバス２
に乗せ、続いて処理ユニット（ＰＵ）に送る。このよう
にして基準アドレスＡref を認識すると、置換データＤ
rep はアドレス指定された外部メモリ（ＥＭ）の記憶ロ
ケーションにある記憶データに置き換えられる。
【００１０】前記特許明細書で開示しているように、基
準アドレスＡref 及び置換アドレスＤrep は、ラッチ３
及び４に必ずしも前もって記憶されている必要はない。
代りに、基準アドレス及び置換データをユーザーに選択
させればよい。
準アドレスＡref 及び置換アドレスＤrep は、ラッチ３
及び４に必ずしも前もって記憶されている必要はない。
代りに、基準アドレス及び置換データをユーザーに選択
させればよい。
【００１１】
【発明が解決しようとする課題】処理ユニットが合計計
算及びメモリチェックのルーチンを実行するコンピュー
タゲーム・システムも幾つかあるが、このような場合
に、インタフエイス装置は主アドレスバス上のアドレス
に応答せずに、その自己チェック動作にのみ従うことが
望ましい。
算及びメモリチェックのルーチンを実行するコンピュー
タゲーム・システムも幾つかあるが、このような場合
に、インタフエイス装置は主アドレスバス上のアドレス
に応答せずに、その自己チェック動作にのみ従うことが
望ましい。
【００１２】本発明の目的は、自己チェック動作を検出
したらデータ置換を禁止する機能を持つインタフエイス
装置を提供することにある。
したらデータ置換を禁止する機能を持つインタフエイス
装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、コンピュータ
ゲーム・システムの処理ユニットを外部データ記憶媒体
に接続し、前記処理ユニットがアドレス指定して前記外
部データ記憶媒体の異なる記憶ロケーションからのデー
タを受け取ることができるようにするインタフエイス装
置であって、基準アドレスと前記処理ユニットからのア
ドレスとを比較する比較手段と、該比較手段により前記
処理ユニットが処理したデータを修正する修正手段と、
自己チェック動作を検出するために前記処理ユニットか
らのアドレスを監視し、自己チェック動作を検出すると
前記修正手段を禁止する制御手段とを有することを特徴
とするインタフエイス装置である。
ゲーム・システムの処理ユニットを外部データ記憶媒体
に接続し、前記処理ユニットがアドレス指定して前記外
部データ記憶媒体の異なる記憶ロケーションからのデー
タを受け取ることができるようにするインタフエイス装
置であって、基準アドレスと前記処理ユニットからのア
ドレスとを比較する比較手段と、該比較手段により前記
処理ユニットが処理したデータを修正する修正手段と、
自己チェック動作を検出するために前記処理ユニットか
らのアドレスを監視し、自己チェック動作を検出すると
前記修正手段を禁止する制御手段とを有することを特徴
とするインタフエイス装置である。
【００１４】本発明は、コンピュータゲーム・システム
の処理ユニットを外部データ記憶媒体に接続し、前記処
理ユニットがアドレス指定して前記外部データ記憶媒体
の異なる記憶ロケーションからのデータを受け取ること
ができるようにするインタフエイス装置であって、基準
アドレスを前記処理ユニットからのアドレスと比較する
比較手段と、前記外部データ記憶媒体からのデータを基
準データと比較する手段と、前記基準アドレスと前記処
理ユニットからの該アドレスとの前記比較手段に依存し
て前記処理ユニットが処理したデータを修正する修正手
段と、現読出アクセスサイクルの期間中か又は該現読出
アクセスサイクルより以前の読出アクセスサイクルの期
間中に選択的に実行される前記データ比較に応じて、前
記現読出アクセスサイクル期間中は前記修正手段を禁止
する禁止手段とを有することを特徴とするインタフエイ
ス装置である。
の処理ユニットを外部データ記憶媒体に接続し、前記処
理ユニットがアドレス指定して前記外部データ記憶媒体
の異なる記憶ロケーションからのデータを受け取ること
ができるようにするインタフエイス装置であって、基準
アドレスを前記処理ユニットからのアドレスと比較する
比較手段と、前記外部データ記憶媒体からのデータを基
準データと比較する手段と、前記基準アドレスと前記処
理ユニットからの該アドレスとの前記比較手段に依存し
て前記処理ユニットが処理したデータを修正する修正手
段と、現読出アクセスサイクルの期間中か又は該現読出
アクセスサイクルより以前の読出アクセスサイクルの期
間中に選択的に実行される前記データ比較に応じて、前
記現読出アクセスサイクル期間中は前記修正手段を禁止
する禁止手段とを有することを特徴とするインタフエイ
ス装置である。
【００１５】本発明は、プロセッサのアドレスバス上で
自己チェック動作を検出する電気回路であって、前記ア
ドレスバス上のアドレスが所定の前記基準アドレスを含
むアドレスブロックの内側、外側の何れに入るかを判定
し、自己チェック動作を検出するために前記判定結果を
利用する利用手段を有することを特徴とする電気回路で
ある。
自己チェック動作を検出する電気回路であって、前記ア
ドレスバス上のアドレスが所定の前記基準アドレスを含
むアドレスブロックの内側、外側の何れに入るかを判定
し、自己チェック動作を検出するために前記判定結果を
利用する利用手段を有することを特徴とする電気回路で
ある。
【００１６】
【作用】本発明の１つの態様によれば、本発明はコンピ
ュータゲーム・システムの処理ユニットを外部記憶媒体
に接続し、処理ユニットがアドレス指定して外部データ
記憶媒体の異なる記憶ロケーションからのデータを受け
取ることができるようにする。このインタフエイス装置
は、基準アドレスと処理ユニットからのアドレスを比較
する手段と、この比較結果に応じて処理ユニットが処理
したデータを修正する手段と、自己チェック動作を検出
するために処理ユニットからのアドレスを監視し、自己
チェック動作を検出したら修正手段が動作することを禁
止する制御手段とを有する。
ュータゲーム・システムの処理ユニットを外部記憶媒体
に接続し、処理ユニットがアドレス指定して外部データ
記憶媒体の異なる記憶ロケーションからのデータを受け
取ることができるようにする。このインタフエイス装置
は、基準アドレスと処理ユニットからのアドレスを比較
する手段と、この比較結果に応じて処理ユニットが処理
したデータを修正する手段と、自己チェック動作を検出
するために処理ユニットからのアドレスを監視し、自己
チェック動作を検出したら修正手段が動作することを禁
止する制御手段とを有する。
【００１７】好適な実施例においては、制御手段は所定
サイズでかつ基準アドレスを含んでいるアドレスブロッ
クの内側、外側の何れに処理ユニットからのアドレスが
あるかを判定し、その判定結果によって自己チェック動
作を検出する。
サイズでかつ基準アドレスを含んでいるアドレスブロッ
クの内側、外側の何れに処理ユニットからのアドレスが
あるかを判定し、その判定結果によって自己チェック動
作を検出する。
【００１８】一般的には、アドレスブロック中の各アド
レスはＮビットから成り、またアドレスブロックは２
N-n 個（但し、Ｎ＞ｎ）のアドレスから成っており、そ
して各アドレスは同じ組合わせのＮ−ｎビットの高位ビ
ットと、個々に異なる組合わせのｎビットの低位ビット
を有することができる。
レスはＮビットから成り、またアドレスブロックは２
N-n 個（但し、Ｎ＞ｎ）のアドレスから成っており、そ
して各アドレスは同じ組合わせのＮ−ｎビットの高位ビ
ットと、個々に異なる組合わせのｎビットの低位ビット
を有することができる。
【００１９】制御手段による判定は、異なる自己チェッ
ク動作の検出基準に基づくこともできる。
ク動作の検出基準に基づくこともできる。
【００２０】１つの実施例では、制御手段は処理ユニッ
トからのアドレスがｍ個連続してアドレスブロックの外
側のものであれば修正手段の動作を禁止し、また処理ユ
ニットからのアドレスがｐ個連続してアドレスブロック
の内側のものであり、かつ基準アドレスの値より小さい
値であれば、修正手段の動作の禁止を解除する。
トからのアドレスがｍ個連続してアドレスブロックの外
側のものであれば修正手段の動作を禁止し、また処理ユ
ニットからのアドレスがｐ個連続してアドレスブロック
の内側のものであり、かつ基準アドレスの値より小さい
値であれば、修正手段の動作の禁止を解除する。
【００２１】この場合に、アドレスブロックの外側にあ
るアドレスの動きが保持されると、自己チェック動作が
進行中であることを示しているとみなされる。
るアドレスの動きが保持されると、自己チェック動作が
進行中であることを示しているとみなされる。
【００２２】別の実施例では、制御手段は処理ユニット
からのＲ個のアドレスが連続してアドレスブロックの内
側のものと判定されると修正手段の動作を禁止し、その
Ｒ個のアドレスの内の連続した何個かは、処理ユニット
からのアドレスブロック外のＮ個以下のアドレスで分け
られる。ここで、Ｎは予め設定されている整数で、連続
したＲ個のアドレスは基準アドレスの下の連続したアド
レスであるか又は基準アドレス上の連続したアドレスで
ある。
からのＲ個のアドレスが連続してアドレスブロックの内
側のものと判定されると修正手段の動作を禁止し、その
Ｒ個のアドレスの内の連続した何個かは、処理ユニット
からのアドレスブロック外のＮ個以下のアドレスで分け
られる。ここで、Ｎは予め設定されている整数で、連続
したＲ個のアドレスは基準アドレスの下の連続したアド
レスであるか又は基準アドレス上の連続したアドレスで
ある。
【００２３】本発明の別の態様によれば、本発明はコン
ピュータゲーム・システムの処理ユニットを外部データ
記憶媒体に接続し、処理ユニットがアドレス指定して外
部データ記憶媒体の異なる記憶ロケーションからのデー
タを受け取ることができるようにする。このインタフエ
イス装置は、基準アドレスを処理ユニットからのアドレ
スと比較する手段と、外部データ記憶媒体からのデータ
を基準データと比較する手段と、基準アドレスと処理ユ
ニットからのアドレスとの比較結果に応じて処理ユニッ
トが処理したデータを修正する手段と、処理ユニットの
現読出アクセスサイクルの期間中、又は現読出アクセス
サイクルより以前の読出アクセスサイクル期間中に選択
的に実行される前記データ比較に応じて、現読出アクセ
スサイクルの期間中は修正手段の動作を禁止する手段と
を有する。
ピュータゲーム・システムの処理ユニットを外部データ
記憶媒体に接続し、処理ユニットがアドレス指定して外
部データ記憶媒体の異なる記憶ロケーションからのデー
タを受け取ることができるようにする。このインタフエ
イス装置は、基準アドレスを処理ユニットからのアドレ
スと比較する手段と、外部データ記憶媒体からのデータ
を基準データと比較する手段と、基準アドレスと処理ユ
ニットからのアドレスとの比較結果に応じて処理ユニッ
トが処理したデータを修正する手段と、処理ユニットの
現読出アクセスサイクルの期間中、又は現読出アクセス
サイクルより以前の読出アクセスサイクル期間中に選択
的に実行される前記データ比較に応じて、現読出アクセ
スサイクルの期間中は修正手段の動作を禁止する手段と
を有する。
【００２４】修正手段の動作を禁止する手段は、より以
前の連続した読出アクセスサイクルの期間中に実行され
るデータ比較の結果を一時的に記憶する直列配置のラッ
チと、修正手段の動作を禁止するために選択された前記
結果を利用する手段とから成る。
前の連続した読出アクセスサイクルの期間中に実行され
るデータ比較の結果を一時的に記憶する直列配置のラッ
チと、修正手段の動作を禁止するために選択された前記
結果を利用する手段とから成る。
【００２５】本発明の更に別の態様によれば、本発明は
プロセッサのアドレスバス上で自己チェック動作を検出
する電気回路を有する。この電気回路はアドレスバス上
のアドレスが所定の基準アドレスを含むアドレスブロッ
クの内側、外側の何れであるかを判定し、その判定結果
を使って自己チェック動作を検出する。
プロセッサのアドレスバス上で自己チェック動作を検出
する電気回路を有する。この電気回路はアドレスバス上
のアドレスが所定の基準アドレスを含むアドレスブロッ
クの内側、外側の何れであるかを判定し、その判定結果
を使って自己チェック動作を検出する。
【００２６】
【実施例】本発明を図２〜図４に図示の実施例に基づい
て詳細に説明する。実施例において基準アドレスＡref
は、８ビットの低位ビット（１−８）と１５ビットの高
位ビット（９−２３）から成る２３ビットワードを有す
る。
て詳細に説明する。実施例において基準アドレスＡref
は、８ビットの低位ビット（１−８）と１５ビットの高
位ビット（９−２３）から成る２３ビットワードを有す
る。
【００２７】基準アドレスＡref は２５６個（２8 個）
の異なるアドレスワードから成るアドレスブロックを占
有している。アドレスブロックを形成しているアドレス
ワードは、全て同じ組合わせの高位ビット（９−２３）
を有し、この組合わせはそのアドレスブロック中の全て
のアドレスに対して独立であり、各アドレスワードは個
々に異なった組合わせの低位ビット（１−８）を有す
る。従って、その２５６個のアドレスワードはアドレス
ブロックのアドレス範囲に渡った連続した値をとる。
の異なるアドレスワードから成るアドレスブロックを占
有している。アドレスブロックを形成しているアドレス
ワードは、全て同じ組合わせの高位ビット（９−２３）
を有し、この組合わせはそのアドレスブロック中の全て
のアドレスに対して独立であり、各アドレスワードは個
々に異なった組合わせの低位ビット（１−８）を有す
る。従って、その２５６個のアドレスワードはアドレス
ブロックのアドレス範囲に渡った連続した値をとる。
【００２８】既に説明したように、コンピュータゲーム
・コンソールの処理ユニットによって主アドレスバスに
送られるアドレスは、基準アドレスＡref と比較され
る。
・コンソールの処理ユニットによって主アドレスバスに
送られるアドレスは、基準アドレスＡref と比較され
る。
【００２９】インタフエイス装置が処理ユニットから受
け取るアドレスは、比較されるアドレスの高位ビット
（９−２３）が同じであればアドレスブロックの内側に
あり、比較される高位ビット（９−２３）が異なってい
れば受け取るアドレスはアドレスブロックの外側にある
ということになる。
け取るアドレスは、比較されるアドレスの高位ビット
（９−２３）が同じであればアドレスブロックの内側に
あり、比較される高位ビット（９−２３）が異なってい
れば受け取るアドレスはアドレスブロックの外側にある
ということになる。
【００３０】合計計算やメモリチェックなどの自己チェ
ック・ルーチンが進行中であると、主アドレスバス上で
は基準アドレスＡref を含むアドレスブロックの外側に
あるアドレスの動きが増加する。
ック・ルーチンが進行中であると、主アドレスバス上で
は基準アドレスＡref を含むアドレスブロックの外側に
あるアドレスの動きが増加する。
【００３１】後で説明する図２、図３の制御回路は、主
アドレスバスを通じて続けて受け取るアドレスのそれぞ
れが基準アドレスを含むアドレスブロックの内側、外側
の何れにあるかを検出し、その検出結果を使ってアドレ
スブロックの内側及び外側のアドレスの動きを評価する
ように作動し、これによって自己チェック・ルーチンが
進行しているか否かを判定する。
アドレスバスを通じて続けて受け取るアドレスのそれぞ
れが基準アドレスを含むアドレスブロックの内側、外側
の何れにあるかを検出し、その検出結果を使ってアドレ
スブロックの内側及び外側のアドレスの動きを評価する
ように作動し、これによって自己チェック・ルーチンが
進行しているか否かを判定する。
【００３２】自己チェック・ルーチンが進行中であると
判定すると、制御回路はクローキング信号CLOAK を生成
し、インタフエイス装置の中の関連する図２、図３にお
いては、図示しないデータスイッチング回路の動作を禁
止してデータ置換が行われないようにする。更に詳しく
云えば、クローキング信号CLOAK は作動パルスがライン
Ｌを通ってデータスイッチング回路に行くことを阻止す
るのである。
判定すると、制御回路はクローキング信号CLOAK を生成
し、インタフエイス装置の中の関連する図２、図３にお
いては、図示しないデータスイッチング回路の動作を禁
止してデータ置換が行われないようにする。更に詳しく
云えば、クローキング信号CLOAK は作動パルスがライン
Ｌを通ってデータスイッチング回路に行くことを阻止す
るのである。
【００３３】図２、図３の制御回路について更に詳しく
述べて行くことにするが、ここで真値条件は高位、誤条
件は低位と取り決めておく。
述べて行くことにするが、ここで真値条件は高位、誤条
件は低位と取り決めておく。
【００３４】比較アドレスラッチ２０は、既に述べたよ
うに８ビットの低位ビット（１−８）と１５ビットの高
位ビット（９−２３）から成る２３ビットワードを有す
る基準アドレスＡref を記憶している。
うに８ビットの低位ビット（１−８）と１５ビットの高
位ビット（９−２３）から成る２３ビットワードを有す
る基準アドレスＡref を記憶している。
【００３５】基準アドレスＡref はアドレス比較回路２
１の第１入力Ｉ(1) に供給され、一方でアドレス比較回
路２１の第２入力Ｉ(2) には、インタフエイス装置が接
続されているコンピュータゲーム・コンソールの処理ユ
ニットから主アドレスバス１を通ってくるそれぞれ２３
ビットワードから成るアドレスが供給される。
１の第１入力Ｉ(1) に供給され、一方でアドレス比較回
路２１の第２入力Ｉ(2) には、インタフエイス装置が接
続されているコンピュータゲーム・コンソールの処理ユ
ニットから主アドレスバス１を通ってくるそれぞれ２３
ビットワードから成るアドレスが供給される。
【００３６】図２に示すように、アドレス比較回路２１
は２つの部分を有している。つまり、受け取ったアドレ
スの高位ビット（９−２３）を比較する第１部分２１’
と、受け取ったアドレスの低位ビットを比較する第２部
分２１”である。
は２つの部分を有している。つまり、受け取ったアドレ
スの高位ビット（９−２３）を比較する第１部分２１’
と、受け取ったアドレスの低位ビットを比較する第２部
分２１”である。
【００３７】アドレス比較回路２１の第１部分２１’
は、単一の出力Ｏ(1) を有し、この出力はそれぞれ反転
入力ＡＮＤゲート２２及びＡＮＤゲート２３から成るブ
ロック外読出検出器及びブロック内読出検出器の入力に
接続されている。ゲート２２及び２３の別の入力端は、
読出アクセスラインＲＡを通って処理ユニットから送ら
れてくる読出アクセスパルスを受け取るように接続され
ている。
は、単一の出力Ｏ(1) を有し、この出力はそれぞれ反転
入力ＡＮＤゲート２２及びＡＮＤゲート２３から成るブ
ロック外読出検出器及びブロック内読出検出器の入力に
接続されている。ゲート２２及び２３の別の入力端は、
読出アクセスラインＲＡを通って処理ユニットから送ら
れてくる読出アクセスパルスを受け取るように接続され
ている。
【００３８】アドレス比較回路２１の第１部分２１’が
比較したアドレスの高位ビットが同じ、つまり処理ユニ
ットから受け取った現アドレスがアドレスブロックの内
側に入ってることを示していると判定すると、出力Ｏ
(1) は高位になり、続いてブロック内読出検出器（ＡＮ
Ｄゲート２３）の出力が高位になる。反対に、アドレス
比較回路２１の第１部分２１’が比較したアドレスの高
位ビットが異なる、つまり処理ユニットから受け取った
現アドレスがアドレスブロックの外側にあることを示し
ていると判定すると、出力Ｏ(1) は低位になり、続いて
ブロック外読出検出器（ＡＮＤゲート２２）の出力が高
位になる。
比較したアドレスの高位ビットが同じ、つまり処理ユニ
ットから受け取った現アドレスがアドレスブロックの内
側に入ってることを示していると判定すると、出力Ｏ
(1) は高位になり、続いてブロック内読出検出器（ＡＮ
Ｄゲート２３）の出力が高位になる。反対に、アドレス
比較回路２１の第１部分２１’が比較したアドレスの高
位ビットが異なる、つまり処理ユニットから受け取った
現アドレスがアドレスブロックの外側にあることを示し
ていると判定すると、出力Ｏ(1) は低位になり、続いて
ブロック外読出検出器（ＡＮＤゲート２２）の出力が高
位になる。
【００３９】アドレス比較回路２１の第１部分２１’の
出力Ｏ(1) は、また更に３つのＡＮＤゲート２４、２
５、２６の入力にも接続されており、これらの各ＡＮＤ
ゲート２４、２５、２６にもアドレス比較回路２１の第
２部分２１”の出力Ｏ(2) 、Ｏ(3) 、Ｏ(4) がそれぞれ
接続されている。各ＡＮＤゲート２４、２５、２６の出
力は、更にＡＮＤゲート２９、２８、２７にそれぞれ接
続され、これらのＡＮＤゲート２９、２８、２７もまた
読出アクセスラインＲＡに接続されている。
出力Ｏ(1) は、また更に３つのＡＮＤゲート２４、２
５、２６の入力にも接続されており、これらの各ＡＮＤ
ゲート２４、２５、２６にもアドレス比較回路２１の第
２部分２１”の出力Ｏ(2) 、Ｏ(3) 、Ｏ(4) がそれぞれ
接続されている。各ＡＮＤゲート２４、２５、２６の出
力は、更にＡＮＤゲート２９、２８、２７にそれぞれ接
続され、これらのＡＮＤゲート２９、２８、２７もまた
読出アクセスラインＲＡに接続されている。
【００４０】アドレス比較回路２１の第２部分２１”
は、例えば値ＸＸＸを持っている基準アドレスＡref の
低位ビット（１−８）を、主アドレスバス１を通じて送
られてきた例えば値ＹＹＹを持っている現アドレスの低
位ビットと比較する。値ＹＹＹが値ＸＸＸと比べて、よ
り大きい、等しい、より小さいとき、それぞれ対応する
出力Ｏ(2) 、Ｏ(3) 、Ｏ(4) が高位になる。
は、例えば値ＸＸＸを持っている基準アドレスＡref の
低位ビット（１−８）を、主アドレスバス１を通じて送
られてきた例えば値ＹＹＹを持っている現アドレスの低
位ビットと比較する。値ＹＹＹが値ＸＸＸと比べて、よ
り大きい、等しい、より小さいとき、それぞれ対応する
出力Ｏ(2) 、Ｏ(3) 、Ｏ(4) が高位になる。
【００４１】前述のようなゲート構成になっているの
で、主アドレスバス１を通じて送られてきた現アドレス
がアドレスブロックの内側に入り、かつそのアドレスの
低位ビット（１−８）の値（ＹＹＹ）が基準アドレスＡ
ref の値（ＸＸＸ）と比べて、より大きい、等しい、よ
り小さいとき、それぞれ対応するＡＮＤゲート２９、２
８、２７の出力が高位になる。
で、主アドレスバス１を通じて送られてきた現アドレス
がアドレスブロックの内側に入り、かつそのアドレスの
低位ビット（１−８）の値（ＹＹＹ）が基準アドレスＡ
ref の値（ＸＸＸ）と比べて、より大きい、等しい、よ
り小さいとき、それぞれ対応するＡＮＤゲート２９、２
８、２７の出力が高位になる。
【００４２】現アドレスがアドレスブロックの外側にあ
ると判定されると、高位になるＡＮＤゲート２２の出力
は第１連続検出回路３０のクロックパルス端子（ＣＰ）
に接続されており、現アドレスがアドレスブロックの内
側に入ると判定されると、高位になるＡＮＤゲート２３
の出力は第１連続検出回路３０のリセット端子に接続さ
れている。
ると判定されると、高位になるＡＮＤゲート２２の出力
は第１連続検出回路３０のクロックパルス端子（ＣＰ）
に接続されており、現アドレスがアドレスブロックの内
側に入ると判定されると、高位になるＡＮＤゲート２３
の出力は第１連続検出回路３０のリセット端子に接続さ
れている。
【００４３】第１連続検出回路３０を詳細に示す図４か
ら明らかなように、第１連続検出回路３０はアドレスブ
ロックの外側のアドレスの連続する数を計数する働きを
し、この計数が第１プリセット閾値（この実施例では２
０）に達すると、第１フリップフロップ回路３１のセッ
ト入力（Ｓ）に負パルスを出力する。
ら明らかなように、第１連続検出回路３０はアドレスブ
ロックの外側のアドレスの連続する数を計数する働きを
し、この計数が第１プリセット閾値（この実施例では２
０）に達すると、第１フリップフロップ回路３１のセッ
ト入力（Ｓ）に負パルスを出力する。
【００４４】同様に、第２連続検出回路３２のクロック
パルス端子（ＣＰ）がＡＮＤゲート２７の出力に接続さ
れている。このＡＮＤゲート２７は現アドレスがアドレ
スブロックの内側に入ると判定され、かつ値（ＹＹＹ）
が基準アドレスの値（ＸＸＸ）よりも小さいときに高位
になる。更に、２つのゲート３３、３４によって、現ア
ドレスが値（ＸＸＸ）に等しいかより大きいと判定され
るか、アドレスブロックの外側にあれば、第２連続検出
回路３２は確実にリセットされる。従って、第２連続検
出回路３２はＡＮＤゲート２７からの連続する出力パル
スを計数する働きをし、この計数が第２プリセット閾値
（この実施例では３）に達すると、第１フリップフロッ
プ回路３１をリセットする。
パルス端子（ＣＰ）がＡＮＤゲート２７の出力に接続さ
れている。このＡＮＤゲート２７は現アドレスがアドレ
スブロックの内側に入ると判定され、かつ値（ＹＹＹ）
が基準アドレスの値（ＸＸＸ）よりも小さいときに高位
になる。更に、２つのゲート３３、３４によって、現ア
ドレスが値（ＸＸＸ）に等しいかより大きいと判定され
るか、アドレスブロックの外側にあれば、第２連続検出
回路３２は確実にリセットされる。従って、第２連続検
出回路３２はＡＮＤゲート２７からの連続する出力パル
スを計数する働きをし、この計数が第２プリセット閾値
（この実施例では３）に達すると、第１フリップフロッ
プ回路３１をリセットする。
【００４５】既に説明したように、現アドレスが基準ア
ドレスＡref と正確に同じと判定されると、ＡＮＤゲー
ト２８の出力は高位になる。このような状況になったと
き、コンピュータゲーム・コンソールの処理ユニットが
通常の動作をしていれば、即ち自己チェック・ルーチン
が実行されていないならば、インタフエイス装置のデー
タスイッチング回路はデータ置換を実行する。そのため
にＡＮＤゲート２８の出力は、反転入力ＡＮＤゲート３
５の入力端子の１つに接続されている。ゲート３５の反
転入力が低位であれば、必要な作動パルスがラインＬに
出力される。これが引金となって、次の読出アクセスサ
イクルの始めにデータ置換が行われる。
ドレスＡref と正確に同じと判定されると、ＡＮＤゲー
ト２８の出力は高位になる。このような状況になったと
き、コンピュータゲーム・コンソールの処理ユニットが
通常の動作をしていれば、即ち自己チェック・ルーチン
が実行されていないならば、インタフエイス装置のデー
タスイッチング回路はデータ置換を実行する。そのため
にＡＮＤゲート２８の出力は、反転入力ＡＮＤゲート３
５の入力端子の１つに接続されている。ゲート３５の反
転入力が低位であれば、必要な作動パルスがラインＬに
出力される。これが引金となって、次の読出アクセスサ
イクルの始めにデータ置換が行われる。
【００４６】しかしながら、自己チェック・ルーチンが
実行中であるとの判定であれば、以下に説明するよう
に、クローキング信号CLOAK が生成される。この信号は
ゲート３５の反転入力が高位になるようにし、これによ
って作動パルスがラインＬに出力されることを禁止し、
データ置換が実行されないようにする。
実行中であるとの判定であれば、以下に説明するよう
に、クローキング信号CLOAK が生成される。この信号は
ゲート３５の反転入力が高位になるようにし、これによ
って作動パルスがラインＬに出力されることを禁止し、
データ置換が実行されないようにする。
【００４７】異なった基準を使って、自己チェック・ル
ーチンが実行されているか否か、クローキング信号の生
成が必要かどうかを判定することもできる。
ーチンが実行されているか否か、クローキング信号の生
成が必要かどうかを判定することもできる。
【００４８】本発明の実施例には、別々に使ってもよい
し、組み合わせて使ってもよい２つの異なる基準が使わ
れており、これらの基準の選定は、更に別の２つのＡＮ
Ｄゲート３６、３７の入力端子のそれぞれに対応する２
つの制御ビットＡとＢの値を適切に設定することによっ
て行うことができる。ＡＮＤゲート３６、３７の出力
は、ＯＲゲート３８を経由してゲート３５の反転入力に
接続されている。
し、組み合わせて使ってもよい２つの異なる基準が使わ
れており、これらの基準の選定は、更に別の２つのＡＮ
Ｄゲート３６、３７の入力端子のそれぞれに対応する２
つの制御ビットＡとＢの値を適切に設定することによっ
て行うことができる。ＡＮＤゲート３６、３７の出力
は、ＯＲゲート３８を経由してゲート３５の反転入力に
接続されている。
【００４９】制御ビットＢが高位に設定されていると、
第１フリップフロップ回路３１の出力が高位のときは、
ＯＲゲート３８の出力にクローキング信号CLOAK が生成
される。既に説明したように、アドレスブロックの外側
のアドレスを２０個連続して検出することによって、第
１連続検出回路３０の出力が高位になり、このクローキ
ング信号が生成されるのである。逆に、第１フリップフ
ロップ回路３１の出力が低位のとき、クローキング信号
CLOAK は取り除かれる。この動作はアドレスブロックの
内側に入り、かつ基準アドレスＡref の値よりも小さい
値を持つアドレスを第２連続検出回路３２が３個連続し
て検出すると生起する。
第１フリップフロップ回路３１の出力が高位のときは、
ＯＲゲート３８の出力にクローキング信号CLOAK が生成
される。既に説明したように、アドレスブロックの外側
のアドレスを２０個連続して検出することによって、第
１連続検出回路３０の出力が高位になり、このクローキ
ング信号が生成されるのである。逆に、第１フリップフ
ロップ回路３１の出力が低位のとき、クローキング信号
CLOAK は取り除かれる。この動作はアドレスブロックの
内側に入り、かつ基準アドレスＡref の値よりも小さい
値を持つアドレスを第２連続検出回路３２が３個連続し
て検出すると生起する。
【００５０】この構成で制御ビットＢを高位に設定する
と、アドレスがアドレスブロックの外側という動作が主
アドレスバス１上で続いていると検出されたとき、クロ
ーキング信号CLOAK が生成されることによってデータ置
換が行われないようにする。この条件は、アドレスブロ
ックの外側のアドレスを２０個連続して検出することに
よって判定される。アドレスブロックの内側で、かつそ
の値が基準アドレスＡref の値よりも小さいアドレスを
３個連続して検出すると、通常のアドレス動作が再開し
たとみなされる。
と、アドレスがアドレスブロックの外側という動作が主
アドレスバス１上で続いていると検出されたとき、クロ
ーキング信号CLOAK が生成されることによってデータ置
換が行われないようにする。この条件は、アドレスブロ
ックの外側のアドレスを２０個連続して検出することに
よって判定される。アドレスブロックの内側で、かつそ
の値が基準アドレスＡref の値よりも小さいアドレスを
３個連続して検出すると、通常のアドレス動作が再開し
たとみなされる。
【００５１】このようにして、処理ユニットのプログラ
ムカウンタが基準アドレスArefの直前のアドレスコード
を越え、アドレスブロック外のアドレス読み出しが続く
ことによってプログラムカウンタが止められると、デー
タ置換が実行されるのである。
ムカウンタが基準アドレスArefの直前のアドレスコード
を越え、アドレスブロック外のアドレス読み出しが続く
ことによってプログラムカウンタが止められると、デー
タ置換が実行されるのである。
【００５２】制御ビットＡが高位に設定されると、異な
る基準が使われて自己チェック・ルーチンが進行してい
るのか否か、クローキング信号CLOAK を出す必要がある
かを判定する。
る基準が使われて自己チェック・ルーチンが進行してい
るのか否か、クローキング信号CLOAK を出す必要がある
かを判定する。
【００５３】この構成では、現アドレスがアドレスブロ
ックの内側にあり、かつ基準アドレスと等しくないとき
は高位になる更に別のＡＮＤゲート２３’が、計数回路
３９のクロック信号入力（ＣＰ）に接続される。計数回
路３９のリセット入力はＯＲゲート４０の出力に接続さ
れており、このＯＲゲート４０の入力は、それぞれ第１
及び第２連続検出回路３０、３２の出力に接続されてい
る。
ックの内側にあり、かつ基準アドレスと等しくないとき
は高位になる更に別のＡＮＤゲート２３’が、計数回路
３９のクロック信号入力（ＣＰ）に接続される。計数回
路３９のリセット入力はＯＲゲート４０の出力に接続さ
れており、このＯＲゲート４０の入力は、それぞれ第１
及び第２連続検出回路３０、３２の出力に接続されてい
る。
【００５４】この構成によって、連続検出回路３０、３
２の何れかの出力が高位になると計数回路３９がリセッ
トされる。従って、計数回路３９がリセットされないと
計数は継続することになる。このことは、アドレスブロ
ックの外側へのアクセスの連続回数が第１プリセット数
（本実施例では２０：第１連続検出回路３０によって設
定された基準）よりも少なく、またアドレスブロックの
内側へのアクセスの連続回数が第２プリセット数（本実
施例では３：第２連続検出回路３２によって設定された
基準）よりも少ないということを示している。
２の何れかの出力が高位になると計数回路３９がリセッ
トされる。従って、計数回路３９がリセットされないと
計数は継続することになる。このことは、アドレスブロ
ックの外側へのアクセスの連続回数が第１プリセット数
（本実施例では２０：第１連続検出回路３０によって設
定された基準）よりも少なく、またアドレスブロックの
内側へのアクセスの連続回数が第２プリセット数（本実
施例では３：第２連続検出回路３２によって設定された
基準）よりも少ないということを示している。
【００５５】比較回路４１、４２はそれぞれ計数回路３
９の計数を基準アドレスＡref の低位８ビットの値ＸＸ
Ｘと、そして、低位８ビットの［ＸＸＸの補数値］とそ
れぞれ比較する。計数が何れかの値に達すると、ＡＮＤ
ゲート４３、４４の一方の入力がそれぞれ高位になる。
ＡＮＤゲート４３、４４の他方の入力は、第２フリップ
フロップ回路４５の出力にそれぞれ接続されている。こ
のフリップフロップ回路４５のセット、リセット入力端
子はＡＮＤゲート２８と２９の出力にそれぞれ接続され
ている。ＡＮＤゲート４３、４４の出力はＯＲゲート５
１の入力に接続され、ＯＲゲート５１の出力はＡＮＤゲ
ート３７の一方の入力に接続されている。ＡＮＤゲート
３７の他方の入力は制御ビットＡを受け取るように接続
されている。この構成で、計数回路３９の計数が前記の
閾値計数（ＸＸＸ又は［ＸＸＸの補数値］）の何れかに
達したら、ＯＲゲート３８の出力にクローキング信号CL
OAK が生成される。
９の計数を基準アドレスＡref の低位８ビットの値ＸＸ
Ｘと、そして、低位８ビットの［ＸＸＸの補数値］とそ
れぞれ比較する。計数が何れかの値に達すると、ＡＮＤ
ゲート４３、４４の一方の入力がそれぞれ高位になる。
ＡＮＤゲート４３、４４の他方の入力は、第２フリップ
フロップ回路４５の出力にそれぞれ接続されている。こ
のフリップフロップ回路４５のセット、リセット入力端
子はＡＮＤゲート２８と２９の出力にそれぞれ接続され
ている。ＡＮＤゲート４３、４４の出力はＯＲゲート５
１の入力に接続され、ＯＲゲート５１の出力はＡＮＤゲ
ート３７の一方の入力に接続されている。ＡＮＤゲート
３７の他方の入力は制御ビットＡを受け取るように接続
されている。この構成で、計数回路３９の計数が前記の
閾値計数（ＸＸＸ又は［ＸＸＸの補数値］）の何れかに
達したら、ＯＲゲート３８の出力にクローキング信号CL
OAK が生成される。
【００５６】基準アドレスＡref の低位８ビットのＸＸ
Ｘの値は、アドレスブロックの中の基準アドレスよりも
下にあるアドレスの数を表し、一方、低位８ビットの
［ＸＸＸの補数値］は、基準アドレスよりも上にあるア
ドレスの数を表している。
Ｘの値は、アドレスブロックの中の基準アドレスよりも
下にあるアドレスの数を表し、一方、低位８ビットの
［ＸＸＸの補数値］は、基準アドレスよりも上にあるア
ドレスの数を表している。
【００５７】従って、この構成で制御ビットＡを高位に
設定すると、計数回路３９の計数値が前記の値ＸＸＸか
又は［ＸＸＸの補数値］の何れかに達したら、合計計算
又はメモリチェック・ルーチンが、アドレスブロックの
底から上方に向かって、つまり計数回路３９の計数がＸ
ＸＸに達すれば、或いはアドレスブロックのトップから
下向きに、つまり計数回路３９の値が［ＸＸＸの補数
値］に達すれば、基準アドレスを越えて進行しているこ
とを示している。
設定すると、計数回路３９の計数値が前記の値ＸＸＸか
又は［ＸＸＸの補数値］の何れかに達したら、合計計算
又はメモリチェック・ルーチンが、アドレスブロックの
底から上方に向かって、つまり計数回路３９の計数がＸ
ＸＸに達すれば、或いはアドレスブロックのトップから
下向きに、つまり計数回路３９の値が［ＸＸＸの補数
値］に達すれば、基準アドレスを越えて進行しているこ
とを示している。
【００５８】第２フリップフロップ回路４５の機能は、
検出したアドレスが基準アドレスよりも下か上かによっ
て、それぞれ関連した正しいＡＮＤゲート４３、４４の
入力を確実に高位に維持することである。
検出したアドレスが基準アドレスよりも下か上かによっ
て、それぞれ関連した正しいＡＮＤゲート４３、４４の
入力を確実に高位に維持することである。
【００５９】計数回路３９の計数値は、アドレスブロッ
クの中へアクセスを続けることで計数が増加してゆくの
で、値ＸＸＸか又は［ＸＸＸの補数値］に到達する。前
記の基準は、合計計算やメモリチェック・ルーチンが進
行している間は、アドレスブロックの内側のアドレスへ
のどのアクセスも、アドレスブロックの外側のアドレス
への第１プリセット数（例えば２０）のアクセス回数よ
りも少なそうだということと、アドレスブロックの内側
のアドレスへのアクセスが連続して第２プリセット数
（例えば３）の回数よりも少なそうだという命題に基づ
いている。
クの中へアクセスを続けることで計数が増加してゆくの
で、値ＸＸＸか又は［ＸＸＸの補数値］に到達する。前
記の基準は、合計計算やメモリチェック・ルーチンが進
行している間は、アドレスブロックの内側のアドレスへ
のどのアクセスも、アドレスブロックの外側のアドレス
への第１プリセット数（例えば２０）のアクセス回数よ
りも少なそうだということと、アドレスブロックの内側
のアドレスへのアクセスが連続して第２プリセット数
（例えば３）の回数よりも少なそうだという命題に基づ
いている。
【００６０】先の欧州特許第４０２, ０６７号明細書は
データ比較技術も開示しており、この技術によって外部
メモリからのデータは、置換データＤrep で置き換えら
れるべき外部メモリからのデータと同じのラッチされた
基準データと比較される。この付加的な比較によって正
しいデータの置換が可能となり、アドレスを比較する過
程における曖昧さによって引き起こされるかもしれない
エラーを防止する。
データ比較技術も開示しており、この技術によって外部
メモリからのデータは、置換データＤrep で置き換えら
れるべき外部メモリからのデータと同じのラッチされた
基準データと比較される。この付加的な比較によって正
しいデータの置換が可能となり、アドレスを比較する過
程における曖昧さによって引き起こされるかもしれない
エラーを防止する。
【００６１】しかしながら、データ比較の実行が時間遅
れを含むようなタイミングになっており、そしてこの時
間遅れにプロセッサの読出アクセスサイクルの任意のク
ロックされていない時点でデータ比較結果をラッチする
ことが含まれているのであれば問題である。これは、望
ましいシステムの作動に悪影響を及ぼす。
れを含むようなタイミングになっており、そしてこの時
間遅れにプロセッサの読出アクセスサイクルの任意のク
ロックされていない時点でデータ比較結果をラッチする
ことが含まれているのであれば問題である。これは、望
ましいシステムの作動に悪影響を及ぼす。
【００６２】更に、データバスは現アクセスサイクルよ
り以前の数サイクルのアクセスサイクルから得たデータ
値を有し、これらのデータ値が合計計算やメモリチェッ
ク・ルーチンの結果として生成されたのであれば、予想
した外部メモリのデータ値とは異なっている。
り以前の数サイクルのアクセスサイクルから得たデータ
値を有し、これらのデータ値が合計計算やメモリチェッ
ク・ルーチンの結果として生成されたのであれば、予想
した外部メモリのデータ値とは異なっている。
【００６３】これらの問題を緩和する観点から、本実施
例は基準データとデータバス上にある実際のデータとの
比較に応じてデータ置換を禁止するクローキング信号を
生成する機能を持っている。このデータ比較は、比較が
行われた直前のサイクルより以前の読出アクセスサイク
ルの間に実行されている。
例は基準データとデータバス上にある実際のデータとの
比較に応じてデータ置換を禁止するクローキング信号を
生成する機能を持っている。このデータ比較は、比較が
行われた直前のサイクルより以前の読出アクセスサイク
ルの間に実行されている。
【００６４】そのために、図２、図３の実施例では読出
アクセスラインＲＡの読出アクセスパルスでクロックさ
れる２つのラッチ４６、４７を直列に接続した構成にし
たシフトレジスタを持っている。引き続く読出アクセス
サイクルの各サイクルの間に実行されるデータ比較の結
果T0は、シフトレジスタの第１ラッチに入力され、図２
から明らかなように２つのラッチ４６、４７をクロック
することによって、連続する読出アクセスサイクルの中
で、より以前のサイクルの期間中に実行されたデータ比
較の結果T0、T1及びT2を一時的に記憶させ、これら３つ
の結果をそれぞれＡＮＤゲート４８、４９、５０の入力
に送るようにする。
アクセスラインＲＡの読出アクセスパルスでクロックさ
れる２つのラッチ４６、４７を直列に接続した構成にし
たシフトレジスタを持っている。引き続く読出アクセス
サイクルの各サイクルの間に実行されるデータ比較の結
果T0は、シフトレジスタの第１ラッチに入力され、図２
から明らかなように２つのラッチ４６、４７をクロック
することによって、連続する読出アクセスサイクルの中
で、より以前のサイクルの期間中に実行されたデータ比
較の結果T0、T1及びT2を一時的に記憶させ、これら３つ
の結果をそれぞれＡＮＤゲート４８、４９、５０の入力
に送るようにする。
【００６５】ＡＮＤゲート４８、４９、５０のそれぞれ
に供給される制御ビットＣ、Ｄの値によって、３つの結
果T0、T1、T2の内のどれをＯＲゲート５２に供給するか
が、下記の表に従って決まる。
に供給される制御ビットＣ、Ｄの値によって、３つの結
果T0、T1、T2の内のどれをＯＲゲート５２に供給するか
が、下記の表に従って決まる。
【００６６】 Ｃ Ｄ 効果 ０ ０ クローキング信号は出力しない １ ０ T0が選定されたらクローキング信号を出力する ０ １ T1が選定されたらクローキング信号を出力する １ １ T2が選定されたらクローキング信号を出力する
【００６７】この方法によって、データの置換をデータ
比較（Ｃ＝０、Ｄ＝０）の結果に感応し難くすることが
でき、或いは連続する読出アクセスサイクルの中の、よ
り以前の特定の１サイクルの期間中に実行されたデータ
比較に応じて禁止することができる。
比較（Ｃ＝０、Ｄ＝０）の結果に感応し難くすることが
でき、或いは連続する読出アクセスサイクルの中の、よ
り以前の特定の１サイクルの期間中に実行されたデータ
比較に応じて禁止することができる。
【００６８】実施例の２つの異なる技術、即ち自己チェ
ック動作の検出及びデータ比較は、図２、図３に示すよ
うな組み合わせでも、或いは単独でも使えることが理解
できるであろう。
ック動作の検出及びデータ比較は、図２、図３に示すよ
うな組み合わせでも、或いは単独でも使えることが理解
できるであろう。
【００６９】
【発明の効果】本発明は、自己チェック動作を検出した
らデータ置換を禁止する機能を有し、アドレスバスに応
答せずに自己チェック動作のみに従う。
らデータ置換を禁止する機能を有し、アドレスバスに応
答せずに自己チェック動作のみに従う。
【図１】従来例のインタフエイス装置のブロック回路構
成図である。
成図である。
【図２】本発明に係るインタフエイス装置を形成する一
部の電気回路図である。
部の電気回路図である。
【図３】図２に線Ｚ−Ｚにより接続する残り部分の電気
回路図である。
回路図である。
【図４】電気回路の部分の詳細図である。
１ 主アドレスバス ２１ アドレス比較回路 ２２〜２９、３５、３７、４３、４４、４８〜５０ Ａ
ＮＤゲート ３０、３２ 連続検出回路 ３１、４５ フリップフロップ回路 ３６、３８、４０、５１、５２ ＯＲゲート ３９ 計数回路 ４６、４７ ラッチ Aref 基準アドレス
ＮＤゲート ３０、３２ 連続検出回路 ３１、４５ フリップフロップ回路 ３６、３８、４０、５１、５２ ＯＲゲート ３９ 計数回路 ４６、４７ ラッチ Aref 基準アドレス
Claims (10)
- 【請求項１】 コンピュータゲーム・システムの処理ユ
ニットを外部データ記憶媒体に接続し、前記処理ユニッ
トがアドレス指定して前記外部データ記憶媒体の異なる
記憶ロケーションからのデータを受け取ることができる
ようにするインタフエイス装置であって、基準アドレス
と前記処理ユニットからのアドレスとを比較する比較手
段と、該比較手段により前記処理ユニットが処理したデ
ータを修正する修正手段と、自己チェック動作を検出す
るために前記処理ユニットからのアドレスを監視し、自
己チェック動作を検出すると前記修正手段を禁止する制
御手段とを有することを特徴とするインタフエイス装
置。 - 【請求項２】 前記制御手段は所定のサイズで前記基準
アドレスを含むアドレスブロックの内側、外側の何れに
前記処理ユニットからのアドレスが入るかを判定するよ
うにし、該判定結果を使って自己チェック動作を検出す
るようにした請求項１に記載のインタフエイス装置。 - 【請求項３】 前記アドレスブロックの各アドレスはＮ
ビットから成り、また前記アドレスブロックは２N-n 個
（ただし、Ｎ＞ｎ）のアドレスから成り、各アドレスは
同じ組合わせのＮ−ｎの高位ビットと個々に異なった組
合わせのｎの低位ビットを有する請求項２に記載のイン
タフエイス装置。 - 【請求項４】 前記処理ユニットからのアドレスがｍ個
連続して前記アドレスブロックの外側にあると判定する
と前記制御手段は前記修正手段を禁止し、前記処理ユニ
ットからのアドレスがｐ個連続して前記アドレスブロッ
クの内側に入り（ただし、ｐ、ｍは整数）、かつ前記基
準アドレスの値よりも小さい値を持つと判定すると、前
記制御手段は前記修正手段の禁止を解除するようにした
請求項２又は請求項３に記載のインタフエイス装置。 - 【請求項５】 前記処理ユニットからのアドレスがＲ個
連続して前記アドレスブロックの内側にあると判定され
ると、前記制御手段が前記修正手段を禁止し、前記Ｒ個
のアドレスの内の連続した何個かは、前記処理ユニット
からの前記アドレスブロックの外側のＮ個以下のアドレ
スで分けるようにした（ただし、Ｎは予め設定されてい
る整数、前記連続したＲ個のアドレスは前記基準アドレ
スの下の前記連続アドレスであるか又は前記基準アドレ
スの上の前記連続アドレス）請求項２〜４の何れか１つ
の請求項に記載のインタフエイス装置。 - 【請求項６】 前記外部データ記憶媒体からのデータを
基準データと比較する比較手段と、現読出アクセスサイ
クルの期間中か又は該現読出アクセスサイクルよりも以
前の読出アクセスサイクルの期間中に選択的に実行され
る前記データ比較に応じて、前記処理ユニットの前記現
読出アクセスサイクルの期間中前記修正手段を禁止する
禁止手段とを有する請求項１〜５の何れか１つの請求項
に記載のインタフエイス装置。 - 【請求項７】 前記修正手段を禁止する禁止手段が、よ
り以前の連続した読出アクセスサイクルの期間中に実行
される前記データ比較結果を一時的に記憶する直列構成
のラッチと、前記修正手段を禁止するために選択された
前記結果を利用する利用手段とを有する請求項６に記載
のインタフエイス装置。 - 【請求項８】 コンピュータゲーム・システムの処理ユ
ニットを外部データ記憶媒体に接続し、前記処理ユニッ
トがアドレス指定して前記外部データ記憶媒体の異なる
記憶ロケーションからのデータを受け取ることができる
ようにするインタフエイス装置であって、基準アドレス
を前記処理ユニットからのアドレスと比較する比較手段
と、前記外部データ記憶媒体からのデータを基準データ
と比較する手段と、前記基準アドレスと前記処理ユニッ
トからの該アドレスとの前記比較手段に依存して前記処
理ユニットが処理したデータを修正する修正手段と、現
読出アクセスサイクルの期間中か又は該現読出アクセス
サイクルより以前の読出アクセスサイクルの期間中に選
択的に実行される前記データ比較に応じて、前記現読出
アクセスサイクル期間中は前記修正手段を禁止する禁止
手段とを有することを特徴とするインタフエイス装置。 - 【請求項９】 前記修正手段を禁止する前記手段が、よ
り以前の連続した読み出しサイクルの期間中に実行され
る前記データ比較の結果を一時的に記憶する直列構成の
ラッチと、前記修正手段を禁止するために選択された前
記結果を利用する利用手段とを有する請求項８に記載の
インタフエイス装置。 - 【請求項１０】 プロセッサのアドレスバス上で自己チ
ェック動作を検出する電気回路であって、前記アドレス
バス上のアドレスが所定の前記基準アドレスを含むアド
レスブロックの内側、外側の何れに入るかを判定し、自
己チェック動作を検出するために前記判定結果を利用す
る利用手段を有することを特徴とする電気回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9210767 | 1992-05-20 | ||
| GB929210767A GB9210767D0 (en) | 1992-05-20 | 1992-05-20 | Interfacing device for a computer game system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138992A true JPH06138992A (ja) | 1994-05-20 |
Family
ID=10715797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141420A Pending JPH06138992A (ja) | 1992-05-20 | 1993-05-20 | コンピュータゲーム・システム用インタフエイス装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0571213A1 (ja) |
| JP (1) | JPH06138992A (ja) |
| AU (1) | AU3872293A (ja) |
| CA (1) | CA2096674A1 (ja) |
| FI (1) | FI932315A (ja) |
| GB (1) | GB9210767D0 (ja) |
| NO (1) | NO931837L (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558339A (en) * | 1994-05-05 | 1996-09-24 | Perlman; Stephen G. | Network architecture to support recording and playback of real-time video games |
| US5586257A (en) * | 1994-05-05 | 1996-12-17 | Perlman; Stephen G. | Network architecture to support multiple site real-time video games |
| US5636209A (en) * | 1994-05-05 | 1997-06-03 | Perlman; Stephen G. | Modem to support multiple site call conferenced data communications |
| AU2471995A (en) * | 1994-05-05 | 1995-11-29 | Catapult Entertainment, Inc. | Network architecture for real-time video games |
| US5624316A (en) * | 1994-06-06 | 1997-04-29 | Catapult Entertainment Inc. | Video game enhancer with intergral modem and smart card interface |
| WO1996014119A1 (en) * | 1994-11-04 | 1996-05-17 | Catapult Entertainment | Method and apparatus for loosely synchronizing closed free-running raster displays |
| WO1996014908A1 (en) * | 1994-11-14 | 1996-05-23 | Catapult Entertainment, Inc. | Method and apparatus for synchronizing the execution of multiple video game systems in a networked environment |
| US5651060A (en) * | 1994-11-15 | 1997-07-22 | Catapult Entertainment, Inc. | Method and apparatus for detecting and recovering from call waiting interruptions to modem communications |
| US6134590A (en) * | 1996-04-16 | 2000-10-17 | Webtv Networks, Inc. | Method and apparatus for automatically connecting devices to a local network |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5112051A (en) * | 1989-06-05 | 1992-05-12 | Westinghouse Electric Corp. | Interfacing device for a computer games system |
-
1992
- 1992-05-20 GB GB929210767A patent/GB9210767D0/en active Pending
-
1993
- 1993-05-19 NO NO931837A patent/NO931837L/no unknown
- 1993-05-20 CA CA002096674A patent/CA2096674A1/en not_active Abandoned
- 1993-05-20 JP JP5141420A patent/JPH06138992A/ja active Pending
- 1993-05-20 AU AU38722/93A patent/AU3872293A/en not_active Abandoned
- 1993-05-20 EP EP93303940A patent/EP0571213A1/en not_active Withdrawn
- 1993-05-21 FI FI932315A patent/FI932315A/fi not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| AU3872293A (en) | 1993-11-25 |
| CA2096674A1 (en) | 1993-11-21 |
| GB9210767D0 (en) | 1992-07-08 |
| EP0571213A1 (en) | 1993-11-24 |
| FI932315A0 (fi) | 1993-05-21 |
| NO931837L (no) | 1993-11-22 |
| FI932315A (fi) | 1993-11-21 |
| NO931837D0 (no) | 1993-05-19 |
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