JPH0613843A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
- Publication number
- JPH0613843A JPH0613843A JP4167772A JP16777292A JPH0613843A JP H0613843 A JPH0613843 A JP H0613843A JP 4167772 A JP4167772 A JP 4167772A JP 16777292 A JP16777292 A JP 16777292A JP H0613843 A JPH0613843 A JP H0613843A
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- rams
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Abstract
(57)【要約】
【目的】 ディジタル信号処理を高速に行えるようにす
るとともに、消費電力およびラジエーションを低減でき
るようにする。 【構成】 データＲＡＭおよび係数ＲＡＭを複数組設
け、この複数組のデータＲＡＭおよび係数ＲＡＭからの
出力をそれぞれ選択するセレクタを複数備え、この複数
のセレクタにそれぞれ対応するＫレジスタおよびＬレジ
スタを複数組配置し、それぞれのＫレジスタおよびＬレ
ジスタの組に対応する乗算器を複数設ける。
るとともに、消費電力およびラジエーションを低減でき
るようにする。 【構成】 データＲＡＭおよび係数ＲＡＭを複数組設
け、この複数組のデータＲＡＭおよび係数ＲＡＭからの
出力をそれぞれ選択するセレクタを複数備え、この複数
のセレクタにそれぞれ対応するＫレジスタおよびＬレジ
スタを複数組配置し、それぞれのＫレジスタおよびＬレ
ジスタの組に対応する乗算器を複数設ける。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理に利
用する。本発明は、乗算器、加算器を用いて積和演算処
理を行うディジタル信号処理回路に関する。
用する。本発明は、乗算器、加算器を用いて積和演算処
理を行うディジタル信号処理回路に関する。
【０００２】
【従来の技術】従来のディジタル信号処理回路の１例を
図２に示す。従来例回路は、データを保持するデータＲ
ＡＭ１と、係数データを保持する係数ＲＡＭ２と、デー
タＲＡＭ１に接続されるＫレジスタ３と、係数ＲＡＭ２
に接続されるＬレジスタ４と、Ｋレジスタ３およびＬレ
ジスタ４を入力とする乗算器５と、乗算結果を保持する
Ｍレジスタ６と、Ｍレジスタ６の出力に接続される演算
回路７と、この演算回路７の出力に接続されるアキュム
レータ８とにより構成されている。
図２に示す。従来例回路は、データを保持するデータＲ
ＡＭ１と、係数データを保持する係数ＲＡＭ２と、デー
タＲＡＭ１に接続されるＫレジスタ３と、係数ＲＡＭ２
に接続されるＬレジスタ４と、Ｋレジスタ３およびＬレ
ジスタ４を入力とする乗算器５と、乗算結果を保持する
Ｍレジスタ６と、Ｍレジスタ６の出力に接続される演算
回路７と、この演算回路７の出力に接続されるアキュム
レータ８とにより構成されている。
【０００３】次に、このように構成された従来例回路の
動作について説明する。
動作について説明する。
【０００４】ディジタル信号処理は通常ディジタルフィ
ルタ処理により行われるが、これには大きく分けてＩＩ
Ｒ型とＦＩＲ型がある。どちらもディジタルデータと係
数データの乗算を行うと同時にそれらのデータの累積加
算を行うことによりフィルタ演算を行う。このような処
理は積和演算処理と呼ばれている。この積和演算処理を
主に行うために各ハードウェアが構成されていて、デー
タＲＡＭ１と係数ＲＡＭ２に蓄えられたデータを乗算器
５により演算し、演算回路７にて加算処理することより
積和演算処理が行われる。
ルタ処理により行われるが、これには大きく分けてＩＩ
Ｒ型とＦＩＲ型がある。どちらもディジタルデータと係
数データの乗算を行うと同時にそれらのデータの累積加
算を行うことによりフィルタ演算を行う。このような処
理は積和演算処理と呼ばれている。この積和演算処理を
主に行うために各ハードウェアが構成されていて、デー
タＲＡＭ１と係数ＲＡＭ２に蓄えられたデータを乗算器
５により演算し、演算回路７にて加算処理することより
積和演算処理が行われる。
【０００５】
【発明が解決しようとする課題】ディジタル信号処理に
おいて多くのフィルタ処理を行うためには、この積和演
算処理のスピードが問題となり、どこまで高速化できる
かが鍵となる。図２に示すような構成では乗算器および
各種ＲＡＭのリード、ライト時間、バスの転送時間がネ
ックとなっていて近年では１００ｎｓ程度までしか高速
化されていない。そこで、このような構成でこれ以上の
高速化を行うとすると、トランジスタサイズを大きくす
る以外に方法はなく、そのために乗算器、ＲＡＭ、バス
を駆動するバスドライバなどがかなり大きくなってしま
う。また、そのときの消費電力も内部処理速度の高速化
に伴い膨大になると同時に、データ変化時に起こる瞬時
の大電流のためにラジエーションも大きくなり、ディジ
タル信号処理回路の高速化に伴ってこのラジエーション
を小さくすることが大きな課題となっている。
おいて多くのフィルタ処理を行うためには、この積和演
算処理のスピードが問題となり、どこまで高速化できる
かが鍵となる。図２に示すような構成では乗算器および
各種ＲＡＭのリード、ライト時間、バスの転送時間がネ
ックとなっていて近年では１００ｎｓ程度までしか高速
化されていない。そこで、このような構成でこれ以上の
高速化を行うとすると、トランジスタサイズを大きくす
る以外に方法はなく、そのために乗算器、ＲＡＭ、バス
を駆動するバスドライバなどがかなり大きくなってしま
う。また、そのときの消費電力も内部処理速度の高速化
に伴い膨大になると同時に、データ変化時に起こる瞬時
の大電流のためにラジエーションも大きくなり、ディジ
タル信号処理回路の高速化に伴ってこのラジエーション
を小さくすることが大きな課題となっている。
【０００６】本発明はこのような背景に行われるもので
あって、ディジタル信号処理を高速に行うことができる
とともに、消費電力およびラジエーションの低減をはか
ることができる回路を提供することを目的とする。
あって、ディジタル信号処理を高速に行うことができる
とともに、消費電力およびラジエーションの低減をはか
ることができる回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、データを蓄積
するデータＲＡＭと、係数を蓄積する係数ＲＡＭと、前
記データＲＡＭからの出力を一時保持するＫレジスタ
と、前記係数ＲＡＭからの出力を一時保持するＬレジス
タと、前記データＲＡＭからのデータおよび前記係数Ｒ
ＡＭからの係数を入力し加算処理を行う乗算器と、この
乗算器により処理された出力を一時保持するＭレジスタ
と、前記乗算器の出力を累積加算する演算回路と、この
演算回路からの出力を格納するアキュムレータとを備え
たディジタル信号処理回路において、前記データＲＡＭ
および前記係数ＲＡＭをそれぞれ複数組設け、この複数
組のデータＲＡＭおよび係数ＲＡＭからの出力をそれぞ
れ選択するセレクタを複数備え、この複数のセレクタに
それぞれ対応する前記Ｋレジスタおよび前記Ｌレジスタ
を複数組配置し、それぞれのＫレジスタおよびＬレジス
タの組に対応する前記乗算器を複数設け、この複数個の
乗算器出力を加算して前記Ｍレジスタに与える手段を備
えたことを特徴とする。
するデータＲＡＭと、係数を蓄積する係数ＲＡＭと、前
記データＲＡＭからの出力を一時保持するＫレジスタ
と、前記係数ＲＡＭからの出力を一時保持するＬレジス
タと、前記データＲＡＭからのデータおよび前記係数Ｒ
ＡＭからの係数を入力し加算処理を行う乗算器と、この
乗算器により処理された出力を一時保持するＭレジスタ
と、前記乗算器の出力を累積加算する演算回路と、この
演算回路からの出力を格納するアキュムレータとを備え
たディジタル信号処理回路において、前記データＲＡＭ
および前記係数ＲＡＭをそれぞれ複数組設け、この複数
組のデータＲＡＭおよび係数ＲＡＭからの出力をそれぞ
れ選択するセレクタを複数備え、この複数のセレクタに
それぞれ対応する前記Ｋレジスタおよび前記Ｌレジスタ
を複数組配置し、それぞれのＫレジスタおよびＬレジス
タの組に対応する前記乗算器を複数設け、この複数個の
乗算器出力を加算して前記Ｍレジスタに与える手段を備
えたことを特徴とする。
【０００８】
【作用】データを蓄積するデータＲＡＭ、係数を蓄積す
る係数ＲＡＭを複数備え、これらＲＡＭからの出力を選
択するセレクタ、選択されたデータおよび係数を一時保
持するレジスタ、および乗算器を対応させて配置する。
左側のデータＲＡＭが左側の乗算器に接続されていると
きは、右側のデータＲＡＭは右側の乗算器に接続され、
左側のデータＲＡＭが右側の乗算器に接続されていると
きには、右側のデータＲＡＭは左側の乗算器に接続され
る。係数ＲＡＭについても同様である。このようにセレ
クタを切り替えることにより、二つの乗算器は並列的に
動作し演算を分担することができるから、全体として等
価な演算を行うための速度は半分でよいことになる。
る係数ＲＡＭを複数備え、これらＲＡＭからの出力を選
択するセレクタ、選択されたデータおよび係数を一時保
持するレジスタ、および乗算器を対応させて配置する。
左側のデータＲＡＭが左側の乗算器に接続されていると
きは、右側のデータＲＡＭは右側の乗算器に接続され、
左側のデータＲＡＭが右側の乗算器に接続されていると
きには、右側のデータＲＡＭは左側の乗算器に接続され
る。係数ＲＡＭについても同様である。このようにセレ
クタを切り替えることにより、二つの乗算器は並列的に
動作し演算を分担することができるから、全体として等
価な演算を行うための速度は半分でよいことになる。
【０００９】すなわち、演算処理速度を複数配置した分
だけはやめることができるとともに、消費電力およびラ
ジエーション発生を低減することができる。
だけはやめることができるとともに、消費電力およびラ
ジエーション発生を低減することができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１１】本発明実施例は、データを蓄積するデータ
ＲＡＭ１１、１２と、係数を蓄積する係数ＲＡＭ２１、
２２と、データＲＡＭ１１、１２からの出力を一時保持
するＫレジスタ３１、３２と、係数ＲＡＭ２１、２２か
らの出力を一時保持するＬレジスタ４１、４２と、デー
タＲＡＭ１１、１２からのデータおよび係数ＲＡＭ２
１、２２からの係数を入力し加算処理を行う乗算器５
１、５２と、この乗算器５１、５２により処理された出
力を一時保持するＭレジスタ６と、乗算器５１、５２の
出力を累積加算する演算回路７と、この演算回路７から
の出力を格納するアキュムレータ８とを備え、さらに、
データＲＡＭ１１、１２および係数ＲＡＭ２１、２２を
それぞれ複数組設け、この複数組のデータＲＡＭ１１、
１２および係数ＲＡＭ２１、２２からの出力をそれぞれ
選択するセレクタ９１、９２、９３、９４を備え、この
複数のセレクタ９１、９２、９３、９４にそれぞれ対応
するＫレジスタ３１、３２およびＬレジスタ４１、４２
を複数組配置し、それぞれのＫレジスタ３１、３２およ
びＬレジスタ４１、４２の組に対応する乗算器５１、５
２を設け、この乗算器５１、５２の出力を加算してＭレ
ジスタ６に与える手段を備える。
ＲＡＭ１１、１２と、係数を蓄積する係数ＲＡＭ２１、
２２と、データＲＡＭ１１、１２からの出力を一時保持
するＫレジスタ３１、３２と、係数ＲＡＭ２１、２２か
らの出力を一時保持するＬレジスタ４１、４２と、デー
タＲＡＭ１１、１２からのデータおよび係数ＲＡＭ２
１、２２からの係数を入力し加算処理を行う乗算器５
１、５２と、この乗算器５１、５２により処理された出
力を一時保持するＭレジスタ６と、乗算器５１、５２の
出力を累積加算する演算回路７と、この演算回路７から
の出力を格納するアキュムレータ８とを備え、さらに、
データＲＡＭ１１、１２および係数ＲＡＭ２１、２２を
それぞれ複数組設け、この複数組のデータＲＡＭ１１、
１２および係数ＲＡＭ２１、２２からの出力をそれぞれ
選択するセレクタ９１、９２、９３、９４を備え、この
複数のセレクタ９１、９２、９３、９４にそれぞれ対応
するＫレジスタ３１、３２およびＬレジスタ４１、４２
を複数組配置し、それぞれのＫレジスタ３１、３２およ
びＬレジスタ４１、４２の組に対応する乗算器５１、５
２を設け、この乗算器５１、５２の出力を加算してＭレ
ジスタ６に与える手段を備える。
【００１２】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１３】乗算器５１の前段にあるＫレジスタ３１へ
の入力はデータＲＡＭ１１の出力とデータＲＡＭ１２の
出力がセレクタ９１にてセレクトされ、同様にＬレジス
タ４１への入力も係数ＲＡＭ２１の出力と係数ＲＡＭ２
２の出力がセレクタ９３にてセレクトされる。
の入力はデータＲＡＭ１１の出力とデータＲＡＭ１２の
出力がセレクタ９１にてセレクトされ、同様にＬレジス
タ４１への入力も係数ＲＡＭ２１の出力と係数ＲＡＭ２
２の出力がセレクタ９３にてセレクトされる。
【００１４】一方、乗算器５２の前段にあるＫレジスタ
３２への入力はデータＲＡＭ１１の出力とデータＲＡＭ
１２の出力がセレクタ９２にてセレクトされ、同様にＬ
レジスタ４２への入力も係数ＲＡＭ２１の出力と係数Ｒ
ＡＭ２２の出力がセレクタ９４にてセレクトされる。
３２への入力はデータＲＡＭ１１の出力とデータＲＡＭ
１２の出力がセレクタ９２にてセレクトされ、同様にＬ
レジスタ４２への入力も係数ＲＡＭ２１の出力と係数Ｒ
ＡＭ２２の出力がセレクタ９４にてセレクトされる。
【００１５】乗算器５１および５２の出力は互いに最終
段にて加算され、Ｍレジスタ６に保持される。通常、乗
算器５１および５２には最終段に加算器が備えられてお
り、この加算器により最終加算が行われる。Ｍレジスタ
の出力は演算回路７に入力し、演算回路７の出力はアキ
ュムレータ８に入力し、その出力はバス９に出力され
る。演算回路７にはバス９が接続され、また、データＲ
ＡＭ１１、１２および係数ＲＡＭ２１、２２へのデータ
はバス９から入力される。
段にて加算され、Ｍレジスタ６に保持される。通常、乗
算器５１および５２には最終段に加算器が備えられてお
り、この加算器により最終加算が行われる。Ｍレジスタ
の出力は演算回路７に入力し、演算回路７の出力はアキ
ュムレータ８に入力し、その出力はバス９に出力され
る。演算回路７にはバス９が接続され、また、データＲ
ＡＭ１１、１２および係数ＲＡＭ２１、２２へのデータ
はバス９から入力される。
【００１６】本実施例によれば、従来例回路に比べて同
様の処理を行うのに１／２の時間で演算することが可能
である。すなわち、乗算器、ＲＡＭなどを二つ備えるこ
とで従来例回路と同じスピードで２倍の演算処理を行う
ことができる。これは、前述したように従来例回路の構
成のまま高速化をはかるのに比べ消費電力およびラジエ
ーション発生の面からみても有利になる。
様の処理を行うのに１／２の時間で演算することが可能
である。すなわち、乗算器、ＲＡＭなどを二つ備えるこ
とで従来例回路と同じスピードで２倍の演算処理を行う
ことができる。これは、前述したように従来例回路の構
成のまま高速化をはかるのに比べ消費電力およびラジエ
ーション発生の面からみても有利になる。
【００１７】本実施例ではデータＲＡＭ、係数ＲＡＭお
よび乗算器はそれぞれ２個ずつ備えたが、要求される演
算速度に合わせてデータＲＡＭ、係数ＲＡＭおよび乗算
器の数をそれぞれ３個、４個、５個以上と増やしていく
ことにより、高速化をはかることが可能となる。
よび乗算器はそれぞれ２個ずつ備えたが、要求される演
算速度に合わせてデータＲＡＭ、係数ＲＡＭおよび乗算
器の数をそれぞれ３個、４個、５個以上と増やしていく
ことにより、高速化をはかることが可能となる。
【００１８】
【発明の効果】以上説明したように本発明によれば、デ
ータを蓄積するデータＲＡＭ、係数を蓄積する係数ＲＡ
Ｍ、これらＲＡＭに接続される乗算器をそれぞれ複数個
備えることにより、高速動作を可能にすることができる
とともに、低消費電力、低ラジエーションを可能にする
ことができる効果がある。
ータを蓄積するデータＲＡＭ、係数を蓄積する係数ＲＡ
Ｍ、これらＲＡＭに接続される乗算器をそれぞれ複数個
備えることにより、高速動作を可能にすることができる
とともに、低消費電力、低ラジエーションを可能にする
ことができる効果がある。
【図１】本発明実施例の構成を示す回路図。
【図２】従来例の構成を示す回路図。
１、１１、１２ データＲＡＭ ２、２１、２２ 係数ＲＡＭ ３、３１、３２ Ｋレジスタ ４、４１、４２ Ｌレジスタ ５、５１、５２ 乗算器 ６ Ｍレジスタ ７ 演算回路 ８ アキュムレータ ９ バス
Claims (1)
- 【請求項１】データを蓄積するデータＲＡＭと、 係数を蓄積する係数ＲＡＭと、 前記データＲＡＭからの出力を一時保持するＫレジスタ
と、 前記係数ＲＡＭからの出力を一時保持するＬレジスタ
と、 前記データＲＡＭからのデータおよび前記係数ＲＡＭか
らの係数を入力し加算処理を行う乗算器と、 この乗算器により処理された出力を一時保持するＭレジ
スタと、 前記乗算器の出力を累積加算する演算回路と、 この演算回路からの出力を格納するアキュムレータとを
備えたディジタル信号処理回路において、 前記データＲＡＭおよび前記係数ＲＡＭをそれぞれ複数
組設け、 この複数組のデータＲＡＭおよび係数ＲＡＭからの出力
をそれぞれ選択するセレクタを複数備え、 この複数のセレクタにそれぞれ対応する前記Ｋレジスタ
および前記Ｌレジスタを複数組配置し、 それぞれのＫレジスタおよびＬレジスタの組に対応する
前記乗算器を複数設け、 この複数個の乗算器出力を加算して前記Ｍレジスタに与
える手段を備えたことを特徴とするディジタル信号処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04167772A JP3139137B2 (ja) | 1992-06-25 | 1992-06-25 | ディジタルフィルタ処理のフィルタ演算を行うディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04167772A JP3139137B2 (ja) | 1992-06-25 | 1992-06-25 | ディジタルフィルタ処理のフィルタ演算を行うディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613843A true JPH0613843A (ja) | 1994-01-21 |
| JP3139137B2 JP3139137B2 (ja) | 2001-02-26 |
Family
ID=15855822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04167772A Expired - Fee Related JP3139137B2 (ja) | 1992-06-25 | 1992-06-25 | ディジタルフィルタ処理のフィルタ演算を行うディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139137B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777688A (en) * | 1995-05-11 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Signal processor |
| US5886912A (en) * | 1994-11-15 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Processing elements connected in cascade having a controllable bypass |
| JP2000215028A (ja) * | 1998-10-06 | 2000-08-04 | Texas Instr Inc <Ti> | 乗算器／アキュムレ―タ・ユニット |
| JP2010160632A (ja) * | 2009-01-07 | 2010-07-22 | Mitsubishi Electric Corp | 動的再構成可能な積和演算装置および動的再構成可能プロセッサ |
-
1992
- 1992-06-25 JP JP04167772A patent/JP3139137B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886912A (en) * | 1994-11-15 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Processing elements connected in cascade having a controllable bypass |
| US5777688A (en) * | 1995-05-11 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Signal processor |
| JP2000215028A (ja) * | 1998-10-06 | 2000-08-04 | Texas Instr Inc <Ti> | 乗算器／アキュムレ―タ・ユニット |
| JP2010160632A (ja) * | 2009-01-07 | 2010-07-22 | Mitsubishi Electric Corp | 動的再構成可能な積和演算装置および動的再構成可能プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139137B2 (ja) | 2001-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |