JPH0613843A - Digital signal processing circuit - Google Patents
Digital signal processing circuitInfo
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- JPH0613843A JPH0613843A JP4167772A JP16777292A JPH0613843A JP H0613843 A JPH0613843 A JP H0613843A JP 4167772 A JP4167772 A JP 4167772A JP 16777292 A JP16777292 A JP 16777292A JP H0613843 A JPH0613843 A JP H0613843A
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- ram
- rams
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はディジタル信号処理に利
用する。本発明は、乗算器、加算器を用いて積和演算処
理を行うディジタル信号処理回路に関する。The present invention is used in digital signal processing. The present invention relates to a digital signal processing circuit that performs product-sum operation processing using a multiplier and an adder.
【0002】[0002]
【従来の技術】従来のディジタル信号処理回路の1例を
図2に示す。従来例回路は、データを保持するデータR
AM1と、係数データを保持する係数RAM2と、デー
タRAM1に接続されるKレジスタ3と、係数RAM2
に接続されるLレジスタ4と、Kレジスタ3およびLレ
ジスタ4を入力とする乗算器5と、乗算結果を保持する
Mレジスタ6と、Mレジスタ6の出力に接続される演算
回路7と、この演算回路7の出力に接続されるアキュム
レータ8とにより構成されている。2. Description of the Related Art FIG. 2 shows an example of a conventional digital signal processing circuit. The conventional circuit has data R that holds data.
AM1, coefficient RAM2 holding coefficient data, K register 3 connected to data RAM1, coefficient RAM2
To the L register 4, a multiplier 5 having the K register 3 and the L register 4 as inputs, an M register 6 for holding the multiplication result, and an arithmetic circuit 7 connected to the output of the M register 6, It is composed of an accumulator 8 connected to the output of the arithmetic circuit 7.
【0003】次に、このように構成された従来例回路の
動作について説明する。Next, the operation of the conventional circuit thus constructed will be described.
【0004】ディジタル信号処理は通常ディジタルフィ
ルタ処理により行われるが、これには大きく分けてII
R型とFIR型がある。どちらもディジタルデータと係
数データの乗算を行うと同時にそれらのデータの累積加
算を行うことによりフィルタ演算を行う。このような処
理は積和演算処理と呼ばれている。この積和演算処理を
主に行うために各ハードウェアが構成されていて、デー
タRAM1と係数RAM2に蓄えられたデータを乗算器
5により演算し、演算回路7にて加算処理することより
積和演算処理が行われる。Digital signal processing is usually performed by digital filter processing, which is roughly divided into II.
There are R type and FIR type. In both cases, the digital data and the coefficient data are multiplied, and at the same time, the filter operation is performed by cumulatively adding the data. Such a process is called a product-sum operation process. Each hardware is configured mainly to perform the product-sum calculation process, and the data accumulated in the data RAM 1 and the coefficient RAM 2 is calculated by the multiplier 5 and added by the calculation circuit 7 to calculate the product-sum. Arithmetic processing is performed.
【0005】[0005]
【発明が解決しようとする課題】ディジタル信号処理に
おいて多くのフィルタ処理を行うためには、この積和演
算処理のスピードが問題となり、どこまで高速化できる
かが鍵となる。図2に示すような構成では乗算器および
各種RAMのリード、ライト時間、バスの転送時間がネ
ックとなっていて近年では100ns程度までしか高速
化されていない。そこで、このような構成でこれ以上の
高速化を行うとすると、トランジスタサイズを大きくす
る以外に方法はなく、そのために乗算器、RAM、バス
を駆動するバスドライバなどがかなり大きくなってしま
う。また、そのときの消費電力も内部処理速度の高速化
に伴い膨大になると同時に、データ変化時に起こる瞬時
の大電流のためにラジエーションも大きくなり、ディジ
タル信号処理回路の高速化に伴ってこのラジエーション
を小さくすることが大きな課題となっている。In order to perform a lot of filter processing in digital signal processing, the speed of this product-sum calculation processing becomes a problem, and the key is how high the processing speed can be increased. In the configuration as shown in FIG. 2, the read and write times of the multiplier and various RAMs and the transfer time of the bus become a bottleneck, and in recent years the speed has been increased to only about 100 ns. Therefore, in order to further increase the speed with such a configuration, there is no other way than increasing the transistor size, and therefore the multiplier, the RAM, the bus driver for driving the bus, etc. are considerably large. At the same time, the power consumption at that time becomes enormous as the internal processing speed increases, and at the same time the radiation increases due to the instantaneous large current that occurs when the data changes, and this radiation increases as the digital signal processing circuit speeds up. Making it smaller is a major issue.
【0006】本発明はこのような背景に行われるもので
あって、ディジタル信号処理を高速に行うことができる
とともに、消費電力およびラジエーションの低減をはか
ることができる回路を提供することを目的とする。The present invention has been made against such a background, and an object thereof is to provide a circuit capable of performing digital signal processing at high speed and reducing power consumption and radiation. .
【0007】[0007]
【課題を解決するための手段】本発明は、データを蓄積
するデータRAMと、係数を蓄積する係数RAMと、前
記データRAMからの出力を一時保持するKレジスタ
と、前記係数RAMからの出力を一時保持するLレジス
タと、前記データRAMからのデータおよび前記係数R
AMからの係数を入力し加算処理を行う乗算器と、この
乗算器により処理された出力を一時保持するMレジスタ
と、前記乗算器の出力を累積加算する演算回路と、この
演算回路からの出力を格納するアキュムレータとを備え
たディジタル信号処理回路において、前記データRAM
および前記係数RAMをそれぞれ複数組設け、この複数
組のデータRAMおよび係数RAMからの出力をそれぞ
れ選択するセレクタを複数備え、この複数のセレクタに
それぞれ対応する前記Kレジスタおよび前記Lレジスタ
を複数組配置し、それぞれのKレジスタおよびLレジス
タの組に対応する前記乗算器を複数設け、この複数個の
乗算器出力を加算して前記Mレジスタに与える手段を備
えたことを特徴とする。According to the present invention, a data RAM for storing data, a coefficient RAM for storing coefficients, a K register for temporarily holding an output from the data RAM, and an output from the coefficient RAM are provided. L register temporarily held, data from the data RAM and the coefficient R
A multiplier for inputting a coefficient from AM to perform addition processing, an M register for temporarily holding an output processed by the multiplier, an arithmetic circuit for cumulatively adding the outputs of the multipliers, and an output from the arithmetic circuit A digital signal processing circuit having an accumulator for storing
And a plurality of sets of the coefficient RAM, and a plurality of selectors for selecting outputs from the plurality of sets of the data RAM and the coefficient RAM, respectively, and a plurality of sets of the K register and the L register respectively corresponding to the plurality of selectors. However, a plurality of the multipliers corresponding to each set of the K register and the L register are provided, and means for adding the outputs of the plurality of multipliers and giving the result to the M register is provided.
【0008】[0008]
【作用】データを蓄積するデータRAM、係数を蓄積す
る係数RAMを複数備え、これらRAMからの出力を選
択するセレクタ、選択されたデータおよび係数を一時保
持するレジスタ、および乗算器を対応させて配置する。
左側のデータRAMが左側の乗算器に接続されていると
きは、右側のデータRAMは右側の乗算器に接続され、
左側のデータRAMが右側の乗算器に接続されていると
きには、右側のデータRAMは左側の乗算器に接続され
る。係数RAMについても同様である。このようにセレ
クタを切り替えることにより、二つの乗算器は並列的に
動作し演算を分担することができるから、全体として等
価な演算を行うための速度は半分でよいことになる。A plurality of data RAMs for accumulating data, coefficient RAMs for accumulating coefficients, selectors for selecting outputs from these RAMs, registers for temporarily holding selected data and coefficients, and multipliers are arranged in association with each other. To do.
When the left data RAM is connected to the left multiplier, the right data RAM is connected to the right multiplier,
When the left data RAM is connected to the right multiplier, the right data RAM is connected to the left multiplier. The same applies to the coefficient RAM. By switching the selectors in this way, the two multipliers operate in parallel and can share the operations, so that the speed for performing equivalent operations as a whole need only be half.
【0009】すなわち、演算処理速度を複数配置した分
だけはやめることができるとともに、消費電力およびラ
ジエーション発生を低減することができる。That is, it is possible to reduce the number of arithmetic processing speeds corresponding to the arrangement, and to reduce the power consumption and the generation of radiation.
【0010】[0010]
【実施例】次に、本発明実施例を図面に基づいて説明す
る。Embodiments of the present invention will now be described with reference to the drawings.
【0011】本発明実施例は、データを蓄積するデータ
RAM11、12と、係数を蓄積する係数RAM21、
22と、データRAM11、12からの出力を一時保持
するKレジスタ31、32と、係数RAM21、22か
らの出力を一時保持するLレジスタ41、42と、デー
タRAM11、12からのデータおよび係数RAM2
1、22からの係数を入力し加算処理を行う乗算器5
1、52と、この乗算器51、52により処理された出
力を一時保持するMレジスタ6と、乗算器51、52の
出力を累積加算する演算回路7と、この演算回路7から
の出力を格納するアキュムレータ8とを備え、さらに、
データRAM11、12および係数RAM21、22を
それぞれ複数組設け、この複数組のデータRAM11、
12および係数RAM21、22からの出力をそれぞれ
選択するセレクタ91、92、93、94を備え、この
複数のセレクタ91、92、93、94にそれぞれ対応
するKレジスタ31、32およびLレジスタ41、42
を複数組配置し、それぞれのKレジスタ31、32およ
びLレジスタ41、42の組に対応する乗算器51、5
2を設け、この乗算器51、52の出力を加算してMレ
ジスタ6に与える手段を備える。In the embodiment of the present invention, the data RAMs 11 and 12 for storing data, the coefficient RAM 21 for storing coefficients,
22, K registers 31 and 32 for temporarily holding the outputs from the data RAMs 11 and 12, L registers 41 and 42 for temporarily holding the outputs from the coefficient RAMs 21 and 22, and data and the coefficient RAMs 2 from the data RAMs 11 and 12.
Multiplier 5 for inputting coefficients from 1 and 22 and performing addition processing
1, 52, an M register 6 that temporarily holds the outputs processed by the multipliers 51 and 52, an arithmetic circuit 7 that cumulatively adds the outputs of the multipliers 51 and 52, and an output from the arithmetic circuit 7 And an accumulator 8 for
A plurality of sets of data RAMs 11 and 12 and coefficient RAMs 21 and 22 are provided, and the plurality of sets of data RAMs 11 and
12 and the coefficient RAMs 21 and 22, selectors 91, 92, 93 and 94 for selecting the outputs respectively, and K registers 31 and 32 and L registers 41 and 42 respectively corresponding to the plurality of selectors 91, 92, 93 and 94.
Are arranged in a plurality of sets, and multipliers 51 and 5 corresponding to the respective sets of K registers 31 and 32 and L registers 41 and 42 are arranged.
2 is provided, and means for adding the outputs of the multipliers 51 and 52 and giving the result to the M register 6 is provided.
【0012】次に、このように構成された本発明実施例
の動作について説明する。Next, the operation of the embodiment of the present invention thus constructed will be described.
【0013】乗算器51の前段にあるKレジスタ31へ
の入力はデータRAM11の出力とデータRAM12の
出力がセレクタ91にてセレクトされ、同様にLレジス
タ41への入力も係数RAM21の出力と係数RAM2
2の出力がセレクタ93にてセレクトされる。The input to the K register 31 in the preceding stage of the multiplier 51 is selected by the selector 91 from the output of the data RAM 11 and the output of the data RAM 12, and similarly the input to the L register 41 is also the output of the coefficient RAM 21 and the coefficient RAM 2.
The output of 2 is selected by the selector 93.
【0014】一方、乗算器52の前段にあるKレジスタ
32への入力はデータRAM11の出力とデータRAM
12の出力がセレクタ92にてセレクトされ、同様にL
レジスタ42への入力も係数RAM21の出力と係数R
AM22の出力がセレクタ94にてセレクトされる。On the other hand, the input to the K register 32 in the preceding stage of the multiplier 52 is the output of the data RAM 11 and the data RAM.
The output of 12 is selected by the selector 92, and similarly L
The input to the register 42 is also the output of the coefficient RAM 21 and the coefficient R.
The output of the AM 22 is selected by the selector 94.
【0015】乗算器51および52の出力は互いに最終
段にて加算され、Mレジスタ6に保持される。通常、乗
算器51および52には最終段に加算器が備えられてお
り、この加算器により最終加算が行われる。Mレジスタ
の出力は演算回路7に入力し、演算回路7の出力はアキ
ュムレータ8に入力し、その出力はバス9に出力され
る。演算回路7にはバス9が接続され、また、データR
AM11、12および係数RAM21、22へのデータ
はバス9から入力される。The outputs of the multipliers 51 and 52 are added together at the final stage and held in the M register 6. Usually, the multipliers 51 and 52 are provided with an adder at the final stage, and the final addition is performed by this adder. The output of the M register is input to the arithmetic circuit 7, the output of the arithmetic circuit 7 is input to the accumulator 8, and the output thereof is output to the bus 9. A bus 9 is connected to the arithmetic circuit 7, and data R
Data to the AMs 11 and 12 and the coefficient RAMs 21 and 22 is input from the bus 9.
【0016】本実施例によれば、従来例回路に比べて同
様の処理を行うのに1/2の時間で演算することが可能
である。すなわち、乗算器、RAMなどを二つ備えるこ
とで従来例回路と同じスピードで2倍の演算処理を行う
ことができる。これは、前述したように従来例回路の構
成のまま高速化をはかるのに比べ消費電力およびラジエ
ーション発生の面からみても有利になる。According to the present embodiment, it is possible to perform the calculation in half the time for performing the same processing as the conventional circuit. In other words, by providing two multipliers and RAM, etc., it is possible to perform double arithmetic processing at the same speed as the conventional circuit. This is advantageous in terms of power consumption and generation of radiation, as compared with the case where the speed of the conventional circuit configuration is increased as described above.
【0017】本実施例ではデータRAM、係数RAMお
よび乗算器はそれぞれ2個ずつ備えたが、要求される演
算速度に合わせてデータRAM、係数RAMおよび乗算
器の数をそれぞれ3個、4個、5個以上と増やしていく
ことにより、高速化をはかることが可能となる。In this embodiment, two data RAMs, two coefficient RAMs, and two multipliers are provided, but the number of data RAMs, coefficient RAMs, and multipliers are three and four, respectively, according to the required calculation speed. By increasing the number to five or more, it is possible to increase the speed.
【0018】[0018]
【発明の効果】以上説明したように本発明によれば、デ
ータを蓄積するデータRAM、係数を蓄積する係数RA
M、これらRAMに接続される乗算器をそれぞれ複数個
備えることにより、高速動作を可能にすることができる
とともに、低消費電力、低ラジエーションを可能にする
ことができる効果がある。As described above, according to the present invention, the data RAM for storing data and the coefficient RA for storing coefficients are provided.
By providing M and a plurality of multipliers connected to these RAMs, respectively, it is possible to achieve high-speed operation, low power consumption, and low radiation.
【図1】本発明実施例の構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of an embodiment of the present invention.
【図2】従来例の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of a conventional example.
1、11、12 データRAM 2、21、22 係数RAM 3、31、32 Kレジスタ 4、41、42 Lレジスタ 5、51、52 乗算器 6 Mレジスタ 7 演算回路 8 アキュムレータ 9 バス 1, 11, 12 Data RAM 2, 21, 22 Coefficient RAM 3, 31, 32 K register 4, 41, 42 L register 5, 51, 52 Multiplier 6 M register 7 Arithmetic circuit 8 Accumulator 9 Bus
Claims (1)
と、 前記係数RAMからの出力を一時保持するLレジスタ
と、 前記データRAMからのデータおよび前記係数RAMか
らの係数を入力し加算処理を行う乗算器と、 この乗算器により処理された出力を一時保持するMレジ
スタと、 前記乗算器の出力を累積加算する演算回路と、 この演算回路からの出力を格納するアキュムレータとを
備えたディジタル信号処理回路において、 前記データRAMおよび前記係数RAMをそれぞれ複数
組設け、 この複数組のデータRAMおよび係数RAMからの出力
をそれぞれ選択するセレクタを複数備え、 この複数のセレクタにそれぞれ対応する前記Kレジスタ
および前記Lレジスタを複数組配置し、 それぞれのKレジスタおよびLレジスタの組に対応する
前記乗算器を複数設け、 この複数個の乗算器出力を加算して前記Mレジスタに与
える手段を備えたことを特徴とするディジタル信号処理
回路。1. A data RAM for accumulating data, a coefficient RAM for accumulating coefficients, a K register for temporarily holding an output from the data RAM, an L register for temporarily holding an output from the coefficient RAM, A multiplier for inputting the data from the data RAM and the coefficient from the coefficient RAM to perform addition processing, an M register for temporarily holding the output processed by the multiplier, and an arithmetic circuit for cumulatively adding the output of the multiplier. And a accumulator for storing the output from the arithmetic circuit, wherein a plurality of sets of the data RAM and the coefficient RAM are provided, and outputs from the plurality of sets of the data RAM and the coefficient RAM are selected. A plurality of selectors, and the K register and the front register respectively corresponding to the plurality of selectors. A plurality of sets of L registers are arranged, a plurality of the multipliers corresponding to the respective sets of K registers and L registers are provided, and means for adding the outputs of the plurality of multipliers to give to the M register is provided. Characteristic digital signal processing circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04167772A JP3139137B2 (en) | 1992-06-25 | 1992-06-25 | Digital signal processing circuit that performs filter operation of digital filter processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04167772A JP3139137B2 (en) | 1992-06-25 | 1992-06-25 | Digital signal processing circuit that performs filter operation of digital filter processing |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613843A true JPH0613843A (en) | 1994-01-21 |
JP3139137B2 JP3139137B2 (en) | 2001-02-26 |
Family
ID=15855822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04167772A Expired - Fee Related JP3139137B2 (en) | 1992-06-25 | 1992-06-25 | Digital signal processing circuit that performs filter operation of digital filter processing |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3139137B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5777688A (en) * | 1995-05-11 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Signal processor |
US5886912A (en) * | 1994-11-15 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Processing elements connected in cascade having a controllable bypass |
JP2000215028A (en) * | 1998-10-06 | 2000-08-04 | Texas Instr Inc <Ti> | Multiplyer/accumulator unit |
JP2010160632A (en) * | 2009-01-07 | 2010-07-22 | Mitsubishi Electric Corp | Dynamically reconfigurable product-sum arithmetic unit and dynamically reconfigurable processor |
-
1992
- 1992-06-25 JP JP04167772A patent/JP3139137B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886912A (en) * | 1994-11-15 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Processing elements connected in cascade having a controllable bypass |
US5777688A (en) * | 1995-05-11 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Signal processor |
JP2000215028A (en) * | 1998-10-06 | 2000-08-04 | Texas Instr Inc <Ti> | Multiplyer/accumulator unit |
JP2010160632A (en) * | 2009-01-07 | 2010-07-22 | Mitsubishi Electric Corp | Dynamically reconfigurable product-sum arithmetic unit and dynamically reconfigurable processor |
Also Published As
Publication number | Publication date |
---|---|
JP3139137B2 (en) | 2001-02-26 |
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