JPH06132808A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH06132808A JPH06132808A JP4304435A JP30443592A JPH06132808A JP H06132808 A JPH06132808 A JP H06132808A JP 4304435 A JP4304435 A JP 4304435A JP 30443592 A JP30443592 A JP 30443592A JP H06132808 A JPH06132808 A JP H06132808A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＣＭＯＳ集積回路に
おける出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit in a CMOS integrated circuit.
【０００２】[0002]
【従来の技術】従来、入力端子に入力された信号を駆動
能力を大きくして外部へ出力するようにした半導体集積
回路用の出力バッファ回路において、一般的なものとし
ては、図５に示すような回路構成のものが知られてい
る。この出力バッファ回路は、入力端子101 に入力側を
接続したＮＯＴ素子103 と、ソースを電源にドレインを
出力端子102 にゲートをＮＯＴ素子103 の出力側に接続
したＰチャネルＭＯＳトランジスタ104 と、ソースを接
地にドレインを出力端子102 にゲートをＮＯＴ素子103
の出力側に接続したＮチャネルＭＯＳトランジスタ105
とで構成されている。2. Description of the Related Art Conventionally, an output buffer circuit for a semiconductor integrated circuit, which has a large driving capability and outputs a signal input to an input terminal, is generally shown in FIG. Those having various circuit configurations are known. This output buffer circuit includes a NOT element 103 whose input side is connected to an input terminal 101, a P-channel MOS transistor 104 whose source is a power supply, whose drain is an output terminal 102 and whose gate is connected to the output side of a NOT element 103, and whose source is The drain is connected to ground, the output terminal 102 is connected to the gate, and the NOT element 103 is connected to the gate.
N-channel MOS transistor 105 connected to the output side of
It consists of and.
【０００３】そして、入力端子101 に入力された信号Ｉ
Ｎは、ＮＯＴ素子103 で反転され、ＣＭＯＳトランジス
タ104 ，105 のどちらか一方をオン状態にし、出力端子
102に入力端子101 へ入力された論理レベルと等しい信
号を伝えるように動作する。例えば、入力端子101 に論
理レベル“Ｈ”の信号ＩＮが入力された場合、ＮＯＴ素
子103 の出力は“Ｌ”レベルとなり、ＰチャネルＭＯＳ
トランジスタ104 がオン状態、ＮチャネルＭＯＳトラン
ジスタ105 がオフ状態となり、出力端子102 へは、論理
レベル“Ｈ”の信号ＯＵＴが現れるようになっている。Then, the signal I input to the input terminal 101 is input.
N is inverted by the NOT element 103 to turn on one of the CMOS transistors 104 and 105 and output terminal
It operates so as to transmit a signal equal to the logic level input to the input terminal 101 to the input terminal 102. For example, when a signal IN having a logic level "H" is input to the input terminal 101, the output of the NOT element 103 becomes "L" level and the P channel MOS
The transistor 104 is turned on, the N-channel MOS transistor 105 is turned off, and the signal OUT having the logic level "H" appears at the output terminal 102.
【０００４】[0004]
【発明が解決しようとする課題】ところで、このような
従来の出力バッファ回路の場合、図６のタイミング図に
示すように、例えば入力端子101 へ入力される論理信号
ＩＮが“Ｌ”レベルから“Ｈ”レベルへ変化した場合、
ＮＯＴ素子103 の出力ノードａは、徐々に“Ｈ”レベル
から“Ｌ”レベルへ変化する。ここでＶa ＝ＶDD−
ＶTP，Ｖb ＝ＶSS＋ＶTN（但し、ＶTP，ＶTNは、それぞ
れＰチャネル及びＮチャネルＭＯＳトランジスタのスレ
シホールド電圧、ＶDD，ＶSSは電源及び接地電位とす
る）としたとき、出力ノードａの電圧がＶa より高い場
合は、ＮチャネルＭＯＳトランジスタ105のみオン状態
であり、またＶb より低い場合は、ＰチャネルＭＯＳト
ランジスタ104 のみオン状態となっている。In the case of such a conventional output buffer circuit, as shown in the timing chart of FIG. 6, for example, the logic signal IN input to the input terminal 101 changes from "L" level to "L" level. When it changes to H ”level,
The output node a of the NOT element 103 gradually changes from "H" level to "L" level. Where V a = V DD −
When V TP , V b = V SS + V TN (where V TP and V TN are threshold voltages of P-channel and N-channel MOS transistors, respectively, and V DD and V SS are power supply and ground potentials) When the voltage of the output node a is higher than V a , only the N-channel MOS transistor 105 is on, and when it is lower than V b , only the P-channel MOS transistor 104 is on.
【０００５】しかし、出力ノードａの電圧がＶa とＶb
との間にある場合は、Ｎチャネル及びＰチャネルの両ト
ランジスタ104 ，105 がオン状態となり、電源から接地
へ電流（貫通電流）が流れ、特に大きな外部負荷を駆動
するために、Ｐチャネル及びＮチャネルＭＯＳトランジ
スタ104 ，105 のサイズを大きくする場合、また高速化
並びに高集積化のため、ゲート長を短くする場合には、
外部負荷と貫通電流により、出力信号ＯＵＴには図６に
示すように、オーバーシュートやアンダーシュートが発
生し、外部回路の誤動作や電波障害等を発生する。However, the voltages at the output node a are V a and V b.
, The N-channel and P-channel transistors 104 and 105 are turned on, a current (penetration current) flows from the power supply to the ground, and a particularly large external load is driven. To increase the size of the channel MOS transistors 104 and 105, and to shorten the gate length for higher speed and higher integration,
As shown in FIG. 6, overshoot and undershoot occur in the output signal OUT due to the external load and the shoot-through current, which causes malfunction of the external circuit, radio interference, and the like.
【０００６】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、貫通電
流を低減し、出力信号に発生するオーバーシュート及び
アンダーシュートを抑えて外部回路の誤動作や電波障害
を低減できるようにした出力バッファ回路を提供するこ
とを目的とする。The present invention has been made in order to solve the above problems in the conventional output buffer circuit, and reduces the through current and suppresses the overshoot and undershoot generated in the output signal to prevent the malfunction of the external circuit. It is an object of the present invention to provide an output buffer circuit capable of reducing radio interference.
【０００７】[0007]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ソースを電源にドレインを出力
端子に接続した第１のＰチャネルＭＯＳトランジスタ
と、ソースを接地にドレインを出力端子に接続した第１
のＮチャネルＭＯＳトランジスタと、入力端子に入力側
を接続したＮＯＴ素子とを有する出力バッファ回路にお
いて、ドレインを前記第１のＰチャネルＭＯＳトランジ
スタのゲートにソースを電源にゲートを入力端子にそれ
ぞれ接続した第２のＰチャネルＭＯＳトランジスタと、
ドレインを前記第１のＮチャネルＭＯＳトランジスタの
ゲートにソースを接地にゲートを入力端子にそれぞれ接
続した第２のＮチャネルＭＯＳトランジスタと、ドレイ
ンを前記第１のＰチャネルＭＯＳトランジスタのゲート
にゲートを入力端子に接続した第３のＮチャネルＭＯＳ
トランジスタと、ドレインを前記第１のＮチャネルＭＯ
Ｓトランジスタのゲートにゲートを入力端子に接続した
第３のＰチャネルＭＯＳトランジスタと、ソースを前記
第３のＮチャネルＭＯＳトランジスタのソースにドレイ
ン及びゲートを前記ＮＯＴ素子の出力側に接続した第４
のＰチャネルＭＯＳトランジスタと、ソースを前記第３
のＰチャネルＭＯＳトランジスタのソースにドレイン及
びゲートを前記ＮＯＴ素子の出力側に接続した第４のＮ
チャネルＭＯＳトランジスタとを設けて構成する。In order to solve the above problems, the present invention provides a first P-channel MOS transistor having a source connected to a power source and a drain connected to an output terminal, and a source grounded to a drain output. First connected to the terminal
In an output buffer circuit having an N-channel MOS transistor and a NOT element whose input terminal is connected to the input side, the drain is connected to the gate of the first P-channel MOS transistor, the source is connected to the power supply, and the gate is connected to the input terminal. A second P-channel MOS transistor,
A second N-channel MOS transistor having a drain connected to the gate of the first N-channel MOS transistor, a source connected to the ground, and a gate connected to an input terminal; and a drain inputting a gate to the gate of the first P-channel MOS transistor. Third N-channel MOS connected to the terminal
The transistor and the drain are connected to the first N-channel MO.
A third P-channel MOS transistor having a gate connected to the input terminal of the gate of the S transistor, and a fourth P-channel MOS transistor having a source connected to the source of the third N-channel MOS transistor and a drain and a gate connected to the output side of the NOT element.
Of the P-channel MOS transistor and the source of the third
A fourth N-channel MOS transistor having a source and a drain connected to the output side of the NOT element.
And a channel MOS transistor.
【０００８】このように構成した出力バッファ回路にお
いては、第２のＰチャネルＭＯＳトランジスタ，第３の
ＮチャネルＭＯＳトランジスタ及び第４のＰチャネルＭ
ＯＳトランジスタからなる回路と、第２のＮチャネルＭ
ＯＳトランジスタ，第３のＰチャネルＭＯＳトランジス
タ及び第４のＮチャネルＭＯＳトランジスタからなる回
路とが、第１のＰチャネルＭＯＳトランジスタと第１の
ＮチャネルＭＯＳトランジスタに対して、互いにタイミ
ングをずらしたゲート制御信号を出力させることがで
き、これにより第１のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタのゲートを独立に
制御して同時にオン状態にならないようにすることがで
きる。したがって貫通電流を低減し、出力信号に発生す
るオーバーシュート及びアンダーシュートを抑え、外部
回路の誤動作や電波障害等を低減することが可能とな
る。In the output buffer circuit thus constructed, the second P-channel MOS transistor, the third N-channel MOS transistor and the fourth P-channel M are provided.
A circuit including an OS transistor and a second N channel M
A circuit including an OS transistor, a third P-channel MOS transistor, and a fourth N-channel MOS transistor, the gate control of which the timing is mutually shifted with respect to the first P-channel MOS transistor and the first N-channel MOS transistor. A signal can be output, whereby the gates of the first P-channel MOS transistor and the first N-channel MOS transistor can be independently controlled so that they are not turned on at the same time. Therefore, it becomes possible to reduce the shoot-through current, suppress the overshoot and the undershoot that occur in the output signal, and reduce the malfunction of the external circuit and the radio interference.
【０００９】[0009]
【実施例】次に実施例について説明する。まず、図１に
示す概念図に基づいて、本発明の実施例の概要を説明す
る。本発明は、図１に示すように、ソースを電源にドレ
インを出力端子２に接続した第１のＰチャネルＭＯＳト
ランジスタ４と、ソースを接地にドレインを出力端子２
に接続した第１のＮチャネルＭＯＳトランジスタ５と、
入力端子１に入力側を接続したＮＯＴ素子３とを有する
出力バッファ回路において、入力端子１に印加される入
力信号ＩＮとＮＯＴ素子３の出力信号を入力し、第１の
ＰチャネルＭＯＳトランジスタ４のゲート制御信号を出
力する第１の制御回路６と、入力端子１に印加される入
力信号ＩＮとＮＯＴ素子３の出力信号を入力し、第１の
ＮチャネルＭＯＳトランジスタ５のゲート制御信号を出
力する第２の制御回路７とを設けて構成するものであ
る。EXAMPLES Next, examples will be described. First, an outline of an embodiment of the present invention will be described based on the conceptual diagram shown in FIG. As shown in FIG. 1, the present invention relates to a first P-channel MOS transistor 4 having a source connected to a power source and a drain connected to an output terminal 2, and a source connected to ground and a drain connected to an output terminal 2.
A first N-channel MOS transistor 5 connected to
In an output buffer circuit having a NOT element 3 whose input side is connected to the input terminal 1, the input signal IN applied to the input terminal 1 and the output signal of the NOT element 3 are input, and the first P-channel MOS transistor 4 A first control circuit 6 that outputs a gate control signal, an input signal IN applied to the input terminal 1 and an output signal of the NOT element 3 are input, and a gate control signal of the first N-channel MOS transistor 5 is output. The second control circuit 7 is provided and configured.
【００１０】このように構成した出力バッファ回路にお
いては、第１の制御回路６及び第２の制御回路７が、図
２のタイミング図に示すように、互いにタイミングをず
らしたゲート制御信号ａ，ｂを出力させることができ、
これにより第１のＰチャネルＭＯＳトランジスタ４と第
１のＮチャネルＭＯＳトランジスタ５のゲートを独立に
制御して同時にオン状態にならないようにすることがで
き、貫通電流を低減することができる。In the output buffer circuit configured as described above, the first control circuit 6 and the second control circuit 7 have gate control signals a and b whose timings are shifted from each other as shown in the timing chart of FIG. Can be output,
As a result, the gates of the first P-channel MOS transistor 4 and the first N-channel MOS transistor 5 can be independently controlled so as not to be turned on at the same time, and the shoot-through current can be reduced.
【００１１】次に、本発明の詳細な実施例について説明
する。図３は、本発明に係る出力バッファ回路の詳細な
実施例を示す回路構成図である。図において、11は入力
端子、12は出力端子、13はＮＯＴ素子、14，16，17，19
はＰチャネルＭＯＳトランジスタ、15，18，20，21はＮ
チャネルＭＯＳトランジスタである。そして、Ｐチャネ
ルＭＯＳトランジスタ14と16及びＮチャネルＭＯＳトラ
ンジスタ15とで図１に示した第１の制御回路を構成し、
またＮチャネルＭＯＳトランジスタ18と20及びＰチャネ
ルＭＯＳトランジスタ19とで第２の制御回路を構成して
いる。Next, detailed examples of the present invention will be described. FIG. 3 is a circuit configuration diagram showing a detailed embodiment of the output buffer circuit according to the present invention. In the figure, 11 is an input terminal, 12 is an output terminal, 13 is a NOT element, 14, 16, 17, 19
Is a P-channel MOS transistor, and 15, 18, 20, and 21 are N
It is a channel MOS transistor. The P-channel MOS transistors 14 and 16 and the N-channel MOS transistor 15 form the first control circuit shown in FIG.
The N-channel MOS transistors 18 and 20 and the P-channel MOS transistor 19 form a second control circuit.
【００１２】そしてＰチャネルＭＯＳトランジスタ17及
びＮチャネルＭＯＳトランジスタ21のドレインは共通に
接続して出力端子12へ接続されており、ＰチャネルＭＯ
Ｓトランジスタ16，17のソースは電源へ、ＮチャネルＭ
ＯＳトランジスタ20，21のソースは接地へ接続されてい
る。ＰチャネルＭＯＳトランジスタ17のゲートは、Ｐチ
ャネルＭＯＳトランジスタ16のドレイン及びＮチャネル
ＭＯＳトランジスタ15のドレインへ接続され、一方Ｎチ
ャネルＭＯＳトランジスタ21のゲートは、ＮチャネルＭ
ＯＳトランジスタ20のドレイン及びＰチャネルＭＯＳト
ランジスタ19のドレインへ接続されている。またＰチャ
ネルＭＯＳトランジスタ16のゲート，ＮチャネルＭＯＳ
トランジスタ15のゲート，ＮチャネルＭＯＳトランジス
タ20のゲート及びＰチャネルＭＯＳトランジスタ19のゲ
ートは、ＮＯＴ素子13の入力側と共に、入力端子11へ接
続されている。またＮチャネルＭＯＳトランジスタ15の
ソースはＰチャネルＭＯＳトランジスタ14のソースと接
続され、ＰチャネルＭＯＳトランジスタ19のソースはＮ
チャネルＭＯＳトランジスタ18のソースと接続され、更
にＰチャネルＭＯＳトランジスタ14のゲート及びドレイ
ンと、ＮチャネルＭＯＳトランジスタ18のゲート及びド
レインとを、ＮＯＴ素子13の出力側へ、ぞれぞれ接続し
ている。The drains of the P-channel MOS transistor 17 and the N-channel MOS transistor 21 are commonly connected and connected to the output terminal 12.
Sources of S-transistors 16 and 17 are to power source, N-channel M
The sources of the OS transistors 20 and 21 are connected to the ground. The gate of the P channel MOS transistor 17 is connected to the drain of the P channel MOS transistor 16 and the drain of the N channel MOS transistor 15, while the gate of the N channel MOS transistor 21 is the N channel M transistor.
It is connected to the drain of the OS transistor 20 and the drain of the P-channel MOS transistor 19. In addition, the gate of the P channel MOS transistor 16 and the N channel MOS
The gate of the transistor 15, the gate of the N-channel MOS transistor 20 and the gate of the P-channel MOS transistor 19 are connected to the input terminal 11 together with the input side of the NOT element 13. The source of the N channel MOS transistor 15 is connected to the source of the P channel MOS transistor 14, and the source of the P channel MOS transistor 19 is N.
It is connected to the source of the channel MOS transistor 18, and further, the gate and drain of the P-channel MOS transistor 14 and the gate and drain of the N-channel MOS transistor 18 are connected to the output side of the NOT element 13, respectively. .
【００１３】なお図３において、22はノードａに存在す
るＰチャネルＭＯＳトランジスタ17のゲート容量並びに
ＰチャネルＭＯＳトランジスタ16及びＮチャネルＭＯＳ
トランジスタ15の拡散容量からなる浮遊容量であり、23
はノードｂに存在するＮチャネルＭＯＳトランジスタ21
のゲート容量並びにＮチャネルＭＯＳトランジスタ20及
びＰチャネルＭＯＳトランジスタ19の拡散容量からなる
浮遊容量である。In FIG. 3, reference numeral 22 denotes the gate capacitance of the P-channel MOS transistor 17 existing at the node a, the P-channel MOS transistor 16 and the N-channel MOS transistor.
Is a stray capacitance consisting of the diffusion capacitance of the transistor 15,
Is an N-channel MOS transistor 21 existing at node b
Of the N channel MOS transistor 20 and the P channel MOS transistor 19 and the floating capacitance.
【００１４】次に、このように構成された出力バッファ
回路の動作を、図４のタイミング図を参照しながら説明
する。まず説明のため、初期状態として入力端子11及び
出力端子12は“Ｌ”レベルとする。このとき、Ｐチャネ
ルＭＯＳトランジスタ16はオン状態となり、Ｎチャネル
ＭＯＳトランジスタ20はオフ状態となる。一方、ＮＯＴ
素子13の出力は“Ｈ”レベルとなるため、ＮチャネルＭ
ＯＳトランジスタ18はオン状態、ＰチャネルＭＯＳトラ
ンジスタ14はオフ状態となる。これにより、ノードａは
ＰチャネルＭＯＳトランジスタ16により“Ｈ”レベルの
電源ＶDD電位となり、一方、ノードｃはＮチャネルＭＯ
Ｓトランジスタ18により“Ｈ”レベルとなるが、その電
圧値は、電源ＶDD電位よりＮチャネルＭＯＳトランジス
タ18のスレシホールド電圧（ＶTN）分だけ下降した電圧
値（ＶDD−ＶTN）となる。そして、ＰチャネルＭＯＳト
ランジスタ19がオンし、ノードｂの電圧値は（ＶDD−Ｖ
TN）となる。これにより、ＰチャネルＭＯＳトランジス
タ17はオフ状態、ＮチャネルＭＯＳトランジスタ21はオ
ン状態となり、出力端子12には“Ｌ”レベルの出力信号
ＯＵＴが現れる。Next, the operation of the output buffer circuit thus constructed will be described with reference to the timing chart of FIG. First, for the sake of explanation, the input terminal 11 and the output terminal 12 are set to the “L” level as an initial state. At this time, the P-channel MOS transistor 16 is turned on and the N-channel MOS transistor 20 is turned off. On the other hand, NOT
Since the output of element 13 is at "H" level, N channel M
The OS transistor 18 is turned on and the P-channel MOS transistor 14 is turned off. As a result, the node a is set to the power supply VDD potential of the "H" level by the P channel MOS transistor 16, while the node c is supplied to the N channel MO.
The S transistor 18 brings the voltage to the "H" level, and its voltage value is a voltage value (V DD -V TN ) lower than the power supply V DD potential by the threshold voltage (V TN ) of the N-channel MOS transistor 18. Become. Then, the P-channel MOS transistor 19 is turned on, and the voltage value of the node b becomes (V DD -V
TN ). As a result, the P-channel MOS transistor 17 is turned off, the N-channel MOS transistor 21 is turned on, and the "L" level output signal OUT appears at the output terminal 12.
【００１５】次に、この状態から、入力信号ＩＮが図４
に示すように、“Ｈ”レベルへ変化した場合における動
作について説明する。入力信号ＩＮが“Ｈ”レベルにな
ると、ＰチャネルＭＯＳトランジスタ16はオフ状態、Ｎ
チャネルＭＯＳトランジスタ20はオン状態となる。この
ときＰチャネルＭＯＳトランジスタ14は、ＮＯＴ素子13
の出力が“Ｌ”レベルとなるまでオフ状態のままであ
り、ノードａの電圧は、ノードａに存在する浮遊容量22
により、“Ｈ”レベルを維持する。一方、ノードｂの電
圧は、ＮチャネルＭＯＳトランジスタ18がＮＯＴ素子13
の出力が“Ｌ”レベルとなるまでオン状態となっていて
も、ＮチャネルＭＯＳトランジスタ20により“Ｌ”レベ
ルへと向かい、電圧値が変化する。この電圧値は、トラ
ンジスタを抵抗と考えると抵抗比により１／４ＶDDであ
る。Next, from this state, the input signal IN is changed to that shown in FIG.
As shown in, the operation when the level is changed to "H" will be described. When the input signal IN becomes "H" level, the P-channel MOS transistor 16 is turned off,
The channel MOS transistor 20 is turned on. At this time, the P-channel MOS transistor 14 has the NOT element 13
Remains in the off state until the output of the node becomes "L" level, and the voltage of the node a is the stray capacitance 22 existing at the node a.
Thus, the "H" level is maintained. On the other hand, the voltage of the node b is determined by the N-channel MOS transistor 18 being the NOT element 13
Even if the output of is on until it goes to the “L” level, the voltage value changes toward the “L” level by the N-channel MOS transistor 20. Considering the transistor as a resistor, this voltage value is 1/4 V DD depending on the resistance ratio.
【００１６】こののち、ＮＯＴ素子13の出力が“Ｈ”レ
ベルから“Ｌ”レベルへ変化すると、ＮチャネルＭＯＳ
トランジスタ18はオフし、ノードｂは“Ｌ”レベル（Ｖ
SS）となると同時に、ＰチャネルＭＯＳトランジスタ14
がオン状態となり、ノードａの電圧を維持している浮遊
容量22を、ＮチャネルＭＯＳトランジスタ15，Ｐチャネ
ルＭＯＳトランジスタ14及びＮＯＴ素子13により放電
し、ノードａの電圧値はノードｂより遅れて“Ｌ”レベ
ルとなる。このときの電圧レベルは、ＮＯＴ素子13の出
力に比べＰチャネルＭＯＳトランジスタ14のスレシホー
ルド電圧分だけ上昇した電圧値（ＶSS＋ＶTP）となる。
この結果、ＮチャネルＭＯＳトランジスタ21が先にオフ
したのち、ＰチャネルＭＯＳトランジスタ17がオンし、
出力端子12は“Ｈ”レベルとなる。After that, when the output of the NOT element 13 changes from the "H" level to the "L" level, the N-channel MOS
The transistor 18 is turned off, and the node b is at "L" level (V
At the same time as SS ), the P-channel MOS transistor 14
Is turned on and the stray capacitance 22 maintaining the voltage of the node a is discharged by the N-channel MOS transistor 15, the P-channel MOS transistor 14 and the NOT element 13, and the voltage value of the node a is delayed from that of the node b. It becomes the L "level. The voltage level at this time has a voltage value (V SS + V TP ) which is higher than the output of the NOT element 13 by the threshold voltage of the P-channel MOS transistor 14.
As a result, the N-channel MOS transistor 21 is turned off first, and then the P-channel MOS transistor 17 is turned on,
The output terminal 12 becomes "H" level.
【００１７】次に、入力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルへ変化した場合の動作について説明する。
入力信号ＩＮが“Ｌ”レベルになると、ＮチャネルＭＯ
Ｓトランジスタ20はオフ状態となり、ＮＯＴ素子13の出
力が反転して“Ｈ”レベルとなるまで、ＮチャネルＭＯ
Ｓトランジスタ18はオフ状態のままで、ノードｂの電圧
値は、ノードｂに存在する浮遊容量23により“Ｌ”レベ
ルを維持する。一方、ＰチャネルＭＯＳトランジスタ14
が、ＮＯＴ素子13の出力が“Ｈ”レベルとなるまでオン
状態となっていても、ＰチャネルＭＯＳトランジスタ16
がオン状態になるので、ノードａの電圧値は“Ｈ”レベ
ルへ変化する。この電圧値は、トランジスタを抵抗と考
えると抵抗比により（ＶDD−１／４ＶDD）となる。Next, the operation when the input signal IN changes from "H" level to "L" level will be described.
When the input signal IN becomes "L" level, N channel MO
The S-transistor 20 is turned off, and the N-channel MO is maintained until the output of the NOT element 13 is inverted and becomes "H" level.
The S-transistor 18 remains in the off state, and the voltage value of the node b is maintained at "L" level due to the stray capacitance 23 existing in the node b. On the other hand, P-channel MOS transistor 14
However, even if the output of the NOT element 13 is in the ON state until the output becomes “H” level, the P-channel MOS transistor 16
Is turned on, the voltage value of the node a changes to "H" level. Considering the transistor as a resistor, this voltage value becomes (V DD -1/4 V DD ) depending on the resistance ratio.
【００１８】こののち、ＮＯＴ素子13の出力が“Ｌ”レ
ベルから“Ｈ”レベルへ変化すると、ＰチャネルＭＯＳ
トランジスタ14はオフ状態となり、ノードａは“Ｈ”レ
ベル（ＶDD）となると同時に、ＮチャネルＭＯＳトラン
ジスタ18がオン状態となり、ノードｂの電圧を維持して
いる浮遊容量23をＰチャネルＭＯＳトランジスタ19，Ｎ
チャネルＭＯＳトランジスタ18及びＮＯＴ素子13により
充電し、ノードｂの電圧値はノードａより遅れて“Ｈ”
レベルとなる。このときの電圧レベルは、ＮＯＴ素子13
の出力に比べ、ＮチャネルＭＯＳトランジスタ18のスレ
シホールド電圧分だけ下降した電圧値（ＶDD−ＶTN）と
なる。この結果、ＰチャネルＭＯＳトランジスタ17が先
にオフしたのち、ＮチャネルＭＯＳトランジスタ21がオ
ンし、出力端子は“Ｌ”レベルとなる。After that, when the output of the NOT element 13 changes from the "L" level to the "H" level, the P-channel MOS
The transistor 14 is turned off, the node a is set to the “H” level (V DD ), and at the same time, the N-channel MOS transistor 18 is turned on and the stray capacitance 23 that maintains the voltage of the node b is transferred to the P-channel MOS transistor 19. , N
It is charged by the channel MOS transistor 18 and the NOT element 13, and the voltage value of the node b is "H" later than that of the node a.
It becomes a level. The voltage level at this time is the NOT element 13
Of the N-channel MOS transistor 18 compared with the output of the above (3), the voltage value (V DD -V TN ) is lowered. As a result, after the P-channel MOS transistor 17 is turned off first, the N-channel MOS transistor 21 is turned on and the output terminal becomes "L" level.
【００１９】以上のように、本実施例によれば、最終出
力段のＰチャネルＭＯＳトランジスタ17とＮチャネルＭ
ＯＳトランジスタ21とが同時にオン状態とならないよう
に動作する。なお、本実施例においては、特に、ノード
ａとＰチャネルＭＯＳトランジスタ14の間にＮチャネル
ＭＯＳトランジスタ15を設け、またノードｂとＮチャネ
ルＭＯＳトランジスタ18との間にＰチャネルＭＯＳトラ
ンジスタ19を設けているので、浮遊容量22及び23の充電
あるいは放電の時間が長くなり、これによりノードａ，
ｂの電位変化を遅くするという効果が得られる。As described above, according to this embodiment, the P channel MOS transistor 17 and the N channel M in the final output stage are provided.
The OS transistor 21 operates so as not to be turned on at the same time. In this embodiment, in particular, an N channel MOS transistor 15 is provided between the node a and the P channel MOS transistor 14, and a P channel MOS transistor 19 is provided between the node b and the N channel MOS transistor 18. Therefore, the time for charging or discharging the stray capacitances 22 and 23 becomes long, which causes the node a,
The effect of slowing down the potential change of b can be obtained.
【００２０】[0020]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、出力バッファ回路の最終出力段のＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタが同時にオン状態となることがなくなり、これによ
り電源より接地側へ流れる貫通電流を低減することがで
きる。したがって、出力信号に発生するオーバーシュー
ト及びアンダーシュートを抑え、外部回路の誤動作や電
波障害等を低減した出力バッファ回路を実現することが
できる。As described above on the basis of the embodiments,
According to the present invention, the P-channel MOS transistor and the N-channel MOS transistor in the final output stage of the output buffer circuit are prevented from being turned on at the same time, whereby the through current flowing from the power supply to the ground side can be reduced. Therefore, it is possible to realize the output buffer circuit in which the overshoot and the undershoot that occur in the output signal are suppressed, and the malfunction of the external circuit and the radio interference are reduced.
【図１】本発明に係る出力バッファ回路の実施例の概要
を説明するための概念図である。FIG. 1 is a conceptual diagram for explaining an outline of an embodiment of an output buffer circuit according to the present invention.
【図２】図１に示した出力バッファ回路の動作を説明す
るためのタイミング図である。FIG. 2 is a timing chart for explaining the operation of the output buffer circuit shown in FIG.
【図３】本発明の詳細な実施例を示す回路構成図であ
る。FIG. 3 is a circuit configuration diagram showing a detailed embodiment of the present invention.
【図４】図３に示した実施例の動作を説明するためのタ
イミング図である。FIG. 4 is a timing chart for explaining the operation of the embodiment shown in FIG.
【図５】従来の出力バッファ回路の構成例を示す回路構
成図である。FIG. 5 is a circuit configuration diagram showing a configuration example of a conventional output buffer circuit.
【図６】図５に示した従来例の動作を説明するためのタ
イミング図である。FIG. 6 is a timing chart for explaining the operation of the conventional example shown in FIG.
１ 入力端子 ２ 出力端子 ３ ＮＯＴ素子 ４ 第１のＰチャネルＭＯＳトランジスタ ５ 第１のＮチャネルＭＯＳトランジスタ ６ 第１の制御回路 ７ 第２の制御回路 11 入力端子 12 出力端子 13 ＮＯＴ素子 14，16，17，19 ＰチャネルＭＯＳトランジスタ 15，18，20，21 ＮチャネルＭＯＳトランジスタ 22，23 浮遊容量 1 Input Terminal 2 Output Terminal 3 NOT Element 4 First P-Channel MOS Transistor 5 First N-Channel MOS Transistor 6 First Control Circuit 7 Second Control Circuit 11 Input Terminal 12 Output Terminal 13 NOT Element 14, 16, 17, 19 P-channel MOS transistor 15, 18, 20, 21 N-channel MOS transistor 22, 23 Stray capacitance
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI Technical indication location H03K 19/0948 8321-5J H03K 19/094 B
Claims (1)
続した第１のＰチャネルＭＯＳトランジスタと、ソース
を接地にドレインを出力端子に接続した第１のＮチャネ
ルＭＯＳトランジスタと、入力端子に入力側を接続した
ＮＯＴ素子とを有する出力バッファ回路において、ドレ
インを前記第１のＰチャネルＭＯＳトランジスタのゲー
トにソースを電源にゲートを入力端子にそれぞれ接続し
た第２のＰチャネルＭＯＳトランジスタと、ドレインを
前記第１のＮチャネルＭＯＳトランジスタのゲートにソ
ースを接地にゲートを入力端子にそれぞれ接続した第２
のＮチャネルＭＯＳトランジスタと、ドレインを前記第
１のＰチャネルＭＯＳトランジスタのゲートにゲートを
入力端子に接続した第３のＮチャネルＭＯＳトランジス
タと、ドレインを前記第１のＮチャネルＭＯＳトランジ
スタのゲートにゲートを入力端子に接続した第３のＰチ
ャネルＭＯＳトランジスタと、ソースを前記第３のＮチ
ャネルＭＯＳトランジスタのソースにドレイン及びゲー
トを前記ＮＯＴ素子の出力側に接続した第４のＰチャネ
ルＭＯＳトランジスタと、ソースを前記第３のＰチャネ
ルＭＯＳトランジスタのソースにドレイン及びゲートを
前記ＮＯＴ素子の出力側に接続した第４のＮチャネルＭ
ＯＳトランジスタとを備えていることを特徴とする出力
バッファ回路。1. A first P-channel MOS transistor having a source connected to a power supply and a drain connected to an output terminal, a first N-channel MOS transistor having a source connected to ground and a drain connected to an output terminal, and an input side to an input side. And a second P-channel MOS transistor having a drain connected to the gate of the first P-channel MOS transistor, a source connected to the power source, and a gate connected to the input terminal, and a drain connected to the gate of the first P-channel MOS transistor. A second N-channel MOS transistor having a gate connected to the source and a gate connected to the input terminal
, An N-channel MOS transistor having a drain connected to the gate of the first P-channel MOS transistor and a gate connected to an input terminal, and a drain having a gate connected to the gate of the first N-channel MOS transistor. And a fourth P-channel MOS transistor having a source connected to the source of the third N-channel MOS transistor and a drain and a gate connected to the output side of the NOT element, A fourth N-channel M whose source is connected to the source of the third P-channel MOS transistor and whose drain and gate are connected to the output side of the NOT element.
An output buffer circuit comprising an OS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304435A JPH06132808A (en) | 1992-10-19 | 1992-10-19 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304435A JPH06132808A (en) | 1992-10-19 | 1992-10-19 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132808A true JPH06132808A (en) | 1994-05-13 |
Family
ID=17932976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4304435A Withdrawn JPH06132808A (en) | 1992-10-19 | 1992-10-19 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132808A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358714A (en) * | 1988-03-23 | 1994-10-25 | Unilever Patent Holdings B.V. | Cosmetic composition |
-
1992
- 1992-10-19 JP JP4304435A patent/JPH06132808A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358714A (en) * | 1988-03-23 | 1994-10-25 | Unilever Patent Holdings B.V. | Cosmetic composition |
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|---|---|---|---|
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