JPH0612321A - 書換可能メモリのオンボード書換回路 - Google Patents
書換可能メモリのオンボード書換回路Info
- Publication number
- JPH0612321A JPH0612321A JP19298192A JP19298192A JPH0612321A JP H0612321 A JPH0612321 A JP H0612321A JP 19298192 A JP19298192 A JP 19298192A JP 19298192 A JP19298192 A JP 19298192A JP H0612321 A JPH0612321 A JP H0612321A
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- JP
- Japan
- Prior art keywords
- external
- control circuit
- memory
- circuit
- application device
- Prior art date
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Abstract
(57)【要約】
【目的】 書換可能メモリの書換を安全且つ確実に行な
う。 【構成】 マイクロプロセッサ応用装置10のコネクタ
に、外付けメモリ2と、その制御のための外部制御回路
3と、外付けメモリ2か内蔵のEEPROM13かを選
択する切換回路4とを備えた外部装置20を接続する。
コネクタの予備のピンには切換回路4の制御信号を通す
ようにする。そして、切換回路4で外部制御回路3を介
して外付けメモリ2を選択する。一方、コネクタを介し
て内部制御回路1によりマイクロプロセッサ応用装置1
0に内蔵されたEEPROM13を無効化する。これに
より、外付けメモリ2によってEEPROM13にIP
L等の制御プログラムをロードする。
う。 【構成】 マイクロプロセッサ応用装置10のコネクタ
に、外付けメモリ2と、その制御のための外部制御回路
3と、外付けメモリ2か内蔵のEEPROM13かを選
択する切換回路4とを備えた外部装置20を接続する。
コネクタの予備のピンには切換回路4の制御信号を通す
ようにする。そして、切換回路4で外部制御回路3を介
して外付けメモリ2を選択する。一方、コネクタを介し
て内部制御回路1によりマイクロプロセッサ応用装置1
0に内蔵されたEEPROM13を無効化する。これに
より、外付けメモリ2によってEEPROM13にIP
L等の制御プログラムをロードする。
Description
【0001】
【産業上の利用分野】本発明は、制御プログラムを格納
した書換可能メモリのオンボード状態での安全且つ確実
な書換を実現する書換可能メモリのオンボード書換回路
に関するものである。
した書換可能メモリのオンボード状態での安全且つ確実
な書換を実現する書換可能メモリのオンボード書換回路
に関するものである。
【0002】
【従来の技術】従来、パーソナルコンピュータ等のマイ
クロプロセッサ応用装置において、IPL(初期プログ
ラムローダ)や基本OS(オペレーティングシステム)
の情報記憶に書換可能メモリが使用されるようになって
きている。このような書換可能メモリは、一般にEEP
ROMが用いられる。EEPROMとは、周知のよう
に、ある電気的な条件を加えることにより書換可能とな
るROMである。
クロプロセッサ応用装置において、IPL(初期プログ
ラムローダ)や基本OS(オペレーティングシステム)
の情報記憶に書換可能メモリが使用されるようになって
きている。このような書換可能メモリは、一般にEEP
ROMが用いられる。EEPROMとは、周知のよう
に、ある電気的な条件を加えることにより書換可能とな
るROMである。
【0003】図2は、従来のマイクロプロセッサ応用装
置の一例のブロック図である。図示のマイクロプロセッ
サ応用装置は、マイクロプロセッサ11と、アドレスデ
コーダ12と、EEPROM13とから成る。マイクロ
プロセッサ11は、EEPROM13に格納されたプロ
グラムを逐次読み出し、データ処理及び各種の制御を行
なう。マイクロプロセッサ11のアドレス出力は、アド
レスバス30を介してアドレスデコーダ12に接続され
ている。アドレスデコーダ12は、EEPROM13の
各領域を検出する。アドレスデコーダ12のROMセレ
クト34は、EEPROM13のチップセレクト入力に
接続されている。また、アドレスデコーダ12のアドレ
ス出力は、EEPROM13のアドレス入力に接続され
ている。
置の一例のブロック図である。図示のマイクロプロセッ
サ応用装置は、マイクロプロセッサ11と、アドレスデ
コーダ12と、EEPROM13とから成る。マイクロ
プロセッサ11は、EEPROM13に格納されたプロ
グラムを逐次読み出し、データ処理及び各種の制御を行
なう。マイクロプロセッサ11のアドレス出力は、アド
レスバス30を介してアドレスデコーダ12に接続され
ている。アドレスデコーダ12は、EEPROM13の
各領域を検出する。アドレスデコーダ12のROMセレ
クト34は、EEPROM13のチップセレクト入力に
接続されている。また、アドレスデコーダ12のアドレ
ス出力は、EEPROM13のアドレス入力に接続され
ている。
【0004】一方、マイクロプロセッサ11のデータ入
出力は、データバス31を介してEEPROM13のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ11のリードコマンド32は、EEPROM13のリ
ードコマンド入力に接続され、マイクロプロセッサ11
のライトコマンド33は、EEPROM13のライトコ
マンド入力に接続されている。EEPROM13は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ11からのライトコマンド33の入力により
書換可能となる。尚、図示の装置は、マスクROM、E
PROM等のデバイスにおいても一般的に使用されてい
るものである。
出力は、データバス31を介してEEPROM13のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ11のリードコマンド32は、EEPROM13のリ
ードコマンド入力に接続され、マイクロプロセッサ11
のライトコマンド33は、EEPROM13のライトコ
マンド入力に接続されている。EEPROM13は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ11からのライトコマンド33の入力により
書換可能となる。尚、図示の装置は、マスクROM、E
PROM等のデバイスにおいても一般的に使用されてい
るものである。
【0005】次に、上述した装置の動作を説明する。ア
ドレスバス30の情報によりEEPROM13が有効で
あるか無効であるかを示すROMセレクト34が生成さ
れる。ROMセレクト34が無効である場合は何も動作
しない。ROMセレクト34が有効である場合は、リー
ドコマンド32に従い、データバス31にデータを出力
するか、又はライトコマンド33に従い、データバス3
1上のデータを取込む等の動作をする。
ドレスバス30の情報によりEEPROM13が有効で
あるか無効であるかを示すROMセレクト34が生成さ
れる。ROMセレクト34が無効である場合は何も動作
しない。ROMセレクト34が有効である場合は、リー
ドコマンド32に従い、データバス31にデータを出力
するか、又はライトコマンド33に従い、データバス3
1上のデータを取込む等の動作をする。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、従
来のマイクロプロセッサ応用装置において、一般にEE
PROM13はIPL、OS等の立ち上げ、入出力に必
要となる情報を記憶している。従って、EEPROM1
3の内容を誤って書き換えてしまった場合、全く動作不
可能となるおそれがある。更に、この状態では、EEP
ROM13の書換手段も動作することができないという
問題があった。このような状態から回復するためには、
ROMソケット等を利用してEEPROM13を着脱可
能な構造とし、オフボード状態での書換手段を準備する
必要があった。本発明は、以上の点に着目してなされた
もので、書換可能メモリをオンボード状態で安全且つ確
実に書き換えられるようにした書換可能メモリのオンボ
ード書換回路を提供することを目的とするものである。
た従来の技術には、次のような問題があった。即ち、従
来のマイクロプロセッサ応用装置において、一般にEE
PROM13はIPL、OS等の立ち上げ、入出力に必
要となる情報を記憶している。従って、EEPROM1
3の内容を誤って書き換えてしまった場合、全く動作不
可能となるおそれがある。更に、この状態では、EEP
ROM13の書換手段も動作することができないという
問題があった。このような状態から回復するためには、
ROMソケット等を利用してEEPROM13を着脱可
能な構造とし、オフボード状態での書換手段を準備する
必要があった。本発明は、以上の点に着目してなされた
もので、書換可能メモリをオンボード状態で安全且つ確
実に書き換えられるようにした書換可能メモリのオンボ
ード書換回路を提供することを目的とするものである。
【0007】
【課題を解決するための手段】本発明の書換可能メモリ
のオンボード書換回路は、プロセッサ応用装置に内蔵さ
れた書換可能メモリを有効又は無効に制御するため、当
該プロセッサ応用装置に内蔵された内部制御回路と、当
該プロセッサ応用装置のコネクタに着脱自在に接続され
た外部装置内に設けられた外付けメモリと、当該外付け
メモリを有効又は無効に制御するため、前記外部装置内
に設けられた外部制御回路と、前記外部装置内に設けら
れ、前記内部制御回路及び前記外部制御回路のいずれか
一方を有効とし、他方を無効とする切換回路とから成る
ことを特徴とするものである。また、プロセッサ応用装
置に内蔵された書換可能メモリを有効又は無効に制御す
るため、当該プロセッサ応用装置に内蔵された内部制御
回路と、当該プロセッサ応用装置内に設けられた読み出
し専用の非常用メモリと、当該非常用メモリを有効又は
無効に制御する非常時制御回路と、前記プロセッサ応用
装置内に設けられ、前記内部制御回路及び前記非常時制
御回路のいずれか一方を有効とし、他方を無効とする切
換回路とから成ることを特徴とするものである。
のオンボード書換回路は、プロセッサ応用装置に内蔵さ
れた書換可能メモリを有効又は無効に制御するため、当
該プロセッサ応用装置に内蔵された内部制御回路と、当
該プロセッサ応用装置のコネクタに着脱自在に接続され
た外部装置内に設けられた外付けメモリと、当該外付け
メモリを有効又は無効に制御するため、前記外部装置内
に設けられた外部制御回路と、前記外部装置内に設けら
れ、前記内部制御回路及び前記外部制御回路のいずれか
一方を有効とし、他方を無効とする切換回路とから成る
ことを特徴とするものである。また、プロセッサ応用装
置に内蔵された書換可能メモリを有効又は無効に制御す
るため、当該プロセッサ応用装置に内蔵された内部制御
回路と、当該プロセッサ応用装置内に設けられた読み出
し専用の非常用メモリと、当該非常用メモリを有効又は
無効に制御する非常時制御回路と、前記プロセッサ応用
装置内に設けられ、前記内部制御回路及び前記非常時制
御回路のいずれか一方を有効とし、他方を無効とする切
換回路とから成ることを特徴とするものである。
【0008】
【作用】本発明の書換可能メモリのオンボード書換回路
においては、プロセッサ応用装置内の書換可能メモリの
オンボード書換をサポートするために、当該プロセッサ
応用装置に内蔵された内部制御回路により書換可能メモ
リが無効化される。一方、外部装置内に設けられた外付
けメモリは、外部制御回路により有効にされる。このよ
うな切換は、外部装置内に設けられた切換回路により行
なわれる。これにより、プロセッサ応用装置内のプロセ
ッサは、外付けメモリに格納されたIPLにより立ち上
げられる。
においては、プロセッサ応用装置内の書換可能メモリの
オンボード書換をサポートするために、当該プロセッサ
応用装置に内蔵された内部制御回路により書換可能メモ
リが無効化される。一方、外部装置内に設けられた外付
けメモリは、外部制御回路により有効にされる。このよ
うな切換は、外部装置内に設けられた切換回路により行
なわれる。これにより、プロセッサ応用装置内のプロセ
ッサは、外付けメモリに格納されたIPLにより立ち上
げられる。
【0009】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図1は、本発明の書換可能メモリのオンボ
ード書換回路の一実施例のブロック図である。図示の回
路は、内部制御回路1と、外付けメモリ2と、外部制御
回路3と、切換回路4とから成る。内部制御回路1は、
例えば、オア回路から成り、マイクロプロセッサ応用装
置10の内部に設けられている。一方、外付けメモリ2
と、外部制御回路3と、切換回路4とは、外部装置20
内に設けられている。マイクロプロセッサ応用装置10
は、プロセッサ11と、アドレスデコーダ12と、EE
PROM13と、内部制御回路1とから成る。
に説明する。図1は、本発明の書換可能メモリのオンボ
ード書換回路の一実施例のブロック図である。図示の回
路は、内部制御回路1と、外付けメモリ2と、外部制御
回路3と、切換回路4とから成る。内部制御回路1は、
例えば、オア回路から成り、マイクロプロセッサ応用装
置10の内部に設けられている。一方、外付けメモリ2
と、外部制御回路3と、切換回路4とは、外部装置20
内に設けられている。マイクロプロセッサ応用装置10
は、プロセッサ11と、アドレスデコーダ12と、EE
PROM13と、内部制御回路1とから成る。
【0010】マイクロプロセッサ11は、EEPROM
13に格納されたプログラムを逐次読み出し、データ処
理及び各種の制御を行なう。マイクロプロセッサ11の
アドレス出力は、アドレスバス30を介してアドレスデ
コーダ12に接続されている。アドレスデコーダ12
は、EEPROM13の各領域を検出する。アドレスデ
コーダ12のROMセレクト34は、内部制御回路1を
介してEEPROM13のチップセレクト入力に接続さ
れている。また、アドレスデコーダ12のアドレス出力
は、EEPROM13のアドレス入力に接続されてい
る。
13に格納されたプログラムを逐次読み出し、データ処
理及び各種の制御を行なう。マイクロプロセッサ11の
アドレス出力は、アドレスバス30を介してアドレスデ
コーダ12に接続されている。アドレスデコーダ12
は、EEPROM13の各領域を検出する。アドレスデ
コーダ12のROMセレクト34は、内部制御回路1を
介してEEPROM13のチップセレクト入力に接続さ
れている。また、アドレスデコーダ12のアドレス出力
は、EEPROM13のアドレス入力に接続されてい
る。
【0011】一方、マイクロプロセッサ11のデータ入
出力は、データバス31を介してEEPROM13のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ11のリードコマンド32は、EEPROM13のリ
ードコマンド入力に接続され、マイクロプロセッサ11
のライトコマンド33は、EEPROM13のライトコ
マンド入力に接続されている。EEPROM13は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ11からのライトコマンドの入力により書換
可能となる。内部制御回路1は、前述したように、オア
回路から成り、一方の入力端子にはアドレスデコーダ1
2のROMセレクト34(ROMCS−N)が接続さ
れ、他方の入力端子にはコネクタの予備の端子が接続さ
れている。また、出力端子は、EEPROM13のチッ
プセレクト入力35(INROM−N)に接続されてい
る。レベル固定抵抗14は、内部制御回路1の他方の入
力レベルを通常時にロウレベルに固定するためのもので
ある。
出力は、データバス31を介してEEPROM13のデ
ータ入出力に接続されている。また、マイクロプロセッ
サ11のリードコマンド32は、EEPROM13のリ
ードコマンド入力に接続され、マイクロプロセッサ11
のライトコマンド33は、EEPROM13のライトコ
マンド入力に接続されている。EEPROM13は、周
知のように、電気的な書換可能メモリであり、マイクロ
プロセッサ11からのライトコマンドの入力により書換
可能となる。内部制御回路1は、前述したように、オア
回路から成り、一方の入力端子にはアドレスデコーダ1
2のROMセレクト34(ROMCS−N)が接続さ
れ、他方の入力端子にはコネクタの予備の端子が接続さ
れている。また、出力端子は、EEPROM13のチッ
プセレクト入力35(INROM−N)に接続されてい
る。レベル固定抵抗14は、内部制御回路1の他方の入
力レベルを通常時にロウレベルに固定するためのもので
ある。
【0012】外部装置20は、外付けメモリ2と、外部
制御回路3と、切換回路4と、アドレスデコーダ21と
から成る。外付けメモリ2は、ROM(リード・オンリ
・メモリ)等から成り、マイクロプロセッサ応用装置1
0を立ち上げるためのIPL等の制御プログラムを格納
している。外部制御回路3は、オア回路から成り、一方
の入力端子は切換回路4の一方の制御出力端子に接続さ
れ、他方の入力端子はアドレスデコーダ12のROMセ
レクト44(ROMCS−N1)に接続されている。ま
た、外部制御回路3の出力端子は、外付けメモリ2のチ
ップセレクト入力45(EXTCS−N)に接続されて
いる。切換回路4は、フリップフロップから成り、その
制御入力端子にはマイクロプロセッサ応用装置10のコ
ネクタに接続するプラグのリセット信号ピン46に接続
されている。また、切換回路4の正出力40(IXTR
OM−N)は、外部制御回路3の一方の入力端子に接続
され、反転出力41(INROM−N)は、内部制御回
路1の一方の入力端子に接続されている。
制御回路3と、切換回路4と、アドレスデコーダ21と
から成る。外付けメモリ2は、ROM(リード・オンリ
・メモリ)等から成り、マイクロプロセッサ応用装置1
0を立ち上げるためのIPL等の制御プログラムを格納
している。外部制御回路3は、オア回路から成り、一方
の入力端子は切換回路4の一方の制御出力端子に接続さ
れ、他方の入力端子はアドレスデコーダ12のROMセ
レクト44(ROMCS−N1)に接続されている。ま
た、外部制御回路3の出力端子は、外付けメモリ2のチ
ップセレクト入力45(EXTCS−N)に接続されて
いる。切換回路4は、フリップフロップから成り、その
制御入力端子にはマイクロプロセッサ応用装置10のコ
ネクタに接続するプラグのリセット信号ピン46に接続
されている。また、切換回路4の正出力40(IXTR
OM−N)は、外部制御回路3の一方の入力端子に接続
され、反転出力41(INROM−N)は、内部制御回
路1の一方の入力端子に接続されている。
【0013】アドレスデコーダ21は、プロセッサ11
のアドレス出力を入力し、チップセレクト44及びアド
レスを出力する。また、以上の実施例では、外付けメモ
リ2と、外部制御回路3と、切換回路4等を外部装置2
0に設けてマイクロプロセッサ応用装置10のコネクタ
に接続するようにしたが、これに限らず、外部装置20
に含まれる構成部品のすべてをマイクロプロセッサ応用
装置10に内蔵するようにしてもよい。この場合、リセ
ット信号を切換回路4に入力するか否かをスイッチによ
り選択できるようにすればよい。次に、上述したマイク
ロプロセッサ応用装置10及び外部装置20と組み合わ
せて成るオンボード書換回路の動作を説明する。通常動
作時は、拡張バス側には、外部装置20は接続されてお
らず、内部制御回路1の一方の入力信号はレベル固定抵
抗14により有効(ロウレベル)に保たれている。この
状態における動作は、図2に示す従来技術によるマイク
ロプロセッサ応用装置10の例と同様であり、EEPR
OM13の書換も行なうことができる。
のアドレス出力を入力し、チップセレクト44及びアド
レスを出力する。また、以上の実施例では、外付けメモ
リ2と、外部制御回路3と、切換回路4等を外部装置2
0に設けてマイクロプロセッサ応用装置10のコネクタ
に接続するようにしたが、これに限らず、外部装置20
に含まれる構成部品のすべてをマイクロプロセッサ応用
装置10に内蔵するようにしてもよい。この場合、リセ
ット信号を切換回路4に入力するか否かをスイッチによ
り選択できるようにすればよい。次に、上述したマイク
ロプロセッサ応用装置10及び外部装置20と組み合わ
せて成るオンボード書換回路の動作を説明する。通常動
作時は、拡張バス側には、外部装置20は接続されてお
らず、内部制御回路1の一方の入力信号はレベル固定抵
抗14により有効(ロウレベル)に保たれている。この
状態における動作は、図2に示す従来技術によるマイク
ロプロセッサ応用装置10の例と同様であり、EEPR
OM13の書換も行なうことができる。
【0014】一方、本発明においては、内蔵されたEE
PROM13の内容を誤って書き換えてしまった場合に
も対応が可能である。この場合、拡張バス側にEEPR
OM13のオンボード書換回路の一部を含む外部装置2
0を接続する。図3は、本発明によるマイクロプロセッ
サ応用装置10の動作例を示すタイムチャートである。
リセット直後(図3(a)時点t1)は外付けROM有
効信号が有効(図3(e)(f)時点t1)、内蔵RO
M有効信号が無効となっている(図3(c)(d)時点
t1)。この結果、内蔵のEEPROM13は無効化さ
れ、マイクロプロセッサ11は外付けメモリ2の情報に
よりシステムを立ち上げる(図3(b)(f)時点t
1)。システム立ち上げ後、マイクロプロセッサ11の
I/O命令により切換回路4をセットすることにより内
蔵のEEPROM13を有効(図3(c)(d)時点t
2)、外付けメモリ2を無効として(図3(e)(f)
時点t2)EEPROM13を正しく書き換える(図3
(b)時点t2〜)。
PROM13の内容を誤って書き換えてしまった場合に
も対応が可能である。この場合、拡張バス側にEEPR
OM13のオンボード書換回路の一部を含む外部装置2
0を接続する。図3は、本発明によるマイクロプロセッ
サ応用装置10の動作例を示すタイムチャートである。
リセット直後(図3(a)時点t1)は外付けROM有
効信号が有効(図3(e)(f)時点t1)、内蔵RO
M有効信号が無効となっている(図3(c)(d)時点
t1)。この結果、内蔵のEEPROM13は無効化さ
れ、マイクロプロセッサ11は外付けメモリ2の情報に
よりシステムを立ち上げる(図3(b)(f)時点t
1)。システム立ち上げ後、マイクロプロセッサ11の
I/O命令により切換回路4をセットすることにより内
蔵のEEPROM13を有効(図3(c)(d)時点t
2)、外付けメモリ2を無効として(図3(e)(f)
時点t2)EEPROM13を正しく書き換える(図3
(b)時点t2〜)。
【0015】
【発明の効果】以上説明したように、本発明の書換可能
メモリのオンボード書換回路によれば、内蔵の書換可能
メモリを無効とし、外付けメモリを有効としてプロセッ
サを動作させ、システムを立ち上げる得るようにしたの
で、書換可能メモリをオンボード状態で安全且つ確実に
書き換えることができる。従って、書換可能メモリの接
続用のソケットの削除が可能となり、装置のコストを低
減できる。また、保守性を向上することできる。更に、
アドレスデコーダから出力されるROMセレクトをスイ
ッチ等に置き換えることにより、本発明に関連して加え
られるオプション部を内蔵したより保守性の高いプロセ
ッサ応用装置を構成することも可能である。
メモリのオンボード書換回路によれば、内蔵の書換可能
メモリを無効とし、外付けメモリを有効としてプロセッ
サを動作させ、システムを立ち上げる得るようにしたの
で、書換可能メモリをオンボード状態で安全且つ確実に
書き換えることができる。従って、書換可能メモリの接
続用のソケットの削除が可能となり、装置のコストを低
減できる。また、保守性を向上することできる。更に、
アドレスデコーダから出力されるROMセレクトをスイ
ッチ等に置き換えることにより、本発明に関連して加え
られるオプション部を内蔵したより保守性の高いプロセ
ッサ応用装置を構成することも可能である。
【図1】本発明の書換可能メモリのオンボード書換回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【図2】従来のマイクロプロセッサ応用装置の一例のブ
ロック図である。
ロック図である。
【図3】本発明によるマイクロプロセッサ応用装置の動
作例を示すタイムチャートである。
作例を示すタイムチャートである。
1 内部制御回路 2 外付けメモリ 3 外部制御回路 4 切換回路
Claims (2)
- 【請求項1】 プロセッサ応用装置に内蔵された書換可
能メモリを有効又は無効に制御するため、当該プロセッ
サ応用装置に内蔵された内部制御回路と、 当該プロセッサ応用装置のコネクタに着脱自在に接続さ
れた外部装置内に設けられた外付けメモリと、 当該外付けメモリを有効又は無効に制御するため、前記
外部装置内に設けられた外部制御回路と、 前記外部装置内に設けられ、前記内部制御回路及び前記
外部制御回路のいずれか一方を有効とし、他方を無効と
する切換回路とから成ることを特徴とする書換可能メモ
リのオンボード書換回路。 - 【請求項2】 プロセッサ応用装置に内蔵された書換可
能メモリを有効又は無効に制御するため、当該プロセッ
サ応用装置に内蔵された内部制御回路と、 当該プロセッサ応用装置内に設けられた読み出し専用の
非常用メモリと、 当該非常用メモリを有効又は無効に制御する非常時制御
回路と、 前記プロセッサ応用装置内に設けられ、前記内部制御回
路及び前記非常時制御回路のいずれか一方を有効とし、
他方を無効とする切換回路とから成ることを特徴とする
書換可能メモリのオンボード書換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19298192A JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19298192A JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0612321A true JPH0612321A (ja) | 1994-01-21 |
Family
ID=16300255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19298192A Pending JPH0612321A (ja) | 1992-06-26 | 1992-06-26 | 書換可能メモリのオンボード書換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612321A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995027250A1 (en) * | 1994-04-05 | 1995-10-12 | Motorola Inc. | Protection circuit for a microprocessor |
US5809544A (en) * | 1995-10-06 | 1998-09-15 | Motorola, Inc. | Microcontroller which limits access to internal memory |
-
1992
- 1992-06-26 JP JP19298192A patent/JPH0612321A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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