JPH01209556A - Data processing system - Google Patents
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- JPH01209556A JPH01209556A JP3274088A JP3274088A JPH01209556A JP H01209556 A JPH01209556 A JP H01209556A JP 3274088 A JP3274088 A JP 3274088A JP 3274088 A JP3274088 A JP 3274088A JP H01209556 A JPH01209556 A JP H01209556A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ処理技術さらにはマイクロプロセッ
サによる周辺装置のアクセス方式に関するもので、アド
レス系とデータ系が分離された形式のマイクロプロセッ
サに利用して有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention relates to data processing technology and a method for accessing peripheral devices by a microprocessor, and is applicable to a microprocessor in which the address system and data system are separated. It is related to effective technology.
［従来の技術］
従来のマイクロプロセッサによるメモリその他の周辺デ
バイスのアクセス方式は、通常１つのサイクルにて１つ
のデバイスをアクセスする方式であった（以下、周辺デ
バイスをアクセスしてデータを得たり与えたりするのに
必要な周期を１マシンサイクルと称する）。例えば、６
８０００系のマイクロプロセッサにおいては、バス上に
出力した１つのアドレス信号を１マシンサイクルの間維
持し、それをデコードすることにより、周辺デバイスを
選択しアクセスするようになっていた。[Prior Art] The conventional method for accessing memory and other peripheral devices by a microprocessor is to access one device in one cycle. The period required for this is called one machine cycle). For example, 6
In the 8000 series microprocessor, one address signal output on the bus is maintained for one machine cycle, and by decoding it, a peripheral device is selected and accessed.
このようなデータ転送オペレーションに関しては１例え
ば［株］日立製作所、昭和６０年９月発行、「日立マイ
クロコンピュータ、データブック、８ビツト・１６ビツ
ト マルチチップ」頁６０４〜頁６０８等に詳細に述べ
られている。Such data transfer operations are described in detail in, for example, ``Hitachi Microcomputer, Data Book, 8-bit/16-bit Multichip,'' published by Hitachi, Ltd., September 1985, pp. 604-608. ing.
［発明が解決しようとする課題］
アドレス信号は、マイクロプロセッサから出力されるア
ドレスの有効、無効を示すアドレスストローブ信号等で
ラッチすれば、その後サイクルが終わるまでずっと保持
する必要がないのにかかわらず、従来のアクセス方式で
は、その点についての配慮がされておらず、１つのマシ
ンサイクル期間中、１つのアドレスをずっと保持するよ
うにしている。そのため、一定時間内に限られたデバイ
スしか選択できず、マイクロプロセッサのスループット
が低下するという問題点がある。[Problems to be Solved by the Invention] If the address signal is latched by an address strobe signal that indicates whether the address is valid or invalid output from the microprocessor, it is not necessary to hold it forever until the end of the cycle. , conventional access methods do not take this point into account, and instead maintain one address throughout one machine cycle. Therefore, there is a problem that only a limited number of devices can be selected within a certain period of time, and the throughput of the microprocessor decreases.
特に近年においては、マイクロプロセッサがますます高
速化される傾向にあり周辺デバイスとの動作速度の差が
大きくなる。そのため低速の周辺デバイスがネックとな
ってせっかく高速のマイクロプロセッサを利用してもシ
ステムのスループットが十分に向上しないという不都合
があった。Particularly in recent years, microprocessors have tended to become faster and faster, and the difference in operating speed with peripheral devices has become larger. As a result, low-speed peripheral devices became a bottleneck, and even if a high-speed microprocessor was used, the throughput of the system could not be sufficiently improved.
この発明は、従来のアクセス機能に影響を与えることが
なく、しかも低速のデバイスを使用したシステムにおい
てもスループットを向上させることができるようなマイ
クロプロセッサによる周辺デバイスのアクセス方式を提
供することを目的とする。An object of the present invention is to provide a method for accessing peripheral devices by a microprocessor, which does not affect conventional access functions and can improve throughput even in systems using low-speed devices. do.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
すなわち、上記問題点は１つのマシンサイクルにおいて
複数のアドレス信号をマイクロプロセッサから出力させ
るとともに、それぞれのアドレス信号の出力タイミング
に合わせて複数のアドレスストローブ信号を形成し出力
するアドレスストローブ複数化回路を設けることにより
解決される。That is, the above-mentioned problem requires that a plurality of address signals be outputted from a microprocessor in one machine cycle, and an address strobe multiplication circuit that forms and outputs a plurality of address strobe signals in accordance with the output timing of each address signal is provided. This is solved by
［作用］
上記した手段によれば、１つのマシンサイクルにおいて
複数のアドレス信号とアドレスストローブ信号が出力さ
れるため、１つのアドレス信号であるデバイスを選択し
た後、同一マシンサイクルの後半で他のデバイスの選択
ができるようになる。[Operation] According to the above means, a plurality of address signals and address strobe signals are output in one machine cycle, so after selecting a device with one address signal, other devices are output in the second half of the same machine cycle. You will be able to make choices.
しかも１個々のデバイスに着目すると、従来と同じよう
なサイクルでアクセスを受けることになるのでマイクロ
プロセッサに合わせて高速のデバイスを使用する必要が
ない。Moreover, if we focus on each individual device, it will be accessed in the same cycles as in the past, so there is no need to use high-speed devices to match the microprocessor.
［実施例］
第１図には、この発明が適用されたマイクロコンピュー
タシステムの一実施例のブロック図が示されている。[Embodiment] FIG. 1 shows a block diagram of an embodiment of a microcomputer system to which the present invention is applied.
本発明が適用されるマイクロプロセッサＭＰＵは、アド
レスバスとデータバスが分離された形態であればよく、
アーキテクチャには制限されない。The microprocessor MPU to which the present invention is applied may have a form in which an address bus and a data bus are separated,
Not limited by architecture.
この実施例では、マイクロプロセッサＭＰＵ内にアドレ
スストローブ複数化回路ＡＳＭが内蔵されている。すな
わち、マイクロプロセッサＭＰＵは、中央処理装置ＣＰ
Ｕと上記アドレスストローブ複数化回路ＡＳＭとから構
成される。In this embodiment, an address strobe multiplexing circuit ASM is built into the microprocessor MPU. That is, the microprocessor MPU is the central processing unit CP.
It is composed of the address strobe plurality circuit ASM and the address strobe multiplexing circuit ASM.
中央処理装置ｊｃＰＵは、その情報処理プログラムに従
って、アドレス信萼を出力する場合、１マシンサイクル
中に３つのアドレス信号ＡＩないしＡ３とそれらのアド
レスが有効であることを示すアドレスストローブ信号Ａ
Ｓを発生するようにされている。このアドレスストロー
ブ信号ＡＳは、内部のアドレスストローブ複数化回路Ａ
ＳＭに供給され、ここでアドレス信号数に対応して各々
タイミングの異なる３つのアドレスストローブ信号ＡＳ
ＩないしＡＳ３が形成され、外部へ出力される。When the central processing unit jcPU outputs address signals according to its information processing program, it outputs three address signals AI to A3 and an address strobe signal A indicating that these addresses are valid during one machine cycle.
S is generated. This address strobe signal AS is supplied to an internal address strobe multiplexing circuit A.
SM is supplied with three address strobe signals AS, each having a different timing corresponding to the number of address signals.
I to AS3 are formed and output to the outside.
マイクロプロセッサＭＰＵの外部には、例えばメモリ装
置Ｍ１ないしＭ３のような周辺デバイスとアドレス信号
ラッチ回路ＡＤＨ１〜ＡＤＲ３が接続されている。上記
メモリ族ｆｉＭ１ないしＭ３は、各々に対応して設けら
れたシステムアドレスバスＡＢＳＩないしＡＢＳ３およ
びアドレス信号ラッチ回路ＡＤＲＩ〜ＡＤＲ３を介して
マイクロプロセッサＭＰＵのバスＡＢに結合されている
。Peripheral devices such as memory devices M1 to M3 and address signal latch circuits ADH1 to ADR3 are connected to the outside of the microprocessor MPU. The memory groups fiM1 to M3 are coupled to the bus AB of the microprocessor MPU via system address buses ABSI to ABS3 and address signal latch circuits ADRI to ADR3 provided correspondingly, respectively.
なお、マイクロプロセッサＭＰＵと上記メモリ装置Ｍ１
〜Ｍ３との間で入出力される各制御信号やデータ信号を
のせるバスは第１図では省略されている。また、マイク
ロコンピュータシステムとしては、必要に応じて上記メ
モリ装置Ｍ１ないしＭ３の他、例えばキーボード、プリ
ンタ、ＣＲＴ（ｌｌｌＩｔａｉＭ管）表示装置等の各種
入出力装置が、上記システムアドレスバスＡＢＳＩない
しＡＢＳａ上に結合されるが、本発明と直接的には関係
がないので、同図では省略されている。Note that the microprocessor MPU and the memory device M1
Buses on which control signals and data signals are inputted and outputted from and to M3 are omitted in FIG. In addition to the memory devices M1 to M3, the microcomputer system also includes various input/output devices such as a keyboard, a printer, a CRT display device, etc., on the system address buses ABSI to ABSa, as necessary. However, since it has no direct relation to the present invention, it is omitted in the figure.
この実施例では、従来の１マシンサイクルＴ０に相当す
る時間中に３つのパルスを有するようなアドレスストロ
ーブ信号ＡＳが中央処理装置ＣＰＵから出力される。ア
ドレスストローブ複数化回路ＡＳＭは、中央処理装置Ｃ
ＰＵから供給されるこのアドレスストローブ信号Ａｓに
基づいてアドレスストローブ信号ＡＳ１ないしＡＳ３を
形成する。さらに、この実施例では特に制限されないが
、アドレスストローブ複数化回路ＡＳＭ内にパルス情報
とその有効本数情報を設定するレジスタがそれぞれ設け
られている。また、中央処理袋ａｃｐＵから送出される
アドレスストローブ信号Ａｓに基づいて、上記設定レジ
スタを参照しながらそれに対応したアドレスストローブ
信号ＡＳＩないしＡＳ３を形成する論理回路がアドレス
ストローブ複数化回路ＡＳＭ内に設けられている。In this embodiment, an address strobe signal AS having three pulses during a time corresponding to one conventional machine cycle T0 is output from the central processing unit CPU. The address strobe pluralization circuit ASM is the central processing unit C.
Address strobe signals AS1 to AS3 are formed based on this address strobe signal As supplied from PU. Further, in this embodiment, although not particularly limited, registers for setting pulse information and information on the effective number of pulses are provided in the address strobe multiplexing circuit ASM. Further, a logic circuit is provided in the address strobe plurality circuit ASM, which forms address strobe signals ASI to AS3 corresponding to the address strobe signal As while referring to the setting register based on the address strobe signal As sent from the central processing bag acpU. ing.
上記メモリ装置Ｍ１ないしＭ３は、例えば、第２図に示
すようなタイミングでアクセスされる。The memory devices M1 to M3 are accessed, for example, at the timing shown in FIG.
すなわち、メモリ装置Ｍ１は、アドレスバスＡＢＳ１上
に出力されるアドレス信号Ａ１により指定されるアドレ
ス空間にてアクセスされる。同様に他のメモリ装置Ｍ２
とＭ３は、アドレス信号Ａ２゜Ａ３と対応したアドレス
空間にてそれぞれアクセスされる。That is, memory device M1 is accessed in an address space specified by address signal A1 output on address bus ABS1. Similarly, another memory device M2
and M3 are respectively accessed in address spaces corresponding to address signals A2 and A3.
第２図のタイミングに従うと、アドレスストローブ複数
化回路ＡＳＭは、上記中央処理装置ｃｐＵからアドレス
信号ＡＩとそれに対応するアドレスストローブ信号ＡＳ
が送出されたなら、先ずアドレススロトーブ信号パルス
幅設定用のレジスタを参照してアドレスストローブ信号
ＡＳ１を発生する。すると、上記アドレス信号Ａ１は、
アドレス信号ラッチ回路ＡＤＨにてアドレスストローブ
信号ＡＳＩの立下りでラッチされ、システムアドレスバ
スＡＢＳＩに出力される。そのシステムアドレスバスＡ
ＢＳＩの内容は、アドレスストローブ信号ＡＳ１の次の
立下がりまで保持される。これによりメモリ装置Ｍ１は
、システムアドレスバスＡＢＳＩから送出されるアドレ
ス信号と、上記アドレスストローブ信号ＡＳ１およびチ
ップレセクト信号のような他の制御信号とを受けて、指
定されたアドレスの選択動作を行なう。According to the timing shown in FIG. 2, the address strobe multiplexing circuit ASM receives the address signal AI and the corresponding address strobe signal AS from the central processing unit cpU.
When the address strobe signal AS1 is sent out, the address strobe signal AS1 is first generated by referring to the address strobe signal pulse width setting register. Then, the address signal A1 becomes
The address signal latch circuit ADH latches it at the falling edge of the address strobe signal ASI, and outputs it to the system address bus ABSI. The system address bus A
The contents of BSI are held until the next falling edge of address strobe signal AS1. Thereby, memory device M1 receives the address signal sent from system address bus ABSI, the address strobe signal AS1, and other control signals such as the chip select signal, and performs a designated address selection operation.
一方、上記アドレスストローブ信号ＡＳＩよりもＴ、／
３時間遅れて、上記中央処理装置ＣＰＵからアドレス信
号Ａ２とそれに対応するアドレスストローブ信号ＡＳが
送出されたなら、アドレスストローブ複数化回路ＡＳＭ
は、アドレスストローブパルス幅設定用のレジスタを参
照してアドレスストローブ信号ＡＳ２を発生する。上記
アドレス信号Ａ２はアドレス信号ラッチ回路ＡＤＲにて
上記アドレスストローブ信号ＡＳ２の立下がりにてラッ
チされ、システムアドレスバスＡＢＳ２に出力される。On the other hand, T, /
When the address signal A2 and the corresponding address strobe signal AS are sent from the central processing unit CPU after a delay of 3 hours, the address strobe multiplexing circuit ASM
generates the address strobe signal AS2 with reference to the address strobe pulse width setting register. The address signal A2 is latched by the address signal latch circuit ADR at the fall of the address strobe signal AS2, and is output to the system address bus ABS2.
これにより、メモリ装置Ｍ２は、上記と同様に指定され
たアドレスの選択動作を行なう。Thereby, the memory device M2 performs the operation of selecting the designated address in the same manner as above.
さらに、上記中央処理装置ＣＰＵからアドレス信号Ａ３
とそれに対応するアドレスストローブ信号ＡＳが送出さ
れたなら、アドレスストローブ複数化回路ＡＳＭは、ア
ドレスストローブパルス幅設定用のレジスタを参照して
、アドレスストローブ信号ＡＳ３を発生する。上記アド
レス信号Ａ３は、アドレス信号ラッチ回路にて、アドレ
スストローブ信号ＡＳ３の立下がりでラッチされ、シス
テムアドレスバスＡＢＳ３に出力される。これにより、
メモリ装置Ｍ３は、上記と同様に指定されたアドレスの
選択動作を行なう。Further, an address signal A3 is sent from the central processing unit CPU.
When the corresponding address strobe signal AS is sent out, the address strobe multiplexing circuit ASM generates the address strobe signal AS3 with reference to the address strobe pulse width setting register. The address signal A3 is latched by the address signal latch circuit at the falling edge of the address strobe signal AS3, and is output to the system address bus ABS3. This results in
Memory device M3 performs the designated address selection operation in the same manner as described above.
従って、上記実施例のシステムでは１マシンサイクルに
相当する時間内に３つのメモリ装置Ｍｌ。Therefore, in the system of the above embodiment, three memory devices M1 are processed within a time period corresponding to one machine cycle.
Ｍ２．Ｍ３をアクセスすることができるようになる。そ
のため１例えば、連続する一連のデータはメモリ装置Ｍ
１→Ｍ２→Ｍ３→Ｍ１・・・・のように入れるように構
成しておくことによりデータの読出し速度も向上できる
。M2. You will be able to access M3. Therefore, 1. For example, a continuous series of data is stored in memory device M.
Data reading speed can also be improved by configuring the data to be input in the order of 1→M2→M3→M1, and so on.
しかも、この実施例のマイクロプロセッサでは、アドレ
スストローブ複数化回路ＡＳＭ内のレジスタに周辺デバ
イスの性能に応じた値をプロセッサで設定してやること
により、１マシンサイクル内に出力するアドレス信号と
そのストローブ信号の本数を３本以内で自由に設定した
り、各アドレスストローブ信号ＡＳＩ〜ＡＳ３のパルス
幅を自由に設定することができる。Moreover, in the microprocessor of this embodiment, by setting the register in the address strobe multiplexing circuit ASM to a value according to the performance of the peripheral device, the address signal and its strobe signal output within one machine cycle can be adjusted. The number of address strobe signals ASI to AS3 can be freely set within three, and the pulse width of each address strobe signal ASI to AS3 can be freely set.
また、第３図および第４図には上記のように１マシンサ
イクル内に３つのメモリ装置を並行にアクセスする方式
を採用した場合のデータバスの構成例を示す。このうち
、第３図は、各メモリ装置Ｍ１〜Ｍ３ごとにデータバス
ＤＢＩ〜ＤＢ３を設け、マイクロプロセッサＭＰＵに接
続するようにした方式であり、外付は回路は簡単である
がマイクロプロセッサの端子数が多くなる。一方、第４
図の方式は各メモリ装置ごとにデータバッファＢＦＦＩ
〜ＢＦＦ３を設けてこれらを１つのデータバスＤＢに接
続したものであり、バスが１つで済む。ただしマイクロ
プロセッサＭＰＵからはデータストローブ信号ＤＳＬ〜
ＤＳ３をそれぞれ出力させる必要がある。Further, FIGS. 3 and 4 show an example of the configuration of a data bus when the method of accessing three memory devices in parallel within one machine cycle as described above is adopted. Among these, Fig. 3 shows a system in which data buses DBI to DB3 are provided for each memory device M1 to M3 and connected to the microprocessor MPU.The external circuit is simple, but the terminals of the microprocessor The number increases. On the other hand, the fourth
The method shown in the figure is a data buffer BFFI for each memory device.
~BFF3 are provided and these are connected to one data bus DB, and only one bus is required. However, from the microprocessor MPU, the data strobe signal DSL~
It is necessary to output each DS3.
なお、上記実施例ではアクセスするメモリ装置が３つの
場合を例にとって説明したが、２つあるいは４つ以上で
あってもよい。さらに、メモリ以外の周辺ＬＳＩや入出
力装置に対しても同様に、アドレス空間を割り当てるよ
うにしてもよい。In the above embodiment, the case where three memory devices are accessed is explained as an example, but the number of memory devices to be accessed may be two or four or more. Furthermore, address spaces may be similarly allocated to peripheral LSIs and input/output devices other than memory.
以上説明したように上記実施例は、１つのマシンサイク
ルにおいて複数のアドレス信号をマイクロプロセッサか
ら出力させるとともに、それぞれのアドレス信号の出力
タイミングに合わせて複数のアドレスストローブ信号を
形成し出力するアドレスストローブ複数化回路を設ける
ようにしたので、アドレス信号が細分化され、低速のメ
モリ装置や入出力装置からの応答に関係なく別な処理が
並行に行なえるため、システムのスループットが向上す
るという効果が得られる。As explained above, in the above embodiment, a plurality of address strobe signals are outputted from a microprocessor in one machine cycle, and a plurality of address strobe signals are formed and outputted in accordance with the output timing of each address signal. Since the address signal is divided into smaller pieces, other processing can be performed in parallel regardless of responses from slow memory devices and input/output devices, resulting in improved system throughput. It will be done.
また、アドレスストローブ複数化回路内にレジスタを設
け、アドレスストローブ信号をレジスタに設定したアド
レスストローブの有効本数とパルス幅の情報に基づいて
アドレスストローブ信号を形成するようにしたので、ソ
フト的にアドレスストローブ信号発生タイミングを変更
することが可能になり、レジスタの設定値を変えること
で対象デバイスに好適なタイミングでアクセスすること
ができるという作用により、最も効率の良いシステムを
容易に構築できるとともに、システムの設計や拡張変更
に容易に対処できるという効果が得られる。In addition, a register is provided in the address strobe multiplexing circuit, and the address strobe signal is formed based on the information about the effective number of address strobes and pulse width set in the register, so the address strobe signal can be controlled by software. By making it possible to change the signal generation timing and accessing the target device at the appropriate timing by changing register settings, it is possible to easily construct the most efficient system, and to improve system efficiency. The effect is that design and expansion changes can be easily handled.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記アドレススト
ローブ複数化回路ＡＳＭは、マイクロプロセッサの外付
は回路として構成するようにしてもよい、また、アドレ
スストローブ複数化回路におけるアドレスストローブ有
効本数やパルス幅を固定したり、あるいはＥＥＰＲＯＭ
等を用いてそれらをハードウェアによりプログラマブル
に設定できるような構成とすることも可能である。さら
に、上記のように、アドレスストローブ信号の有効本数
とパルス幅を参照して。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the address strobe multiplexing circuit ASM may be configured as a circuit external to the microprocessor, or the effective number and pulse width of address strobes in the address strobe multiplexing circuit may be fixed, or the address strobe multiplexing circuit ASM may be configured as a circuit.
It is also possible to configure them so that they can be set programmably using hardware. Furthermore, as mentioned above, with reference to the effective number and pulse width of the address strobe signal.
指定されたアドレスストローブ信号を発生させるアドレ
スストローブ複数化回路の具体的構成は、種々の実施形
態をとることができるものである。The specific configuration of the address strobe multiplexing circuit that generates a designated address strobe signal can take various embodiments.
この発明は、マイクロコンピュータシステムに限定され
ず情報処理システム一般におけるアドレスストローブ信
号複数化回路として広く利用できる。The present invention is not limited to microcomputer systems, but can be widely used as an address strobe signal multiplexing circuit in general information processing systems.
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
すなわち、１マシンサイクル内に複数の周辺デバイスを
並行してアクセスすることができ、これによって低速の
デバイスを使用したマイクロコンピュータシステムにお
いてもスループットを向上させることができる。That is, a plurality of peripheral devices can be accessed in parallel within one machine cycle, thereby improving throughput even in a microcomputer system using low-speed devices.
第１図は、この発明が適用されたマイクロコンピュータ
システムの一実施例を示すブロック図、第２図は、その
動作を示すタイミング図、第３図は第１図のアクセス方
式を適用した場合のデータバスの構成方法の一例を示す
ブロック図。
第４図は同じくデータバスの構成方法の他の例を示すブ
ロック図である。
ＭＰＵ・・・・マイクロプロセッサ、ＣＰＵ・・・・中
央処理袋ｆｉ、ＡＳＭ・・・・アドレスストローブ複数
化回路、Ｍ１〜Ｍ３・・・・メモリ装置、ＡＤＨ・・・
・アドレス信号ラッチ回路、Ａ１−Ａ３・・・・アドレ
ス、ＡＢＳＩ〜ＡＢＳ３・・・・システムアドレスバス
、ＡＳ、ＡＳＩ〜ＡＳ３・・・・アドレスストローブ信
号、ＡＢ・・・・ＭＰＵアドレスバ第 １ 図
第２図
ス丁フFIG. 1 is a block diagram showing an embodiment of a microcomputer system to which the present invention is applied, FIG. 2 is a timing diagram showing its operation, and FIG. 3 is a diagram showing a case where the access method shown in FIG. FIG. 2 is a block diagram showing an example of a method of configuring a data bus. FIG. 4 is a block diagram showing another example of the method of configuring the data bus. MPU...Microprocessor, CPU...Central processing bag fi, ASM...Address strobe multiplexing circuit, M1-M3...Memory device, ADH...
・Address signal latch circuit, A1-A3...Address, ABSI to ABS3...System address bus, AS, ASI to AS3...Address strobe signal, AB...MPU address bus Figure 1 Figure 2 Stuff
Claims (1)
スおよびデータバスを介して互いに接続されてなるデー
タ処理システムにおいて、メモリをアクセスするのに要
する１つのサイクル内に複数のアドレス信号をマイクロ
プロセッサから出力させるとともに、各アドレス信号に
対応して各々の信号の有効、無効を示す制御信号を形成
して周辺装置へ供給する論理回路を設け、時分割的にア
ドレスを出力して複数の周辺装置を並行してアクセスす
るように構成されてなることを特徴とするデータ処理シ
ステム。 ２、上記論理回路は、マイクロプロセッサ内に設けてい
ることを特徴とする請求項１記載のデータ処理システム
。 ３、上記論理回路は、出力する制御信号の数を指定する
ためのレジスタと、アドレス有効期間を示す信号のパル
スの幅を指定するレジスタを備え、これらのレジスタの
設定値に応じた制御信号をアドレス信号に対応して出力
するように構成されてなることを特徴とする請求項１ま
たは２記載のデータ処理システム。[Claims] 1. In a data processing system in which a microprocessor and a plurality of peripheral devices are connected to each other via an address bus and a data bus, a plurality of address signals are generated within one cycle required to access a memory. is output from the microprocessor, and a logic circuit is also provided to form a control signal indicating validity or invalidity of each signal corresponding to each address signal and supply it to the peripheral device, and outputs the address in a time-sharing manner. A data processing system configured to access peripheral devices in parallel. 2. The data processing system according to claim 1, wherein the logic circuit is provided within a microprocessor. 3. The above logic circuit includes a register for specifying the number of control signals to be output and a register for specifying the pulse width of the signal indicating the address validity period, and outputs the control signal according to the setting values of these registers. 3. The data processing system according to claim 1, wherein the data processing system is configured to output in response to an address signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274088A JPH01209556A (en) | 1988-02-17 | 1988-02-17 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274088A JPH01209556A (en) | 1988-02-17 | 1988-02-17 | Data processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209556A true JPH01209556A (en) | 1989-08-23 |
Family
ID=12367235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274088A Pending JPH01209556A (en) | 1988-02-17 | 1988-02-17 | Data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209556A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| JP2009020913A (en) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | Identification system and identification method for print recording material receptacles |
-
1988
- 1988-02-17 JP JP3274088A patent/JPH01209556A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
| JP2009020913A (en) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | Identification system and identification method for print recording material receptacles |
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