JP2747353B2 - Address generator - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 マイクロプログラム制御方式を用いたデータ処理装置
に対するアドレス発生装置に関し、 入力データをアクセスする入力アドレスと変換データ
を格納する出力アドレスが複雑であっても、一つのマイ
クロプログラム制御により両アドレスを生成することを
目的とし、 マイクロプログラムにおけるアドレスの次アドレスを
所定の条件に従って生成する第１のネクストアドレス生
成回路と、入力及び出力の遷移状態に応じて該第１のネ
クストアドレス生成回路の次アドレス又は遷移後におけ
るマイクロプログラムのアドレスを決定する第２のネク
ストアドレス生成回路と、該第２のネクストアドレス生
成回路により決定されたマイクロプログラムのアドレス
及び演算プログラムを格納する記憶部と、該記憶部から
のマイクロプログラムのアドレスを、対象となるパラメ
ータにより逐次演算し、該演算された当該アドレスを格
納するバッファ部と、前記記憶部における演算プログラ
ムによる命令，分岐条件及び入出力信号の条件に従って
第１のネクストアドレス生成回路を制御し、及び、該バ
ッファ部のバッファ空き状態に従って第２のネクストア
ドレス生成回路を制御する入出力制御部と、を有するよ
うに構成する。DETAILED DESCRIPTION OF THE INVENTION [Overview] Regarding an address generator for a data processing device using a microprogram control method, even if an input address for accessing input data and an output address for storing conversion data are complicated, one A first next address generation circuit for generating the next address of the address in the microprogram according to a predetermined condition, and a first next address generation circuit in accordance with a transition state of input and output. A second next address generation circuit for determining the next address of the next address generation circuit or the address of the microprogram after the transition, and storage for storing the microprogram address and the operation program determined by the second next address generation circuit Unit and the storage unit And a buffer unit for storing the calculated address, and a first unit according to an instruction, a branch condition, and an input / output signal condition by the operation program in the storage unit. An input / output control unit that controls a next address generation circuit and controls a second next address generation circuit according to a buffer empty state of the buffer unit.
本発明はアドレス発生装置に係り、特にマイクロプロ
グラム制御方式を用いたデータ処理装置に対するアドレ
ス発生装置に関するものである。The present invention relates to an address generator, and more particularly, to an address generator for a data processing device using a microprogram control method.
近年、データ処理における処理の複雑化、処理速度の
遅延化から、記憶回路（メモリ）を対象に所定のデータ
処理を行う場合の、例えばDMAC（Direct Memory Access
Controller）や画像処理LSI等の専用LSIが要求されて
いる。このため、上記LSIでは記憶回路からデータを順
次入力してデータ処理を施した後、順次記憶回路へ出力
するという形態をとることから、入力データをアクセス
する入力アドレスと、変換データを格納する出力アドレ
スを生成する手段が必要となる。In recent years, due to the complexity of processing in data processing and the delay in processing speed, for example, DMAC (Direct Memory Access) when performing predetermined data processing on a storage circuit (memory).
Controllers and image processing LSIs are required. For this reason, the above-mentioned LSI takes a form of sequentially inputting data from the storage circuit, performing data processing, and then sequentially outputting the data to the storage circuit. Therefore, an input address for accessing input data and an output for storing conversion data are used. A means for generating an address is required.
第７図に従来のアドレス発生装置の構成図を示す。な
お、従来のアドレス発生装置は入力アドレス（ソースア
ドレス）用と出力アドレス（デスティネーションアドレ
ス）用との二つの独立したマイクロプログラムシーケン
ス制御回路により構成されているが、両者の構成は同様
であることから入力アドレス用のみを第７図に示し、機
能の違いを後述する。ここで、マイクロプログラムと
は、一般的には特定の計算機の演算に対応する要素的な
命令の列をいい、特別な記憶装置に格納されているもの
である。FIG. 7 shows a configuration diagram of a conventional address generator. Note that the conventional address generator is composed of two independent microprogram sequence control circuits for an input address (source address) and an output address (destination address). 7 only for the input address are shown in FIG. 7, and differences in functions will be described later. Here, a microprogram generally refers to a sequence of elementary instructions corresponding to the operation of a specific computer, and is stored in a special storage device.
第７図中、50はエントリアドレステーブルであり、最
初のマイクロプログラム起動の入力アドレスを格納して
いる。51はネクストアドレス生成回路であり、命令及び
分岐条件によって次のマイクロプログラムアドレスを生
成する。52はマイクロプログラムアドレスポインタであ
り、ネクストアドレス生成回路51により選択されたアド
レスをラッチする。53はマイクロプログラム記憶回路で
あり、ROM（Read Only Memory）、PLA（Programmable L
ogic Array）又はゲートの何れかにより構成され、入力
アドレスの演算プログラムが格納される。54は入出力制
御回路であり、命令．分岐条件及び入出力信号の条件に
従ってネクストアドレス生成回路を制御する。55は演算
回路であり、マイクロプログラム記憶回路53からのアド
レスをアルゴリズムに基づいて演算を行う。56は入力ア
ドレスバッファであり、演算回路55で演算されたアドレ
スを逐次格納する。In FIG. 7, reference numeral 50 denotes an entry address table, which stores an input address for starting the first microprogram. A next address generation circuit 51 generates a next microprogram address according to an instruction and a branch condition. Reference numeral 52 denotes a microprogram address pointer, which latches the address selected by the next address generation circuit 51. Reference numeral 53 denotes a microprogram storage circuit, which includes a ROM (Read Only Memory) and a PLA (Programmable L
ogic array) or a gate, and stores an operation program of an input address. Reference numeral 54 denotes an input / output control circuit, which is an instruction. The next address generation circuit is controlled in accordance with the branch condition and the input / output signal condition. Reference numeral 55 denotes an arithmetic circuit, which performs an arithmetic operation on the address from the microprogram storage circuit 53 based on an algorithm. An input address buffer 56 sequentially stores the addresses calculated by the arithmetic circuit 55.
ここで、出力アドレス用の場合は、上記入力アドレス
用との違いは、エントリアドレステーブル50では出力ア
ドレスを格納し、マイクロプログラム記憶回路53では出
力用の演算プログラムを格納することであり、他の構成
の機能は入力アドレス用と同様である。Here, in the case of the output address, the difference from the input address is that the entry address table 50 stores the output address, and the microprogram storage circuit 53 stores the output operation program. The function of the configuration is the same as for input addresses.
上記のような（入力）アドレス発生装置を簡単に説明
すると、ネクストアドレス生成回路51において、命令，
分岐条件に従って入出力制御回路54からの制御信号L20
により、エントリアドレステーブル50からのエントリア
ドレス信号（起動のアドレス信号）L21,マイクロプログ
ラムアドレスポインタ52からのインクリメントアドレス
信号（アドレスがラッチされた信号）L22又はマイクロ
プログラム記憶回路53からのジャンプアドレス信号（ア
ドレスをジャンプさせる信号）L23の何れかが選択され
る。この選択された信号はマイクロプログラムアドレス
ポインタ52によりラッチされ、マイクロプログラム記憶
回路53に記憶されて演算回路55で演算処理がされ入力ア
ドレスバッファ56に格納される。そして、入力アドレス
バッファ56よりアドレスバスに生成した入力のアドレス
を出力する。ここで入出力制御回路54は、マイクロプロ
グラム記憶回路53からの命令コード信号L24及び制御信
号線を介してインターフェース（図示せず）より入力す
る信号により制御信号L20を制御する。そして、デステ
ィネーションアドレスの場合においても同様に処理され
る。すなわち、従来においては入力及び出力のアドレス
を独立に計算を行っている。The (input) address generator as described above will be briefly described.
The control signal L20 from the input / output control circuit 54 according to the branch condition
Thus, the entry address signal (starting address signal) L21 from the entry address table 50, the increment address signal (signal whose address is latched) L22 from the microprogram address pointer 52, or the jump address signal (the address signal) from the microprogram storage circuit 53 One of the signals for jumping the address) L23 is selected. The selected signal is latched by the microprogram address pointer 52, stored in the microprogram storage circuit 53, processed by the arithmetic circuit 55, and stored in the input address buffer 56. The input address buffer 56 outputs the input address generated on the address bus. Here, the input / output control circuit 54 controls the control signal L20 based on the command code signal L24 from the microprogram storage circuit 53 and a signal input from an interface (not shown) via a control signal line. Then, the same processing is performed in the case of the destination address. That is, conventionally, the input and output addresses are independently calculated.
しかし、上記アドレス発生装置は、入力用と出力用
とを独立させていることから、アドレス発生の高速性を
要しないシステムでは過剰機能となり、マイクロプログ
ラム制御を必要とする複雑なアドレス発生方式を実現す
る必要のあるシステムではハードウェア量が膨大とな
り、LSI化が困難な場合があるという問題がある。However, the above address generators are for input and output
Are independent of each other, the system that does not require high-speed address generation becomes excessively functional, and the system that needs to implement a complicated address generation method that requires microprogram control requires a huge amount of hardware, There is a problem that it may be difficult to implement LSI.
そこで、本発明は上記課題に鑑みなされたもので、入
力データをアクセスする入力アドレスと、変換データを
格納する出力アドレスの生成が複雑であっても、一つの
マイクロプログラム制御により両アドレスを生成するア
ドレス発生装置を提供することを目的とする。Therefore, the present invention has been made in view of the above problems, and even if the generation of an input address for accessing input data and the generation of an output address for storing conversion data are complicated, both addresses are generated by one microprogram control. An object of the present invention is to provide an address generator.
第１図に本発明の原理説明図を示す。第１図中、アド
レス発生装置１において、２は第１のネクストアドレス
生成回路であり、マイクロプログラムにおけるアドレス
の次アドレスを所定の条件に従って生成する。３は第２
のネクストアドレス生成回路であり、退避用入力アドレ
スラッチ及び退避用出力アドレスラッチを有し、入力及
び出力の遷移状態に応じて第１のネクストアドレス生成
回路２の次アドレス又は遷移後のマイクロプログラムの
アドレスを決定する。４は記憶部であり、第２のネクス
トアドレス生成回路３により決定されたマイクロプログ
ラムのアドレス及び演算プログラムを格納する。５はバ
ッファ部であり、記憶部４からのマイクロプログラムの
アドレスを、対象となるパラメータにより逐次演算し、
該演算された当該アドレスを格納する。６は入出力制御
部であり、記憶部４における演算プログラムによる命
令，分岐条件及び入出力信号の条件に従って第１のネク
ストアドレス生成回路２を制御し、入力状態から出力状
態に遷移するときには、前記退避用出力アドレスラッチ
に退避されていた出力アドレスを選択し、前記マイクロ
プログラムの入出力状態間の遷移が発生しない場合に
は、前記第１のネクストアドレス生成回路からの次アド
レスをそのまま出力し、前記第１のネクストアドレス生
成回路からの次のアドレスを前記退避用入力アドレスラ
ッチに退避し、出力状態から入力状態へ遷移するときに
は、前記退避用入力アドレスラッチに退避されていた入
力アドレスを選択するとともに、前記第１のネクストア
ドレス生成回路からの次アドレスを前記退避用出力アド
レスラッチに退避することにより、前記バッファ部のバ
ッファ空き状態に従って前記第２のネクストアドレス生
成回路を制御する。FIG. 1 is a diagram illustrating the principle of the present invention. In FIG. 1, in an address generator 1, reference numeral 2 denotes a first next address generation circuit, which generates an address next to an address in a microprogram according to a predetermined condition. 3 is the second
A next address generation circuit having a save input address latch and a save output address latch, and the next address of the first next address generation circuit 2 or the microprogram after the transition according to the transition state of the input and output. Determine the address. Reference numeral 4 denotes a storage unit that stores the address of the microprogram determined by the second next address generation circuit 3 and the operation program. Reference numeral 5 denotes a buffer unit, which sequentially calculates the address of the microprogram from the storage unit 4 by using a target parameter.
The calculated address is stored. Reference numeral 6 denotes an input / output control unit which controls the first next address generation circuit 2 in accordance with an instruction by a calculation program in the storage unit 4, a branch condition, and an input / output signal condition. Selecting the output address saved in the save output address latch, and when no transition occurs between the input / output states of the microprogram, outputs the next address from the first next address generation circuit as it is; The next address from the first next address generation circuit is saved in the save input address latch, and when transitioning from the output state to the input state, the input address saved in the save input address latch is selected. At the same time, the next address from the first next address generation circuit is By saving the switch, to control the second next address generation circuit in accordance with the buffer vacant state of the buffer unit.
第１図に示すように、本発明は第１のネクストアドレ
ス生成回路２とバッファ部５のバッファ空き状態に従っ
て次アドレスを決定する第２のネクストアドレス生成回
路を設け、入出力制御部６によりこれらを制御してい
る。そして、記憶部４とバッファ部５とにより時分割に
入力アドレスと出力アドレスを生成している。この時、
入力アドレスを生成する場合は出力アドレスを生成する
際のマイクロプログラムアドレスを退避し、出力アドレ
スを生成する場合は入力アドレスを生成する際のマイク
ロプログラムアドレスを退避する。As shown in FIG. 1, the present invention is provided with a first next address generation circuit 2 and a second next address generation circuit for determining a next address according to a buffer empty state of the buffer unit 5. Is controlling. The input address and the output address are generated by the storage unit 4 and the buffer unit 5 in a time sharing manner. At this time,
When generating the input address, the microprogram address when generating the output address is saved, and when generating the output address, the microprogram address when generating the input address is saved.
これにより、入力アドレスと出力アドレスを一の制御
により生成することが可能となり、入力用と出力用のア
ドレス発生回路を別個に構成されることからハード量を
削減することができ、LSI化が容易となる。As a result, the input address and the output address can be generated by one control, and since the input and output address generation circuits are separately configured, the amount of hardware can be reduced, and the LSI can be easily implemented. Becomes
第２図に本発明が適用される場合の構成図を示す。第
２図において、本発明のアドレス発生装置１は制御信号
線，アドレスバスであるバス７を介してデータ処理装置
8A，マイクロプログラムを内蔵している制御装置8B及び
インターフェース９と信号を送受しており、インターフ
ェースは外部装置（図示せず）と信号を送受する。そし
て、例えばインターフェース９がアドレス発生装置１を
制御する。FIG. 2 shows a configuration diagram when the present invention is applied. In FIG. 2, an address generator 1 according to the present invention includes a data processing device via a control signal line and a bus 7 serving as an address bus.
8 A, and by transmitting and receiving control unit 8 B and interface 9 a signal with a built-in microprogram, the interface transmits and receives signals with an external device (not shown). Then, for example, the interface 9 controls the address generator 1.
次に、第３図に本発明の一実施例の構成図を示す。第
３図中、アドレス発生装置１において、10はエントリア
ドレステーブルであり、入力（ソース）アドレス及び出
力（デスティネーション）アドレスの最初のマイクロプ
ログラム起動アドレスを格納している。２は第１のネク
ストアドレス生成回路であり、マイクロプログラムにお
ける入力アドレス及び出力アドレスの次アドレスを入出
力制御部６の命令及び分岐条件によって生成する。例え
ば、インクリメンタとMUX（マルチプレクサ）にて構成
される。３は第２のネクストアドレス生成回路であり、
入力及び出力の遷移状態に応じて、第１のネクストアド
レス生成回路１の次アドレス又は遷移後の入力アドレス
若しくは出力アドレスをバッファ部５のバッファ空き状
態に従って次アドレスを決定する。例えば、入力及び出
力計算用マイクロプログラムアドレスを一時退避してお
くラッチを内蔵している。11は記憶部４におけるアドレ
スポインタであり、第２のネクストアドレス生成回路３
により決定されたアドレスをラッチする。12はマイクロ
プログラム記憶回路であり、入力アドレス及び出力アド
レスの演算プログラムが格納されている。例えばROM（R
ead Only Memory）、PLA（Programmable Logic Arra
y）、ゲートの何れかにより構成される。13はバッファ
部５における演算回路であり、マイクロプログラム記憶
回路12からの入力アドレス及び出力アドレスをアルゴリ
ズムに基づいて演算する。これには、演算対象となるパ
ラメータが格納されているレジスタファイルが内蔵され
ている。14はバッファ部５における入力バッファであ
り、演算回路13により演算された入力アドレスを逐次格
納する。15はバッファ部５における出力バッファであ
り、演算回路13により演算された出力アドレスを逐次格
納する。そして、６は入出力制御部であり、マイクロプ
ログラム記憶回路12の演算プログラムによる命令．分岐
状態及び制御信号線からの入出力信号の条件に従って第
１のネクストアドレス生成回路２を制御し、及び、入力
バッファ14と出力バッファ15のバッファ空き状態に従っ
て第１及び第２のネクストアドレス生成回路2,3を制御
する。Next, FIG. 3 shows a configuration diagram of one embodiment of the present invention. In FIG. 3, reference numeral 10 denotes an entry address table in the address generator 1, which stores the first microprogram start address of an input (source) address and an output (destination) address. Reference numeral 2 denotes a first next address generation circuit, which generates the next address of the input address and the output address in the microprogram according to the instruction of the input / output control unit 6 and the branch condition. For example, it is composed of an incrementer and a MUX (multiplexer). 3 is a second next address generation circuit,
The next address of the first next address generation circuit 1 or the input address or output address after the transition is determined according to the input / output transition state according to the buffer empty state of the buffer unit 5. For example, it has a built-in latch for temporarily saving the input and output calculation microprogram addresses. Reference numeral 11 denotes an address pointer in the storage unit 4, and the second next address generation circuit 3
Is latched. Reference numeral 12 denotes a microprogram storage circuit, which stores an operation program for an input address and an output address. For example, ROM (R
ead Only Memory), PLA (Programmable Logic Arra)
y) and a gate. Reference numeral 13 denotes an arithmetic circuit in the buffer unit 5, which calculates an input address and an output address from the microprogram storage circuit 12 based on an algorithm. This has a built-in register file in which parameters to be operated are stored. Reference numeral 14 denotes an input buffer in the buffer unit 5, which sequentially stores input addresses calculated by the arithmetic circuit 13. Reference numeral 15 denotes an output buffer in the buffer unit 5, which sequentially stores output addresses calculated by the calculation circuit 13. Reference numeral 6 denotes an input / output control unit, which is a command according to an operation program of the microprogram storage circuit 12. The first next address generation circuit 2 is controlled according to the branch state and the condition of the input / output signal from the control signal line, and the first and second next address generation circuits are controlled according to the buffer empty state of the input buffer 14 and the output buffer 15. Control a few.
次に、上記アドレス発生装置１の動作について説明す
る。まず、第１のネクストアドレス生成回路２におい
て、入出力制御部６からの制御信号L1により、エントリ
アドレステーブル10からのエントリアドレス信号（最初
の起動時のアドレス）L2,アドレスポインタ11からのイ
ンクリメントアドレス信号（次アドレス信号）L3又はマ
イクロプログラム記憶回路12からのジャンプアドレス信
号（分岐命令の飛先指定信号）L4の何れかを選択する。
この場合、制御信号L1は、マイクロプログラム記憶回路
12の演算プログラムによる信号L5をデコードした信号に
よる命令，分岐条件の信号である。そこで、最初の起動
時にはエントリアドレステーブル10からのエントリアド
レス信号L2が選択される。分岐命令でない場合若しくは
分岐条件不成立（マイクロプログラム記憶回路12からの
分岐されていない旨の信号L5）の場合はインクリメント
アドレス信号L3が選択され、現アドレスに＋１のアドレ
スとされる。また、無条件ジャンプ命令若しくは分岐条
件成立の場合はジャンプアドレス信号L4が選択される。
以上は入力アドレス又は出力アドレスの何れであっても
同様である。Next, the operation of the address generator 1 will be described. First, in the first next address generation circuit 2, the control signal L 1 from the input / output control unit 6 controls the entry address signal (address at the time of the first start) L 2 from the entry address table 10 and the increment address from the address pointer 11. Either a signal (next address signal) L3 or a jump address signal (branch instruction jump destination specifying signal) L4 from the microprogram storage circuit 12 is selected.
In this case, the control signal L1 is
This is an instruction and a branch condition signal by a signal obtained by decoding the signal L5 by the 12 operation programs. Therefore, at the time of the first activation, the entry address signal L2 from the entry address table 10 is selected. If the instruction is not a branch instruction or if the branch condition is not satisfied (the signal L5 indicating that the branch has not been taken from the microprogram storage circuit 12), the increment address signal L3 is selected and the current address is set to +1. If the unconditional jump instruction or the branch condition is satisfied, the jump address signal L4 is selected.
The above is the same regardless of the input address or the output address.
つづいて、第２のネクストアドレス生成回路３では、
マイクロプログラム記憶回路12からの命令信号L5及び制
御信号線によるデータ処理装置8A（第２図）からの制御
信号により入力バッファ14,出力バッファ15のバッファ
空き状態やマイクロプログラム遷移条件（入力と出力と
の遷移）による入出力制御部６の制御信号L6によって一
のアドレスを決定する。決定は、入力、出力のマイクロ
プログラムの遷移が発生しない場合には第１のネクスト
アドレス生成回路２からの入力をそのまま出力する。例
えば、入力処理をしていた場合に、出力状態へ遷移する
ときには退避されていたマイクロプログラムの出力アド
レスを選択すると共に、マイクロプログラムの入力の次
アドレスを退避する。出力状態から入力状態に遷移する
場合は逆の動作が行われる。すなわち、入力、出力の遷
移が行われると、入力バッファ14又は出力バッファ15の
バッファ空き状態によって一方のマイクロプログラムの
アドレスを退避すると同時に、他方の次アドレスを選択
するものである。この場合制御信号L5は、遷移条件がア
ドレス演算に数十ステップのマイクロプログラムを要す
る場合には一連の演算が終了するまで入力，出力間の遷
移を行わないための信号であり、マイクロプログラム記
憶回路５に格納されているか、又はデータ処理装置8
A（第２図）に格納されている。但し遷移時のマイクロ
プログラム命令がジャンプ命令、NOP（ノーオペレーシ
ョン）命令、サブルーチンコール命令であっても再遷移
時には、続きの命令から処理が維続される。Subsequently, in the second next address generation circuit 3,
Input buffer 14 by the control signal from the data processor 8 A (FIG. 2) by the instruction signal L5 and control signal lines from the microprogram memory circuit 12, the output buffer empty state and microprograms transition condition of the buffer 15 (input and output An address is determined by the control signal L6 of the input / output control unit 6 according to the above (transition). The determination is that the input from the first next address generation circuit 2 is output as it is when the transition of the input / output microprogram does not occur. For example, when input processing is being performed, when transitioning to the output state, the output address of the saved microprogram is selected, and the next address of the input of the microprogram is saved. When transitioning from the output state to the input state, the reverse operation is performed. That is, when an input or output transition occurs, the address of one microprogram is saved depending on the buffer empty state of the input buffer 14 or the output buffer 15, and the other address is selected at the same time. In this case, the control signal L5 is a signal for preventing a transition between input and output until a series of operations is completed when a transition condition requires several tens of steps of microprogram for address operation. 5 or a data processing device 8
A (FIG. 2). However, even if the microprogram instruction at the time of transition is a jump instruction, NOP (no operation) instruction, or subroutine call instruction, at the time of re-transition, processing is continued from the next instruction.
第２のネクストアドレス生成回路３で決定された入力
又は出力の次アドレスはアドレスポインタ11にラッチさ
れ、マイクロプログラム記憶回路12に記憶される。そし
て、該マイクロプログラム記憶回路12の演算制御信号L7
で演算回路13により演算（後述する）されて次入力アド
レスは入力バッファ14にラッチされ、次出力アドレスは
出力バッファ15にラッチされる。入力バッファ14及び出
力バッファ15の出力はバス７を介してインターフェース
９（第２図）に出力される。The next address of the input or output determined by the second next address generation circuit 3 is latched by the address pointer 11 and stored in the microprogram storage circuit 12. The operation control signal L7 of the microprogram storage circuit 12
The next input address is latched in the input buffer 14 and the next output address is latched in the output buffer 15. The outputs of the input buffer 14 and the output buffer 15 are output to the interface 9 (FIG. 2) via the bus 7.
次に、第４図に第３図の具体的構成図を示す。第４図
において、第２のネクストアドレス生成回路３中、16は
退避用入力アドレスラッチであり、遷移状態で出力アド
レスのときに入力アドレスを一時退避する。17は退避用
出力アドレスラッチであり、遷移状態が入力アドレスの
ときに出力アドレスを一時退避する。18はネクストアド
レスマルチプレクサであり、次アドレス（後述する）を
決定する。Next, FIG. 4 shows a specific configuration diagram of FIG. In FIG. 4, reference numeral 16 denotes a save input address latch in the second next address generation circuit 3, which temporarily saves the input address when the output address is in the transition state. A save output address latch 17 temporarily saves the output address when the transition state is the input address. Reference numeral 18 denotes a next address multiplexer, which determines a next address (to be described later).
また、アドレスポインタ11中、19はROMアドレスポイ
ンタであり、ネクストアドレスマルチプレクサ18からの
次アドレスをROMへラッチする。20はインクリメンタで
あり、マイクロプログラム命令が分岐命令でない時に次
アドレス（現アドレス＋１）を計算する。21はインクリ
メンタアドレスラッチであり、インクリメンタ20からの
インクリメントアドレスをラッチする。In the address pointer 11, reference numeral 19 denotes a ROM address pointer, which latches the next address from the next address multiplexer 18 into the ROM. Reference numeral 20 denotes an incrementer which calculates the next address (current address + 1) when the microprogram instruction is not a branch instruction. Reference numeral 21 denotes an incrementer address latch, which latches an increment address from the incrementer 20.
また、バッファ部５中、22はタイミングラッチであ
り、演算回路13におけるアドレス演算のオペレーション
を所定クロック（φ１）とするためのものである。そし
て、演算回路13中、23はデュアルポートRAM（Random Ac
cese Memory）であり、アドレス演算用のパラメータが
格納され、図示しないがインターフェース９（第２図）
により制御される。24及び25はタイミング調整用ラッチ
であり、一方（例えば入力）のアドレス演算の際、２つ
のパラメータを同時にデュアルポートRAM23から読出
す。26は加算器であり、タイミング調整用ラッチ24,25
からのアドレスを加算する。27はタイミング調整用ラッ
チであり、加算器26からのアドレスを入力バッファ14又
は出力バッファ15にバッファするタイミングを調整す
る。そして、28は入力アドレスドライバであり、29は出
力アドレスドライバであって、アドレスバス等のバス７
（第２図）に出力する。Further, in the buffer unit 5, reference numeral 22 denotes a timing latch, which is used to set the operation of the address operation in the arithmetic circuit 13 to a predetermined clock (φ1). The arithmetic circuit 13 has a dual port RAM (Random Ac).
interface 9 (FIG. 2), which stores parameters for address calculation and is not shown.
Is controlled by Reference numerals 24 and 25 denote timing adjustment latches, which simultaneously read two parameters from the dual port RAM 23 at the time of one (for example, input) address operation. 26 is an adder, and latches for timing adjustment 24, 25
Add the address from. A timing adjusting latch 27 adjusts the timing at which the address from the adder 26 is buffered in the input buffer 14 or the output buffer 15. Reference numeral 28 denotes an input address driver, 29 denotes an output address driver, and a bus 7 such as an address bus.
(FIG. 2).
一方、入出力制御部６中、30は入出力制御回路であ
り、外部（第２図のデータ処理装置8,インターフェース
９）からの制御信号及びマイクロプログラム記憶回路12
からのマイクロプログラムに従って入力，出力の遷移状
態を判断してネクストアドレスマルチプレクサ18を制御
する。31は命令デコーダであり、マイクロプログラム命
令（L5）をデコードし、その結果と入出力制御回路30か
らの制御により、第１のネクストアドレス生成回路２を
制御する。On the other hand, in the input / output control unit 6, reference numeral 30 denotes an input / output control circuit, which controls a control signal from the outside (the data processing device 8, the interface 9 in FIG.
The next address multiplexer 18 is controlled by judging the transition state of the input and output according to the microprogram from. An instruction decoder 31 decodes the microprogram instruction (L5), and controls the first next address generation circuit 2 based on the result and control from the input / output control circuit 30.
まず、上記アドレス発生装置１はφ１及びφ２の二相
クロックで動作する。第２のネクストアドレス生成回路
３における退避用入力アドレスラッチ16及び退避用出力
アドレスラッチ17は、第１のネクストアドレス生成回路
２により選択された入力アドレス又は出力アドレスをラ
ッチして、入力又は出力のマイクロプログラムを途中か
ら継続して処理するためのもので、入出力制御回路30か
らのラッチ許可信号により、クロックφ１のタイミング
でラッチされる。そして、ネクストアドレスマルチプレ
クサ18では入出力制御回路30からの制御信号L6により、
第１のネクストアドレス生成回路２から現在処理してい
るマイクロプログラムのカレントアドレス信号L8、退避
用入力アドレスラッチ16からの入力処理から出力処理へ
遷移する時に退避した復帰入力アドレス信号L9又は出力
処理から入力処理へ遷移する時に退避した復帰出力アド
レスの信号L10の何れかを選択し、決定する。例えば、
出力処理から入力処理へ遷移するときに復帰入力アドレ
スの信号L9が選択され、入力処理から出力処理へ遷移す
るときに復帰出力アドレスの信号L10が選択される。First, the address generator 1 operates in a two-phase clock phi 1 and phi 2. The evacuation input address latch 16 and the evacuation output address latch 17 in the second next address generation circuit 3 latch the input address or the output address selected by the first next address generation circuit 2, and input or output intended for processing continuously from the middle of the microprogram, the latch enable signal from the output control circuit 30 is latched at the timing of the clock phi 1. Then, in the next address multiplexer 18, the control signal L6 from the input / output control circuit 30
From the current address signal L8 of the microprogram currently being processed from the first next address generation circuit 2, from the restored input address signal L9 saved from the input process from the save input address latch 16 to the output process, or from the output process. One of the restored output address signals L10 saved at the time of transition to the input processing is selected and determined. For example,
The signal L9 at the return input address is selected when transitioning from output processing to input processing, and the signal L10 at the return output address is selected when transitioning from input processing to output processing.
また、記憶部４では、マイクロプログラム記憶回路12
をROMで構成した場合、同期式のROMでクロックφ２の立
上りで記憶されていた入力アドレス又は出力アドレスを
演算するための制御信号を順次出力する。このマイクロ
プログラム記憶回路12から出力される演算制御信号L7
は、タイミングラッチ22によりアドレス演算のオペレー
ションをクロックφ１とする。そして、演算回路13にお
いて、デュアルポートRAM23が演算制御信号（当該RAMの
アドレスを含む）L7により、格納されているアドレス演
算用のパラメータでアドレスを入力又は出力のタイミン
グ調整用ラッチ24,25にクロックφ２のタイミングでラ
ッチし、加算器26で加算する。続いて、タイミング調整
用ラッチ27にクロックφ１でラッチされ、１ワードをそ
れぞれクロックφ２のタイミングで１ワード長毎に入力
バッファ14、出力バッファ15にラッチされる。すなわ
ち、入出力制御回路30からラッチ許可信号が入力された
任意の空き領域を有する入力バッファ14又は出力バッフ
ァ15に該アドレスを記憶する。これら記憶されたアドレ
スは、入力アドレスドライバ28又は出力アドレスドライ
バ29によりアドレスバス（バス７）に出力する。ドライ
ブする期間は制御信号S1，S2で制御され、信号S1は外部
（データ処理装置８又はインターフェース９）から入出
力制御回路30に入力された入力アドレスのアドレス要求
信号（SARQ）に対する応答信号（SAGT）とクロック１
との論理積である。また信号S2は外部から入出力制御回
路30に入力された出力アドレスのアドレス要求信号（DA
RQ）に対する出力アドレスの応答信号（DAGT）とクロッ
ク１との論理積である。In the storage unit 4, the microprogram storage circuit 12
A case configured in ROM, and outputs a control signal for computing an input address and output address has been stored in ROM synchronous with the rising edge of the clock phi 2 sequentially. The operation control signal L7 output from the microprogram storage circuit 12.
Is the operation of the address arithmetic clock phi 1 by the timing latch 22. In the arithmetic circuit 13, the dual-port RAM 23 inputs the address with the stored address operation parameters to the input or output timing adjustment latches 24 and 25 by the operation control signal (including the RAM address) L7. latched in phi 2 timing to adder 26. Subsequently, latched by the clock phi 1 to the timing adjusting latch 27, the input buffer 14 one word per word length in each clock phi 2 of the timing, is latched into the output buffer 15. That is, the address is stored in the input buffer 14 or the output buffer 15 having an arbitrary empty area to which the latch permission signal is input from the input / output control circuit 30. These stored addresses are output to the address bus (bus 7) by the input address driver 28 or the output address driver 29. The driving period is controlled by control signals S 1 and S 2 , and the signal S 1 is a response to an address request signal (SARQ) of an input address input to the input / output control circuit 30 from outside (the data processing device 8 or the interface 9). Signal (SAGT) and clock 1
AND with The signal S 2 is the address request signal output address inputted from the outside to the input-output control circuit 30 (DA
RQ) and the logical product of the response signal (DAGT) of the output address and the clock 1 .
次に、第５図に第４図におけるアドレス発生装置１の
タイミングチャートを示す。ここで、第４図における入
出力制御回路30は外部（データ処理装置８、インターフ
ェース９等）の信号の送受を行うインターフェース（図
示せず）を有している。Next, FIG. 5 shows a timing chart of the address generator 1 in FIG. Here, the input / output control circuit 30 in FIG. 4 has an interface (not shown) for transmitting and receiving signals from outside (the data processing device 8, the interface 9, etc.).
入力出力制御回路30に起動信号がクロックφ１単位の
パルスでもt1時間に入力されるとt2時間から動作が開始
される。また、入出力制御回路30と外部とで送受する信
号に、SARQ,SAGT,DARQ及びDAGT信号がある。SARQ信号は
演算済の入力アドレスが存在することを示し、該外部に
対してアドレスを出力する要求信号である。また、SAGT
信号はSARQ信号に対する応答信号であり、クロックφ１
にて変化する１クロックのパルス信号である。すなわ
ち、入出力制御回路30はSAGT信号がアサート（真）され
ると、クロック１との論理積（S1）の期間中アドレス
バス（バス16）に入力アドレスドライバ28により入力バ
ッファ14から入力アドレスをドライブする。また、SARQ
信号はSAGT信号がアサートされない限り、アクティブ状
態であり、SAGT信号がアサートされると次のクロックφ
１でネゲート（虚）する。Start signal to the input output control circuit 30 operates from the input to the t 1 hour at the clock phi 1 unit pulse time t2 is started. Further, signals transmitted / received between the input / output control circuit 30 and the outside include SARQ, SAGT, DARQ and DAGT signals. The SARQ signal is a request signal indicating that there is a calculated input address and outputting the address to the outside. Also, SAGT
The signal is a response signal to the SARQ signal, and the clock φ 1
Is a one-clock pulse signal that changes at That is, when the SAGT signal is asserted (true), the input / output control circuit 30 applies the input address from the input buffer 14 to the address bus (bus 16) by the input address driver 28 during the logical product (S 1 ) with the clock 1. Drive. Also, SARQ
The signal is active unless the SAGT signal is asserted, and when the SAGT signal is asserted, the next clock φ
1 negates (empties).
一方、DARQ信号及びDAGT信号はSARQ信号及びSAGT信号
に対応する出力用の信号であって、SARQ信号及びSAGT信
号とは互いに独立であり、一方のタイミングが他方に影
響を与えることはない。On the other hand, the DARQ signal and the DAGT signal are output signals corresponding to the SARQ signal and the SAGT signal, are independent of the SARQ signal and the SAGT signal, and one timing does not affect the other.
そこで、第６図に入力，出力間の遷移状態図を示し、
第５図のタイミングチャートと共に説明する。まず、マ
イクロプログラムの処理を一連のアドレス演算オペレー
ションに着目すると、入力，出力間で、デュアルポート
RAM23のレジスタファイルからタイミング調整用ラッチ2
4,25を経て加算器26までの転送動作をアダーインとし、
加算器26からタイミング調整用ラッチ27を経て入力バッ
ファ14及び出力バッファ15までの転送動作をアドレスバ
ッファインとする４つの状態がある。これらの４状態は
マイクロプログラム記憶回路12からの制御信号L5である
CRSV信号及びAREQ信号で入出力制御回路30が制御され
る。ここで、CRSVは現在処理されているマイクロプログ
ラムが入力か出力かを決定する信号であり、「０」で入
力（Ｓ），「１」で出力（Ｄ）の処理となる。また、AR
EQ信号はアドレス出力要求を示す信号であり、上記アダ
ーイン動作とアドレスバッファイン動作を区別する信号
であって、「０」でアダーイン動作、「１」でアドレス
バッファイン動作である。FIG. 6 shows a transition state diagram between input and output.
This will be described with reference to the timing chart of FIG. First, paying attention to the series of address operation operations in microprogram processing, a dual port between input and output
Latch 2 for timing adjustment from register file of RAM23
The transfer operation to adder 26 via 4,25 is set as add-in,
There are four states in which the transfer operation from the adder 26 to the input buffer 14 and the output buffer 15 through the timing adjustment latch 27 is set as the address buffer in. These four states are the control signal L5 from the microprogram storage circuit 12.
The input / output control circuit 30 is controlled by the CRSV signal and the AREQ signal. Here, CRSV is a signal for determining whether the currently processed microprogram is an input or an output. "0" is for input (S), and "1" is for output (D). Also AR
The EQ signal is a signal indicating an address output request, and is a signal for distinguishing the add-in operation from the address buffer-in operation. "0" indicates an add-in operation, and "1" indicates an address buffer-in operation.
このような状態遷移の条件は、入出力制御回路30内の
Ｒ−Ｓフリップフロップ等がマイクロプログラム記憶回
路12の制御信号L5で制御されて発生するSABSY信号及びD
ABSY信号によって決定される。これらの信号は入力アド
レスバッファ14及び出力アドレスバッファ15の空き状態
を示すもので、「０」で空き状態、「１」で有効アドレ
スが当該バッファに存在する状態を示す。The conditions for such a state transition include the SABSY signal generated when the RS flip-flop or the like in the input / output control circuit 30 is controlled by the control signal L5 of the microprogram storage circuit 12 and the D / S signal.
Determined by the ABSY signal. These signals indicate the empty state of the input address buffer 14 and the output address buffer 15, "0" indicating an empty state, and "1" indicating a state in which an effective address exists in the buffer.
ここで、第５図及び第６図における各状態の遷移をR
1,R2,N1,N2,C1,C2,W1,W2とし、第５図中のステート遷移
の記号はROMアドレスポインタ19での遷移を示したもの
である。この場合、W1,W2はウェイト状態を示してお
り、オーバーライトを防止するものである。また、ｓ、
Ｓは入力（ソース）処理であり、ｄ、Ｄは出力（デステ
ィネーション）処理を示しており、第６図中、「＊」の
符号はドントケアーを示している。Here, the transition of each state in FIG. 5 and FIG.
1, R2, N1, N2, C1, C2, W1, W2, and the symbols of state transition in FIG. 5 indicate the transition at the ROM address pointer 19. In this case, W1 and W2 indicate a wait state, which prevents overwriting. Also, s,
S indicates input (source) processing, d and D indicate output (destination) processing, and in FIG. 6, the symbol “*” indicates don't care.
t1時間に起動信号が入力されると次のt2時間で退避用
出力アドレスラッチ17へ最初の出力用のマイクロプログ
ラム開始アドレスが格納される。つづいて、t3時間で入
力のマイクロプログラム開始アドレスがROMアドレスポ
インタ19にラッチされ、入力処理からアドレス演算が開
始される。演算はアダーイン動作とアドレスバッファイ
ン動作の繰返しである。第５図中、偶数番目の記号（s,
d等）はアダーイン動作であり、奇数番目の記号（ｓ＋
1,d＋１等）はアドレスバッファイン動作である。この
場合、ROMアドレスポインタ19の示すアドレスと実際の
アドレス演算オペレーションは１クロックずれており、
並列動作を行っている。When a start signal is input at time t1, the first output microprogram start address is stored in the save output address latch 17 at the next time t2. Subsequently, at time t3, the input microprogram start address is latched in the ROM address pointer 19, and the address calculation is started from the input processing. The operation is a repetition of an adder-in operation and an address buffer-in operation. In FIG. 5, even-numbered symbols (s,
d etc.) is an adder-in operation, and the odd-numbered symbol (s +
1, d + 1 etc.) is an address buffer-in operation. In this case, the address indicated by the ROM address pointer 19 and the actual address operation are shifted by one clock.
They are operating in parallel.
t4時間（C2）で入力アドレスの演算が終了すると、第
６図の状態遷移に従って次のマイクロアドレスは退避用
出力アドレスラッチ17が選択される。t5時間で同時に退
避用入力アドレスラッチ16に入力の次のアドレス（ｓ＋
２）がラッチされ、t5時間（N2）、t6時間（C1）は出力
処理となる。When the operation of the input address is completed at time t4 (C2), the evacuation output address latch 17 is selected for the next micro address according to the state transition of FIG. At time t5, the next address (s +
2) is latched, and output processing is performed during the time t5 (N2) and time t6 (C1).
SARQ信号及びDARQ信号は、マイクロプログラム記憶回
路12からのAREQ信号（制御信号L5）にてアサートされ、
各々のSAGT信号及びDAGT信号でネゲートされる。第５図
における状態遷移の条件であるSABSY信号及びDABSY信号
はタイミングは異なるがSARQ信号及びDARQ信号と同様な
信号要因で変化する。すなわち、セット条件であるAREQ
信号はマイクロプログラム記憶回路12へ予め登録されて
いるプログラムで発生するが、リセット条件であるSAGT
信号及びDAGT信号は外部からの応答により発生する。The SARQ signal and the DARQ signal are asserted by an AREQ signal (control signal L5) from the microprogram storage circuit 12,
It is negated by each SAGT signal and DAGT signal. The SABSY signal and the DABSY signal, which are the conditions of the state transition in FIG. 5, have different timings, but change due to the same signal factors as the SARQ signal and the DARQ signal. That is, the set condition AREQ
The signal is generated by a program registered in advance in the microprogram storage circuit 12, but the reset condition SAGT
The signal and the DAGT signal are generated by an external response.
そして、t7時間（N1）以降は、SAGT信号及びDAGT信号
は、応答が若干遅れた場合のタイミングを示しており、
例えばDAGTの応答が遅れたことで入力アドレスの演算が
続行される（t12〜t17時）。After the time t7 (N1), the SAGT signal and the DAGT signal indicate the timing when the response is slightly delayed,
For example, the calculation of the input address is continued due to the delay of the response of the DAGT (t12 to t17).
なお、上記実施例では、入力アドレスバッファ14及び
出力アドレスバッファ15を１ワード長として説明した
が、FIFO（先入れ先出し）構造の多ワードバッファ構造
とすることも可能である。この場合、第６図における状
態遷移に自由度が増し、例えば入力装置を優先して行う
等の複雑な処理をも行うことが可能となる。また、第４
図において、入力用と出力用とに対応する退避用アドレ
スラッチ16,17を２つ設けたが、該ラッチを複数個設け
ることにより時分割して処理を行う対象を増加させるこ
とも可能である。In the above embodiment, the input address buffer 14 and the output address buffer 15 have been described as having one word length. However, a multi-word buffer structure having a FIFO (first-in first-out) structure is also possible. In this case, the degree of freedom in the state transition in FIG. 6 is increased, and it is possible to perform a complicated process such as performing the input device with priority. Also, the fourth
In the figure, two save address latches 16 and 17 corresponding to input and output are provided. However, by providing a plurality of latches, it is possible to increase the number of time-division processing targets. .
また、上記のようなアドレス発生装置は、本実施例に
限らず、データ処理装置，演算処理装置等にも適用でき
るものである。Further, the address generator as described above is not limited to the present embodiment, but can be applied to a data processor, an arithmetic processor, and the like.
以上のように本発明によれば、第２のネクストアドレ
ス生成回路により、バッファ部のバッファ空き状態に従
って入力及び出力の次アドレスを生成して時分割により
処理することにより、入力アドレスと出力アドレスを一
の制御により生成でき、ハード量を大幅に削減すること
ができると共に、LSI化を容易にすることができる。As described above, according to the present invention, the input address and the output address are generated by the second next address generation circuit generating the next address of the input and output according to the buffer empty state of the buffer unit and processing it by time division. It can be generated by one control, the amount of hardware can be greatly reduced, and the LSI can be easily implemented.
第１図は本発明の原理説明図、 第２図は本発明の適用構成図、 第３図は本発明の一実施例の構成図、 第４図は第３図における一具体例の構成図、 第５図は第４図におけるタイミングチャート、 第６図は第４図における状態遷移図、 第７図は従来のアドレス発生装置の構成図である。 図において、 １はアドレス発生装置、２は第１のネクストアドレス生
成回路、３は第２のネクストアドレス生成回路、４は記
憶部、５はバッファ部 を示す。FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a diagram showing an application of the present invention, FIG. 3 is a diagram showing an embodiment of the present invention, and FIG. 4 is a diagram showing a specific example in FIG. FIG. 5 is a timing chart in FIG. 4, FIG. 6 is a state transition diagram in FIG. 4, and FIG. 7 is a configuration diagram of a conventional address generator. In the figure, 1 is an address generator, 2 is a first next address generation circuit, 3 is a second next address generation circuit, 4 is a storage unit, and 5 is a buffer unit.
Claims (1)
アドレスを所定の条件に従って生成する第１のネクスト
アドレス生成回路と、 退避用入力アドレスラッチ及び退避用出力アドレスラッ
チを有し、前記マイクロプログラムのアドレスを決定す
る第２のネクストアドレス生成回路と、 前記第２のネクストアドレス生成回路により決定された
前記マイクロプログラムのアドレス及び演算プログラム
を格納する記憶部と、 前記記憶部からの前記マイクロプログラムのアドレス
を、対象となるパラメータにより逐次演算し、演算され
た該当アドレスを格納するバッファ部と、 前記記憶部における演算プログラムによる命令、分岐条
件及び入出力信号の条件に従って前記第１のネクストア
ドレス生成回路を制御し、入力状態から出力状態に遷移
するときには、前記退避用出力アドレスラッチに退避さ
れていた出力アドレスを選択し、前記マイクロプログラ
ムの入出力状態間の遷移が発生しない場合には、前記第
１のネクストアドレス生成回路からの次アドレスをその
まま出力し、前記第１のネクストアドレス生成回路から
の次のアドレスを前記退避用入力アドレスラッチに退避
し、出力状態から入力状態へ遷移するときには、前記退
避用入力アドレスラッチに退避されていた入力アドレス
を選択するとともに、前記第１のネクストアドレス生成
回路からの次アドレスを前記退避用出力アドレスラッチ
に退避することにより、前記バッファ部のバッファ空き
状態に従って前記第２のネクストアドレス生成回路を制
御する入出力制御部とを有することを特徴とするアドレ
ス発生装置。1. A first next address generation circuit for generating an address next to an address in a microprogram according to a predetermined condition, a save input address latch and a save output address latch, and determine the address of the microprogram. A second next address generation circuit, a storage unit for storing the address of the microprogram determined by the second next address generation circuit and an operation program, and an address of the microprogram from the storage unit. A buffer unit for sequentially calculating according to the following parameters and storing the calculated corresponding address; controlling the first next address generation circuit according to an instruction by a calculation program in the storage unit, a branch condition and an input / output signal condition; Transition from input state to output state When the output address latched in the save output address latch is selected, the next address from the first next address generation circuit is changed if the transition between the input / output states of the microprogram does not occur. The output is performed as it is, the next address from the first next address generation circuit is saved in the save input address latch, and when transitioning from the output state to the input state, the input saved in the save input address latch is changed. An address is selected, and the next address from the first next address generation circuit is saved in the save output address latch, whereby the second next address generation circuit is controlled according to the buffer empty state of the buffer unit. An address generator, comprising: an input / output control unit.
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