JPH0612281A - Pseudo fault generating system - Google Patents

Abstract

PURPOSE:To easily evaluate the fault processing function of a computer by generating a pseudo fault at the computer. CONSTITUTION:A PERMR pseudo fault information register) 102, fault valid bit 109 and CNTR (pseudo fault counter register) 111 are not reset. When pseudo fault information is set to the PERMR 102 and the fault valid bit is set to '1', the prescribed fault is generated in a logic circuit 105. When the fault is generated in a computer system 101, a diagnostic processor 107 executes reset so as to activate the computer system 101 again. The output of the fault valid bit 109 is differentiated through a flip-flop 114 to be reset, and the CNTR 111 is turned to '-1'. The number of times for generating the fault is set to the CNTR 111, and the pseudo fault is repeatedly generated just designated times.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はコンピュータ装置におい
て、擬似障害の発生回数を任意に指定可能とすることに
より障害処理機能の確認を容易にする擬似障害発生方式
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pseudo-fault generation system for facilitating confirmation of a fault processing function by making it possible to arbitrarily specify the number of occurrences of pseudo faults in a computer device.

【０００２】[0002]

【従来の技術】図２は従来の擬似障害発生方式の一例を
示すブロック図、図４は図２における処理のフローチャ
ートである。2. Description of the Related Art FIG. 2 is a block diagram showing an example of a conventional pseudo failure generation method, and FIG. 4 is a flowchart of the processing in FIG.

【０００３】まず、コンピュータ装置２０１にコンピュ
ータ装置とは別の診断処理装置２０７から障害種別情報
を設定する。診断処理装置２０７がこのコンピュータ装
置２０１内の障害情報レジスタ（以下ＰＥＲＭＲ）２０
２に障害種別情報を設定して障害有効ビット２０３を
“１”に設定すると（ステップ４１）、障害情報デコー
ダ（以下ＤＣＲ）２０４の出力が有効となり、ＰＥＲＭ
Ｒ２０２に設定した障害情報に従って論理回路２０５内
の所定の箇所に擬似的に障害を発生させる（ステップ４
２）。First, failure type information is set in the computer device 201 from a diagnostic processing device 207 different from the computer device. The diagnostic processing unit 207 uses the fault information register (hereinafter, PERMR) 20 in the computer unit 201.
When the fault type information is set to 2 and the fault valid bit 203 is set to "1" (step 41), the output of the fault information decoder (hereinafter referred to as DCR) 204 becomes valid and the PERM
According to the fault information set in R202, a pseudo fault is generated at a predetermined location in the logic circuit 205 (step 4).
2).

【０００４】コンピュータ装置２０１に障害が発生した
場合の障害処理の一例を以下に示す。まず論理回路部２
０５に擬似障害が埋め込まれると、障害通知線２０６を
介してコンピュータ装置２０１に障害が発生したことが
診断処理装置２０７へ通知される（ステップ４３）。診
断処理装置２０７はこの通知を受けて障害処理を実行す
る（ステップ４４）。障害処理ではコンピュータ装置２
０７内情報の採取（ステップ４５）や、障害状態のリセ
ット（ステップ４６）などが行われ、次に再立ち上げ処
理を実行する（ステップ４７）。An example of failure processing when a failure occurs in the computer device 201 is shown below. First, the logic circuit section 2
When the pseudo fault is embedded in 05, the diagnosis processing device 207 is notified via the fault notification line 206 that the fault has occurred in the computer device 201 (step 43). The diagnostic processing device 207 receives this notification and executes the failure processing (step 44). Computer device 2 for fault handling
The information in 07 is collected (step 45), the failure state is reset (step 46), and the restart process is executed (step 47).

【０００５】図３は従来の擬似障害発生方式における固
定障害，間欠障害の発生方法について説明するためのブ
ロック図である。ここで障害有効ビット２０３は診断処
理装置２０７からのリセット線２０８によりリセットさ
れるフリップフロップである。また障害有効ビット２０
９はリセットされないフリップフロップである。これら
の障害有効ビット２０３，２０９はＤＣＲ２０４を有効
にするものであり、障害の固定または間欠を指定する。FIG. 3 is a block diagram for explaining a method of generating a fixed fault and an intermittent fault in the conventional pseudo fault generating method. Here, the fault valid bit 203 is a flip-flop that is reset by the reset line 208 from the diagnostic processing unit 207. Also, failure valid bit 20
Reference numeral 9 is a flip-flop that is not reset. These failure valid bits 203 and 209 enable the DCR 204, and specify fixing or intermittent failure.

【０００６】固定障害を発生させる場合は障害有効ビッ
ト２０９を設定する。障害有効ビット２０９とＰＥＲＭ
Ｒ２０２はリセットされないので、障害は依然として発
生し擬似的な固定障害を実現することができる。When a fixed fault occurs, the fault valid bit 209 is set. Fault enable bit 209 and PERM
Since R202 is not reset, the fault still occurs and a pseudo fixed fault can be realized.

【０００７】間欠障害を擬似的に発生する場合は障害有
効ビット２０３のみを設定する。この障害有効ビットは
診断処理装置２０７からのリセット信号２０８でリセッ
トされるので、その後はコンピュータ装置２０１内に障
害は発生せず、擬似的な間欠障害を実現することができ
る。When the intermittent failure is artificially generated, only the failure valid bit 203 is set. Since this failure valid bit is reset by the reset signal 208 from the diagnostic processing unit 207, no failure occurs thereafter in the computer apparatus 201, and a pseudo intermittent failure can be realized.

【０００８】このように本例では、試験プログラムなど
によりコンピュータ装置２０１内に擬似障害を発生させ
ることでコンピュータ装置２０１および診断処理装置２
０７のＲＡＳ機能を容易に確認することができる。特に
擬似障害の固定／間欠の操作は障害処理におけるコンピ
ュータ装置の再立ち上げ制御の確認に有効である。As described above, in this example, a pseudo fault is generated in the computer device 201 by the test program or the like, so that the computer device 201 and the diagnostic processing device 2 are processed.
The RAS function of 07 can be easily confirmed. In particular, the fixed / intermittent operation of the pseudo fault is effective for confirming the restart control of the computer device in the fault processing.

【０００９】[0009]

【発明が解決しようとする課題】コンピュータ装置の障
害処理のうち再立ち上げ処理においては、単位時間当た
りの障害発生回数をしきい値としてコンピュータ装置の
再立ち上げ実行の有無を決定している。これは、ある時
間内に障害が連発した場合に、コンピュータ装置の障害
による多方面への悪影響などを最小限にくい止めるよう
に考慮したものである。このような障害処理におけるし
きい値制御を評価する場合に、上述した従来の擬似障害
発生方式では、障害発生回数を指定して評価することが
できないという問題点があった。In the restart processing of the failure processing of the computer apparatus, whether or not the restart of the computer apparatus is executed is determined by using the number of times of failure occurrence per unit time as a threshold value. This is to make it possible to minimize adverse effects on various fields due to a failure of a computer device when failures occur repeatedly within a certain time. In the case of evaluating the threshold control in such failure processing, there is a problem that the above-described conventional pseudo failure generating method cannot specify and evaluate the number of failure occurrences.

【００１０】[0010]

【課題を解決するための手段】本発明の擬似障害発生方
式は、擬似的に障害を発生させる擬似障害発生機能を有
するコンピュータ装置と、前記コンピュータ装置に対す
る障害処理を司る診断処理装置とからなる擬似障害発生
方式において、擬似障害を発生させた場合に前記コンピ
ュータ装置のリセット後も引き続き前記擬似障害を再発
生させてその再発生回数を指定可能な回数指定手段と、
前記コンピュータ装置のリセット毎に更新され前記回数
指定手段で指定した回数だけ前記擬似障害が繰り返し発
生した場合に前記擬似障害の発生を抑止する障害カウン
ト手段と、前記回数指定手段によって発生回数が指定さ
れているときは前記障害カウント手段により前記擬似障
害の発生抑止がなされるまで前記擬似障害発生を有効と
する障害有効手段とを備えている。SUMMARY OF THE INVENTION A pseudo fault generating system of the present invention comprises a computer device having a pseudo fault generating function for artificially generating a fault, and a diagnostic processing device for controlling fault processing for the computer device. In the fault occurrence method, when a pseudo fault is generated, after the reset of the computer device, the pseudo fault is continuously regenerated, and the number of times of occurrence can be designated,
A fault count unit that is updated each time the computer device is reset and that suppresses the occurrence of the pseudo fault when the pseudo fault repeatedly occurs the number of times designated by the number designation unit, and the number of occurrences is designated by the number designation unit. In this case, there is provided failure validating means for validating the occurrence of the pseudo failure until the occurrence of the pseudo failure is suppressed by the failure counting means.

【００１１】[0011]

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の擬似障害発生方式の一実施例を示す
ブロック図である。The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a pseudo fault generating system of the present invention.

【００１２】本実施例における間欠の擬似障害発生機能
は従来の技術におけるものと同様に行われる。以下、固
定の擬似障害発生機能について述べる。The intermittent pseudo fault generating function in this embodiment is performed in the same manner as in the prior art. The fixed pseudo failure generation function will be described below.

【００１３】図１において、本実施例は擬似障害発生機
能を持つコンピュータ装置１０１と、このコンピュータ
装置１０１の障害処理を司る診断処理装置２０７とから
なり、コンピュータ装置１０１は図３に示した従来例の
コンピュータ装置２０１における構成要素のＰＥＲＭＲ
２０２，障害有効ビット２０３，２０９，ＤＣＲ２０
４，論理回路２０５およびＯＲゲート２１０とそれぞれ
同等の機能を有するＰＥＲＭＲ１０２，障害有効ビット
１０３，２０９，ＤＣＲ１０４，論理回路１０５および
ＯＲゲート１１０に、擬似障害カウンタレジスタ（以下
ＣＮＴＲ）１１１，切換回路１１２，減算器１１３，フ
リップフロップ１１４，ＡＮＤゲート１１５，１１６，
オール“０”検出回路（以下ＣＨＫ）１１７を付加して
構成されている。但しＰＥＲＭＲ１０２，障害有効ビッ
ト１０９およびＣＮＴＲ１１１はリセットされない。In FIG. 1, this embodiment comprises a computer device 101 having a pseudo-fault occurrence function and a diagnostic processing device 207 which controls fault processing of the computer device 101. The computer device 101 is the conventional example shown in FIG. PERMR of the computer device 201 of the
202, failure effective bits 203, 209, DCR20
4, the PERMR 102, the failure valid bits 103 and 209, the DCR 104, the logic circuit 105 and the OR gate 110, which have the same functions as the logic circuit 205 and the OR gate 210, respectively, and the pseudo failure counter register (CNTR) 111, the switching circuit 112, Subtractor 113, flip-flop 114, AND gates 115 and 116,
An all "0" detection circuit (hereinafter referred to as CHK) 117 is added. However, the PERMR 102, the failure valid bit 109 and the CNTR 111 are not reset.

【００１４】コンピュータ装置１０１内に固定擬似障害
を発生させるためには、まずＰＥＲＭＲ１０２に擬似障
害情報を設定して障害の発生箇所を指定する。In order to generate a fixed pseudo fault in the computer device 101, first, pseudo fault information is set in the PERMR 102 to specify the location of the fault.

【００１５】次に、障害発生回数をＣＮＴＲ１１１に設
定すると、この設定した回数だけ擬似障害が連続するこ
とになる。最後に障害有効ビット１０９を論理“１”に
設定することでＤＣＲ１０４が活性化されＰＥＲＭＲ１
０２の出力がデコードされて論理回路１０５内に所定の
障害を発生させる。またこのとき障害有効ビット１０９
の出力はフリップフロップ１１４およびＡＮＤゲート１
１５を介して立ち上がり微分がとられ、ＣＮＴＲ１１１
に対するセット信号および切換回路１１２に対する切換
指示信号となる。この切換指示信号により、切換回路１
１２は減算器１１３の出力を選択し、ＣＮＴＲ１１１は
これを格納して“−１”カウントダウンする。Next, when the number of times of failure occurrence is set in the CNTR 111, the pseudo failures continue for the set number of times. Finally, the fault valid bit 109 is set to logic "1" to activate the DCR 104 and PERMR1.
The output of 02 is decoded to cause a predetermined fault in the logic circuit 105. At this time, the failure valid bit 109
Output of flip-flop 114 and AND gate 1
Rising differential is taken via 15 and CNTR111
And a switching instruction signal for the switching circuit 112. The switching circuit 1 is operated by the switching instruction signal.
12 selects the output of the subtractor 113, and the CNTR 111 stores this and counts down by "-1".

【００１６】一方、論理回路１０５で障害が発生する
と、障害通知線１０６で診断処理装置１０７に通知され
る。診断処理装置１０７はこの障害通知を受けてコンピ
ュータ装置１０１に対する障害処理を実施し、その過程
でコンピュータ装置１０１のリセットを行う。但し前述
の通りＰＥＲＭＲ１０２，障害有効ビット１０９および
ＣＮＴＲ１１１はリセットされず、従って再び同一の擬
似障害を論理回路１０５内に発生させる。一方、フリッ
プフロップ１１４はリセットされ、ＡＮＤゲート１１５
を介して再び障害有効ビット１０９の出力が微分され、
その微分出力でＣＮＴＲ１１１がカウントダウンされ
る。On the other hand, when a failure occurs in the logic circuit 105, the failure notification line 106 notifies the diagnostic processing unit 107. Upon receiving this failure notification, the diagnostic processing apparatus 107 performs failure processing on the computer apparatus 101 and resets the computer apparatus 101 in the process. However, as described above, the PERMR 102, the failure valid bit 109 and the CNTR 111 are not reset, so that the same pseudo failure is again generated in the logic circuit 105. On the other hand, the flip-flop 114 is reset and the AND gate 115
The output of the fault valid bit 109 is differentiated again via
The CNTR 111 is counted down by the differential output.

【００１７】このように本実施例では、擬似障害発生機
能は診断処理装置１０７の障害処理と共同動作を繰り返
すことで、指定した発生回数の擬似障害をコンピュータ
装置１０１内に発生させることができる。例えば障害発
生回数指定を「２回」とした場合、まず最初の擬似障害
が発生すると、ＣＮＴＲ１１１が−１される。このとき
障害通知された診断処理装置１０７は障害処理の過程で
コンピュータ装置１０１をリセットする。但し擬似障害
要因はリセットされないので、リセット終了後に再度障
害が発生する。このリセットでＣＮＴＲ１１１は再び−
１されてその値が“０”となる。ＣＨＫ１１７がこれを
検出し、以降の擬似障害は抑止される。その後発生した
障害が診断処理装置１０７に通知されると、診断処理装
置１０７は再度コンピュータ装置１０１に対する障害処
理を実行し、その過程でコンピュータ装置１０１がリセ
ットされ、正常に再立ち上げされる。擬似障害の発生は
回数指定の２度で止まる。As described above, in this embodiment, the pseudo fault generating function can generate the pseudo faults of the designated number of times in the computer device 101 by repeating the fault processing and the joint operation of the diagnostic processing device 107. For example, when the number of times of failure occurrence is designated as "2 times", the CNTR 111 is decremented by -1 when the first pseudo failure occurs. At this time, the diagnosis processing device 107 notified of the failure resets the computer device 101 in the process of the failure processing. However, since the pseudo failure factor is not reset, the failure occurs again after the reset is completed. This reset causes the CNTR111 again-
When it is 1, the value becomes "0". The CHK 117 detects this, and subsequent pseudo failures are suppressed. When the diagnostic processing device 107 is notified of the fault that has occurred thereafter, the diagnostic processing device 107 executes the fault processing for the computer device 101 again, and in the process, the computer device 101 is reset and restarted normally. The occurrence of the pseudo-failure stops at the specified twice.

【００１８】本実施例では、コンピュータ装置の障害処
理のうち再立ち上げ処理においては、単位時間当たりの
障害発生回数をしきい値としてコンピュータ装置の再立
ち上げ実行の有無を決定している。In the present embodiment, in the restart processing of the failure processing of the computer apparatus, whether or not the restart of the computer apparatus is executed is determined by using the number of failure occurrences per unit time as a threshold value.

【００１９】[0019]

【発明の効果】本発明の擬似障害発生方式は、障害発生
回数を指定することができるようにしたので、コンピュ
ータ装置の再立ち上げ処理でのしきい値制御の評価が容
易となり、コンピュータ装置および診断処理装置の障害
処理機能などＲＡＳ機能のきめ細やかな評価を試験プロ
グラムなどで行うことが可能となるという効果を有す
る。According to the pseudo fault occurrence method of the present invention, since the number of fault occurrences can be designated, it becomes easy to evaluate the threshold control in the restart process of the computer device, and the computer device and There is an effect that it is possible to perform detailed evaluation of the RAS function such as the failure processing function of the diagnostic processing device by using a test program or the like.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の擬似障害発生方式の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a pseudo fault generating method of the present invention.

【図２】従来の擬似障害発生方式の一例を示すブロック
図である。FIG. 2 is a block diagram showing an example of a conventional pseudo failure generation method.

【図３】従来の擬似障害発生方式における固定障害，間
欠障害の発生方法について説明するためのブロック図で
ある。FIG. 3 is a block diagram for explaining a method of generating a fixed failure and an intermittent failure in a conventional pseudo failure generating method.

【図４】図２における処理のフローチャートである。FIG. 4 is a flowchart of the process in FIG.

【符号の説明】[Explanation of symbols]

１０１，２０１ コンピュータ装置 １０２，２０２ 擬似障害情報レジスタ（ＰＥＲＭ
Ｒ） １０３，１０９，２０３，２０９ 障害有効ビット
（間欠障害用） １０４，２０４ 障害情報デコーダ（ＤＣＲ） １０５，２０５ 論理回路 １０６，２０６ 障害通知線 １０７，２０７ 診断処理装置 １０８，２０８ リセット線 １０９，２０９ 障害有効ビット（固定障害用） １１０，２１０ ＯＲゲート １１１ 擬似障害カウンタレジスタ（ＣＮＴＲ） １１２ 切換回路 １１３ 減算器 １１４ フリップフロップ １１５，１１６ ＡＮＤゲート １１７ オール“０”検出回路101, 201 Computer device 102, 202 Pseudo fault information register (PERM
R) 103, 109, 203, 209 Fault effective bit (for intermittent fault) 104, 204 Fault information decoder (DCR) 105, 205 Logic circuit 106, 206 Fault notification line 107, 207 Diagnostic processing device 108, 208 Reset line 109, 209 Fault effective bit (for fixed fault) 110, 210 OR gate 111 Pseudo fault counter register (CNTR) 112 Switching circuit 113 Subtractor 114 Flip-flop 115, 116 AND gate 117 All "0" detection circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 擬似的に障害を発生させる擬似障害発生
機能を有するコンピュータ装置と、前記コンピュータ装
置に対する障害処理を司る診断処理装置とからなる擬似
障害発生方式において、擬似障害を発生させた場合に前
記コンピュータ装置のリセット後も引き続き前記擬似障
害を再発生させてその再発生回数を指定可能な回数指定
手段と、前記コンピュータ装置のリセット毎に更新され
前記回数指定手段で指定した回数だけ前記擬似障害が繰
り返し発生した場合に前記擬似障害の発生を抑止する障
害カウント手段と、前記回数指定手段によって発生回数
が指定されているときは前記障害カウント手段により前
記擬似障害の発生抑止がなされるまで前記擬似障害発生
を有効とする障害有効手段とを備えることを特徴とする
擬似障害発生方式。1. A pseudo fault generating method comprising a computer device having a pseudo fault generating function for generating a pseudo fault and a diagnostic processing device controlling fault processing for the computer device, when a pseudo fault is generated. After the computer device is reset, the pseudo fault is continuously regenerated, and the number of times of the reoccurrence can be designated, and the pseudo fault is updated every time the computer device is reset and the number of times designated by the number of times is designated. When the number of occurrences is designated by the number of times designating means, the fault count means for inhibiting the occurrence of the dummy fault when the occurrence of the dummy fault repeatedly occurs until the occurrence of the dummy fault is suppressed by the fault counting means. A pseudo-fault generating method, comprising: a fault validating means for validating a fault.