JP6160444B2 - アナログデジタル変換回路、アナログデジタル変換回路の制御方法 - Google Patents

Description

アナログデジタル変換回路、アナログデジタル変換回路の制御方法に関する。

従来、アナログデジタル変換回路は、マイクロコンピュータやシステムＬＳＩに搭載されている。パイプライン型のアナログデジタル変換回路は、高速なアナログデジタル変換回路の１つである（例えば、特許文献１参照）。パイプライン型のアナログデジタル変換回路は、直列に接続された複数のアナログデジタル変換器（ＡＤ変換器）を有している。初段のＡＤ変換器は、アナログ入力電圧を基準信号電圧と比較し、比較結果に応じたデジタル信号と、アナログ入力電圧と基準信号電圧の間の差電圧を増幅器にて増幅した電圧を出力する。２段目以降のＡＤ変換器は、前段の出力電圧を基準信号電圧と比較した結果に応じたデジタル信号と、前段の出力電圧と基準信号電圧の間の差電圧を増幅器にて増幅した電圧を出力する。

特開平９−２７５３４２号公報

ところで、アナログデジタル変換回路に含まれる素子のばらつき（例えば、抵抗値のばらつき）や、増幅器における増幅率のばらつきは、変換結果、つまりデジタル信号における直線性の劣化を招く要因となる。

本発明の一観点によれば、直列に縦続接続された複数の変換ステージを有し、前記変換ステージは、入力電圧を保持する信号保持回路と、第１基準電圧に基づいて前記入力電圧をデジタル信号に変換するアナログデジタル変換器と、前記デジタル信号と前記第１基準電圧と前記入力電圧とに応じた第１電圧を生成するデジタルアナログ変換器と、増幅器と、前記増幅器に応じて前記第１基準電圧に比例した保持電圧を保持する基準保持回路と、前記変換ステージの状態に応じて前記第１電圧または前記保持電圧のいずれか一方を前記増幅器に供給するスイッチと、を含み、前記増幅器は、前記変換ステージの状態に応じて、前記供給された前記第１電圧を増幅して出力電圧を生成し、前記供給された保持電圧を増幅して第２基準電圧を生成する。

本発明の一観点によれば、直線性の劣化を抑制することができる。

第一実施形態のアナログデジタル変換回路のブロック回路図である。 （ａ），（ｂ）は変換ステージのブロック回路図である。 （ａ），（ｂ）は変換ステージの動作説明図である。 （ａ），（ｂ）はサブＡＤ変換器の説明図である。 サブＤＡ変換器の回路図である。 （ａ），（ｂ）は入力電圧と出力電圧の特性図である。 （ａ），（ｂ）は変換ステージの動作説明図である。 比較例のアナログデジタル変換回路の回路図である。 入力電圧に対する出力電圧の特性図である。 （ａ）〜（ｃ）は比較例の入力電圧と出力電圧の特性図である。 第二実施形態のアナログデジタル変換回路のブロック回路図である。 変換ステージのブロック回路図である。 制御回路のブロック回路図である。 状態制御信号の波形図である。 （ａ）〜（ｅ）は変換ステージの動作状態の説明図である。 （ａ），（ｂ）は変換ステージの状態遷移の説明図である。 変換ステージの回路図である。 変換ステージの回路図である。 （ａ）〜（ｃ）はサブＡＤ変換器の動作説明図である。 （ａ）〜（ｄ）はサブＤＡ変換器の動作説明図である。 変換ステージのスイッチとコンポーネントの動作状態の説明図である。 （ａ），（ｂ）は変換ステージの動作説明図である。 （ａ），（ｂ）は変換ステージの動作説明図である。 変換ステージの状態遷移と供給経路の電位を示す説明図である。 （ａ）〜（ｃ）は別のサブＡＤ変換器の説明図である。 第三実施形態の変換ステージの回路図である。 サブＤＡ変換器の回路図である。 第四実施形態の変換ステージの回路図である。 サブＡＤ変換器の回路図である。

（第一実施形態）
図１に示すように、アナログデジタル変換回路１０は、アナログデジタル変換し、入力信号電圧ＶＩＮに応じた複数ビット（例えば４ビット）のデジタル信号Ｄ［３：０］を出力する。

アナログデジタル変換回路１０は、縦続接続された複数（図１において４つ）の変換ステージ１１〜１４を有する。変換ステージ１１〜１４は、それぞれ１ビットのデジタル信号Ｄ［３］〜Ｄ［０］を出力する。このアナログデジタル変換回路１０は、所謂パイプライン型のＡＤコンバータ（Analog-to-Digital Converter）である。

奇数段目の変換ステージ１１，１３にはクロック信号ＣＬＫが供給される。変換ステージ１１，１３は、クロック信号ＣＬＫに基づいて動作する。例えば、変換ステージ１１，１３は、Ｈレベルのクロック信号ＣＬＫに基づいて第１の動作状態となり、Ｌレベルのクロック信号ＣＬＫに基づいて第２の動作状態となる。

偶数段目の変換ステージ１２，１４にはインバータ回路１５によりクロック信号ＣＬＫを反転した反転クロック信号ｘＣＬＫが供給される。変換ステージ１２，１４は、反転クロック信号ｘＣＬＫに基づいて動作する。例えば、変換ステージ１２，１４は、Ｈレベルの反転クロック信号ｘＣＬＫに基づいて第１の動作状態となり、Ｌレベルの反転クロック信号ｘＣＬＫに基づいて第２の動作状態となる。

初段の変換ステージ１１には、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮが供給される。変換ステージ１１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩＮをデジタル信号Ｄ［３］へ変換する。変換ステージ１１は、第１の動作状態のとき、デジタル信号Ｄ［３］と基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮに基づいて出力電圧ＶＩ１を出力する。例えば、デジタル信号Ｄ［３］が「１」のとき、変換ステージ１１は、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮの間の電圧差（残差電圧）に応じた出力電圧ＶＩ１を出力する。また、デジタル信号Ｄ［３］が「０」のとき、変換ステージ１１は、入力信号電圧ＶＩＮに応じた出力電圧ＶＩ１を出力する。この変換ステージ１１の出力電圧ＶＩ１は、次段の変換ステージ１２における入力信号電圧である。したがって、出力電圧ＶＩ１を入力信号電圧ＶＩ１として説明する。変換ステージ１２〜１４についても同様である。また、変換ステージ１１は、第２の動作状態のとき、基準信号電圧ＶＲＥＦに基づいて生成した基準信号電圧ＶＲ１を出力する。変換ステージ１１において、基準信号電圧ＶＲＥＦは第１基準電圧の一例、基準信号電圧ＶＲ１は第２基準電圧の一例である。

２段目の変換ステージ１２は、前段の変換ステージ１１から出力される基準信号電圧ＶＲ１に基づいて、入力信号電圧ＶＩ１をデジタル信号Ｄ［２］へ変換する。変換ステージ１２は、第１の動作状態のとき、デジタル信号Ｄ［２］と基準信号電圧ＶＲ１と入力信号電圧ＶＩ１に基づいて、次段の変換ステージ１３に対する入力信号電圧ＶＩ２を出力する。さらに、また、変換ステージ１２は、第２の動作状態のとき、基準信号電圧ＶＲ１に基づいて生成した基準信号電圧ＶＲ２を出力する。

３段目の変換ステージ１３は、２段目の変換ステージ１２と同様に、前段の変換ステージ１２から出力される基準信号電圧ＶＲ２に基づいて、入力信号電圧ＶＩ２をデジタル信号Ｄ［１］へ変換する。変換ステージ１３は、第１の動作状態のとき、デジタル信号Ｄ［１］と基準信号電圧ＶＲ２と入力信号電圧ＶＩ２に基づいて、次段の変換ステージ１４に対する入力信号電圧ＶＩ３を出力する。また、変換ステージ１３は、第２の動作状態のとき、基準信号電圧ＶＲ２に基づいて生成した基準信号電圧ＶＲ３を出力する。

最終段（４段目）の変換ステージ１４は、前段の変換ステージ１３から出力される基準信号電圧ＶＲ３に基づいて、入力信号電圧ＶＩ３をデジタル信号Ｄ［０］へ変換する。
次に、変換ステージ１１の概略を説明する。なお、２段目及び３段目の変換ステージ１２，１３は、初段の変換ステージ１１と同じであるため、図面及び説明を省略する。

図２（ａ）に示すように、変換ステージ１１は、サブアナログデジタル変換器（サブＡＤ変換器：「ｓｕｂＡ／Ｄ」と表記）２１、サブデジタルアナログ変換器（サブＤＡ変換器：「ｓｕｂＤ／Ａ」と表記）２２、加算器２３、除算器２４、増幅器（［Ａｍｐ］と表記）２５、スイッチＳＷ１，ＳＷ２を有している。

サブＡＤ変換器２１には基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮが供給される。
サブＡＤ変換器２１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩＮを１ビットのデジタル信号Ｄ［３］へ変換する。サブＡＤ変換器２１は、生成する１ビットのデジタル信号Ｄ［３］に応じて基準信号電圧ＶＲＥＦを２分の１（＝１／２）に分圧してしきい値電圧Ｖｔｈを生成し、このしきい値電圧Ｖｔｈと入力信号電圧ＶＩＮを比較し、比較した結果に応じたデジタル信号Ｄ［３］を出力する。例えば、サブＡＤ変換器２１は、しきい値電圧Ｖｔｈより入力信号電圧ＶＩＮが高い場合に「１」のデジタル信号Ｄ［３］を出力し、しきい値電圧Ｖｔｈより入力信号電圧ＶＩＮが低い場合に「０」のデジタル信号Ｄ［３］を出力する。

サブＤＡ変換器２２には、基準信号電圧ＶＲＥＦとサブＡＤ変換器２１から出力されるデジタル信号Ｄ［３］が供給される。
サブＤＡ変換器２２は、基準信号電圧ＶＲＥＦに基づいてデジタル信号Ｄ［３］に応じた出力電圧Ｖｄａを生成する。出力電圧Ｖｄａは、第１電圧の一例である。サブＤＡ変換器２２は、例えばラダー抵抗とスイッチを含み、デジタル信号Ｄ［３］に応じた分圧電圧と等しい出力電圧Ｖｄａを出力する。例えば、サブＤＡ変換器２２は、「１」のデジタル信号Ｄ［３］に応答して基準信号電圧ＶＲＥＦを１／２に分圧した分圧電圧を選択し、その分圧電圧に応じた出力電圧Ｖｄａ（＝ＶＲＥＦ／２）を出力する。また、サブＤＡ変換器２２は、「０」のデジタル信号Ｄ［３］に応答して低電位電圧ＶＳＳと等しい出力電圧Ｖｄａを出力する。

加算器２３は、入力信号電圧ＶＩＮとサブＤＡ変換器２２の出力電圧Ｖｄａに基づいて、入力信号電圧ＶＩＮに負の出力電圧Ｖｄａを加算、つまり入力信号電圧ＶＩＮから出力電圧Ｖｄａを減算した結果に応じた残差電圧ＶＩａ（＝ＶＩＮ−Ｖｄａ）を出力する。加算器２３から出力される残差電圧ＶＩａは、スイッチＳＷ１を介して増幅器２５に供給される。

除算器２４は、基準信号電圧ＶＲＥＦを所定値で除算した結果に応じた電圧ＶＲａを生成する。所定値は、変換ステージ１１の構成に応じて設定された値であり、変換ステージ１１におけるデジタル信号のビット数に応じて設定された値である。例えば、変換ステージ１１は、１ビットのデジタル信号Ｄ［３］を出力する。除算器２４における所定値は、「２」に設定される。除算器２４は設定値に応じて基準信号電圧ＶＲＥＦを分圧した電圧ＶＲａ（＝ＶＲＥＦ／２）を生成する。なお、ｎビットのデジタル信号を出力する変換ステージにおける除算器の所定値（除数）は、「２^ｎ」である。除算器２４から出力される電圧ＶＲａは、スイッチＳＷ２を介して増幅器２５に供給される。

スイッチＳＷ１とスイッチＳＷ２は、例えばクロック信号ＣＬＫに応答して、相補的にオンオフする。例えば、スイッチＳＷ１は、Ｈレベルのクロック信号ＣＬＫに応答してオンし、Ｌレベルのクロック信号ＣＬＫに応答してオフする。スイッチＳＷ２は、Ｈレベルのクロック信号ＣＬＫに応答してオフし、Ｌレベルのクロック信号ＣＬＫに応答してオンする。従って、クロック信号ＣＬＫがＨレベルのとき、除算器２４から出力される電圧ＶＲａが増幅器２５に供給される。一方、クロック信号ＣＬＫがＬレベルのとき、加算器２３から出力される電圧ＶＩａが増幅器２５に供給される。

増幅器２５は、例えば電圧増幅を行うオペアンプを含む。増幅器２５は、入力端子に供給される電圧を増幅し、増幅後の電圧を出力する。増幅器２５における増幅率は、変換ステージ１１に応じて設定される。例えば、変換ステージ１１は、１ビットのデジタル信号Ｄ［３］を生成する。したがって、増幅器２５の増幅率は、「２」（＝２^１）倍に設定される。なお、ｎビットのデジタル信号を出力する変換ステージにおける増幅器の増幅率は、（２^ｎ）倍である。

クロック信号ＣＬＫがＨレベルのとき、増幅器２５には、スイッチＳＷ１を介して加算器２３から出力される電圧ＶＩａが供給される。増幅器２５は、この電圧ＶＩａを増幅して生成した入力信号電圧ＶＩ１を出力する。クロック信号ＣＬＫがＬレベルのとき、増幅器２５には、スイッチＳＷ２を介して除算器２４から出力される電圧ＶＲａが供給される。増幅器２５は、この電圧ＶＲａを増幅して生成した基準信号電圧ＶＲ１を出力する。

図２（ｂ）に示すように、最終段の変換ステージ１４は、下位のサブＡＤ変換器２１を有している。このサブＡＤ変換器２１には、図１に示す変換ステージ１３から出力される入力信号電圧ＶＩ３と基準信号電圧ＶＲ３が供給される。サブＡＤ変換器２１は、基準信号電圧ＶＲ３に基づいて入力信号電圧ＶＩ３に応じた１ビットのデジタル信号Ｄ［０］を出力する。

次に、図３（ａ）にしたがって変換ステージ１１の回路例を説明する。
変換ステージ１１の増幅器２５は、オペアンプ３１、コンデンサＣ１１，Ｃ１２、スイッチＳＷ１１〜ＳＷ１５を有している。

入力信号電圧ＶＩＮはスイッチＳＷ１１，ＳＷ１２の第１端子に供給される。スイッチＳＷ１１，ＳＷ１２の第２端子はコンデンサＣ１１，Ｃ１２の第１端子にそれぞれ接続されている。コンデンサＣ１１，Ｃ１２の第２端子は互いに接続され、その接続点はスイッチＳＷ１３の第１端子とスイッチＳＷ１４の第１端子に接続されている。スイッチＳＷ１３の第２端子はオペアンプ３１の反転入力端子に接続されている。スイッチＳＷ１４の第２端子は低電位電圧ＶＳＳが供給される配線（以下、単に配線ＶＳＳということがある）に接続されている。オペアンプ３１の非反転入力端子は配線ＶＳＳに接続されている。オペアンプ３１の出力端子はスイッチＳＷ１５の第２端子に接続され、スイッチＳＷ１５の第１端子はスイッチＳＷ１１とコンデンサＣ１１の間のノードに接続されている。例えば、コンデンサＣ１１，Ｃ１２の容量値は互いに同じ値に設定されている。

加算器２３は、スイッチＳＷ３１を有している。スイッチＳＷ３１の第１端子にはサブＤＡ変換器２２の出力電圧Ｖｄａが供給される。スイッチＳＷ３１の第２端子は、スイッチＳＷ１２とコンデンサＣ１２の間のノードに接続されている。

除算器２４は、コンデンサＣ２１，Ｃ２２、スイッチＳＷ２１〜２３を有している。
スイッチＳＷ２１〜ＳＷ２３は切換スイッチであり、共通端子と２つの切換端子を有している。スイッチＳＷ２１の共通端子はコンデンサＣ２１の第１端子に接続され、コンデンサＣ２１の第２端子は配線ＶＳＳに接続されている。スイッチＳＷ２１の第１切換端子は配線ＶＳＳに接続されている。スイッチＳＷ２１の第２切換端子はスイッチＳＷ２２の第２切換端子とオペアンプ３１の反転入力端子に接続されている。スイッチＳＷ２２の共通端子はコンデンサＣ２２の第１端子に接続され、第１切換端子は配線ＶＳＳに接続されている。コンデンサＣ２２の第２端子はスイッチＳＷ２３の共通端子に接続さている。スイッチＳＷ２３の第１切換端子には基準信号電圧ＶＲＥＦが供給され、スイッチＳＷ２３の第２切換端子はオペアンプ３１の出力端子に接続されている。コンデンサＣ２１，Ｃ２２の容量値（容量比）は、除算器２４の所定値に応じて設定されている。例えば、コンデンサＣ２１，Ｃ２２の容量値は互いに同じ値に設定されている。

スイッチＳＷ１１〜ＳＷ１５，ＳＷ３１は、クロック信号ＣＬＫに応答してオンオフする。スイッチＳＷ２１〜ＳＷ２３は、クロック信号ＣＬＫのレベルに応じた切換端子（第１切換端子または第２切換端子）に、共通端子を接続する。

図３（ａ）は、Ｌレベルのクロック信号ＣＬＫに応答したスイッチＳＷ１１〜ＳＷ３１の状態（第２の動作状態）を示す。
この状態において、増幅器２５のコンデンサＣ１１，Ｃ１２の第１端子はオンしたスイッチＳＷ１１，ＳＷ１２を介して入力信号電圧ＶＩＮが供給され、コンデンサＣ１１，Ｃ１２の第２端子はオンしたスイッチＳＷ１４を介して配線ＶＳＳに接続される。従って、コンデンサＣ１１，Ｃ１２は、入力信号電圧ＶＩＮに応じた電荷を蓄積する。コンデンサＣ１１，Ｃ１２とスイッチＳＷ１１，ＳＷ１２，ＳＷ１４は信号保持回路の一例である。

除算器２４のコンデンサＣ２１の第１端子とコンデンサＣ２２の第１端子はオペアンプ３１の反転入力端子に接続される。コンデンサＣ２１の第２端子は配線ＶＳＳに接続され、コンデンサＣ２２の第２端子はオペアンプ３１の出力端子に接続されている。従って、オペアンプ３１の入力端子には、コンデンサＣ２１，Ｃ２２に蓄積された電荷に応じてコンデンサＣ２１，Ｃ２２の第１端子に生じる電圧が供給される。オペアンプ３１は、この電圧を利得（×２）に従って増幅した基準信号電圧ＶＲ１を出力する。この除算器２４は、基準保持回路の一例である。

図３（ｂ）は、Ｈレベルのクロック信号ＣＬＫに応答したスイッチＳＷ１１〜ＳＷ３１の状態（第１の動作状態）を示す。
コンデンサＣ１１，Ｃ１２の第１端子が接続されたスイッチＳＷ１１，ＳＷ１２はオフする。そして、スイッチＳＷ１３、ＳＷ１５がオンすることにより、コンデンサＣ１１はオペアンプ３１の出力端子と入力端子の間に接続される。また、オンしたスイッチＳＷ３１を介してコンデンサＣ１２に、サブＤＡ変換器２２の出力電圧Ｖｄａが供給される。このとき、コンデンサＣ１１，Ｃ１２の容量値が互いに等しいため、オペアンプ３１の出力電圧ＶＩ１は、入力信号電圧ＶＩＮを利得（×２）により増幅した電圧から、サブＤＡ変換器２２の出力電圧Ｖｄａを減算した電圧（＝２ＶＩＮ−Ｖｄａ）となる。

除算器２４において、コンデンサＣ２２の第１端子はスイッチＳＷ２２を介して配線ＶＳＳに接続され、コンデンサＣ２２の第２端子にはスイッチＳＷ２３を介して基準信号電圧ＶＲＥＦが供給される。従って、コンデンサＣ２２は、基準信号電圧ＶＲＥＦに応じた電荷を蓄積する。コンデンサＣ２１の第１端子はスイッチＳＷ２１を介して配線ＶＳＳに接続され、コンデンサＣ２１の第２端子は配線ＶＳＳに接続されている。従って、コンデンサＣ２１の両端子は低電位電圧ＶＳＳレベル（０Ｖ）にリセットされる。

図３（ａ）に示すように、クロック信号ＣＬＫがＬレベルのとき、コンデンサＣ２２の第１端子は、スイッチＳＷ２２，ＳＷ２１を介してコンデンサＣ２１の第１端子に接続される。また、コンデンサＣ２２の第１端子はスイッチＳＷ２２を介してオペアンプ３１の反転入力端子に接続される。従って、コンデンサＣ２２に蓄積された電荷はスイッチＳＷ２２，ＳＷ２１を介してコンデンサＣ２１に移動する。そして、コンデンサＣ２１の容量値はコンデンサＣ２２の容量値と等しい。従って、オペアンプ３１の入力端子には、基準信号電圧ＶＲＥＦを２分の１に分圧した電圧（＝ＶＲＥＦ／２）が供給される。このとき、オペアンプ３１の入力端子に供給される電圧は、サブＡＤ変換器２１におけるしきい値電圧Ｖｔｈと等しい（但し、符号は逆）。

そして、コンデンサＣ２２の第２端子はスイッチＳＷ２３を介してオペアンプ３１の出力端子に接続される。従って、増幅器２５は、基準信号電圧ＶＲＥＦの１／２の電圧を利得に応じて反転増幅し、基準信号電圧ＶＲ１を出力する。増幅器２５は、スイッチトキャパシタ増幅器の一例である。

図４（ａ）に示すように、サブＡＤ変換器２１は、比較器４１、スイッチＳＷ４１，ＳＷ４２、コンデンサＣ４１，Ｃ４２を有している。
スイッチＳＷ４１，ＳＷ４２は、共通端子と第１切換端子及び第２切換端子を有する切換スイッチである。スイッチＳＷ４１，ＳＷ４２の共通端子はコンデンサＣ４１，Ｃ４２の第１端子に接続され、コンデンサＣ４１，Ｃ４２の第２端子は配線ＶＳＳに接続されている。スイッチＳＷ４１の第１切換端子には基準信号電圧ＶＲＥＦが供給される。スイッチＳＷ４１の第２端子とスイッチＳＷ４２の第２切換端子は互いに接続され、その接続点は比較器４１の第１入力端子に接続されている。比較器４１の第２入力端子には入力信号電圧ＶＩＮが供給される。スイッチＳＷ４２の第１端子は配線ＶＳＳに接続されている。コンデンサＣ４１の容量値とコンデンサＣ４２の容量値は互いに同じ値に設定されている。

スイッチＳＷ４１，ＳＷ４２は、クロック信号ＣＬＫに応答して、共通端子を第１切換端子又は第２切換端子に接続する。例えば、スイッチＳＷ４１、ＳＷ４２は、Ｈレベルのクロック信号ＣＬＫに応答して共通端子を第２切換端子に接続し、Ｌレベルのクロック信号ＣＬＫに応答して共通端子を第１切換端子に接続する。

図４（ｂ）に示すように、スイッチＳＷ４１，ＳＷ４２は、第１のレベル（例えばＬレベル）のクロック信号ＣＬＫに応答して共通端子を第１切換端子に接続する。このとき、コンデンサＣ４１は、基準信号電圧ＶＲＥＦに応じた電荷を蓄積する。

次に、図４（ａ）に示すように、スイッチＳＷ４１，ＳＷ４２は、第２のレベル（例えば、Ｈレベル）のクロック信号ＣＬＫに応答して共通端子を第２切換端子に接続する。すると、コンデンサＣ４１に蓄積された電荷の一部は、コンデンサＣ４２に移動する。コンデンサＣ４１，Ｃ４２の容量値は互いに等しいため、コンデンサＣ４１に残る電荷と、コンデンサＣ４２に移動した電荷の量は、互いに等しい。従って、比較器４１には、基準信号電圧ＶＲＥＦの２分の１（＝ＶＲＥＦ／２）のしきい値電圧Ｖｔｈが供給される。

比較器４１は、しきい値電圧Ｖｔｈと入力信号電圧ＶＩＮを比較し、比較結果に応じた値のデジタル信号Ｄ［３］を出力する。
図５に示すように、サブＤＡ変換器２２は、抵抗Ｒ１１，Ｒ１２、スイッチＳＷ５１，ＳＷ５２を有している。

抵抗Ｒ１１の第１端子には基準信号電圧ＶＲＥＦが供給され、抵抗Ｒ１１の第２端子は抵抗Ｒ１２の第１端子に接続され、抵抗Ｒ１２の第２端子は配線ＶＳＳに接続されている。スイッチＳＷ５１の第１端子は抵抗Ｒ１１と抵抗Ｒ１２の間のノードに接続され、スイッチＳＷ５２の第１端子は抵抗Ｒ１２の第２端子と配線ＶＳＳの間のノードに接続されている。スイッチＳＷ５１，ＳＷ５２の第２端子は互いに接続され、その接続点から出力電圧Ｖｄａを出力する。

スイッチＳＷ５１，ＳＷ５２は、デジタル信号Ｄ［３］に応じてオンオフする。例えば、スイッチＳＷ５１は、「１」のデジタル信号Ｄ［３］に応答してオンし、「０」のデジタル信号Ｄに応答してオフする。スイッチＳＷ５２は、「０」のデジタル信号Ｄ［３］に応答してオンし、「１」のデジタル信号Ｄ［３］に応答してオフする。デジタル信号Ｄ［３］が「０」のとき、オンしたスイッチＳＷ５２の第１端子が接続された配線ＶＳＳのレベルと等しい出力電圧Ｖｄａ（＝０［Ｖ］）を出力する。また、デジタル信号Ｄが「１」のとき、オンしたスイッチＳＷ５１の第１端子が接続されたノードの電圧ＶＲＥＦ／２と等しい出力電圧ＶＯを出力する。

次に、図７（ａ），（ｂ）にしたがってＡ／Ｄ変換回路１０の作用を説明する。なお、図７（ａ），（ｂ）については、説明に必要な部材の符号を記載する。
例えば、図７（ａ）に示すように、初段の変換ステージ１１は、Ｌレベルのクロック信号ＣＬＫに基づいて第２の動作状態（サンプル・ステート）となる。一方、２段目の変換ステージ１２は、Ｈレベルの反転クロック信号ｘＣＬＫに基づいて第１の動作状態（ホールド・ステート）となる。

第２の動作状態（サンプル・ステート）の変換ステージ１１において、増幅器２５は、除算器２４のコンデンサＣ２１，Ｃ２２に蓄積した電荷に応じた基準信号電圧ＶＲ１を出力する。そして、第１の動作状態（ホールド・ステート）の変換ステージ１２において、除算器２４のコンデンサＣ２２は、前段の変換ステージ１１から出力される基準信号電圧ＶＲ１に応じた電荷を蓄積する。

また、第２の動作状態（サンプル・ステート）の変換ステージ１１において、サブＡＤ変換器２１は、基準信号電圧ＶＲＥＦに基づいて入力信号電圧ＶＩＮを変換したデジタル信号Ｄ［３］を出力する。そして、増幅器２５のコンデンサＣ１１，Ｃ１２は、入力信号電圧ＶＩＮに応じた電荷を蓄積する。

次に、図７（ｂ）に示すように、初段の変換ステージ１１は、Ｈレベルのクロック信号ＣＬＫに基づいて第１の動作状態（ホールド・ステート）となる。一方、２段目の変換ステージ１２は、Ｌレベルの反転クロック信号ｘＣＬＫに基づいて第２の動作状態（サンプル・ステート）となる。

第１の動作状態（ホールド・ステート）の変換ステージ１１において、増幅器２５は、サブＤＡ変換器２２の出力電圧と、コンデンサＣ１１，Ｃ１２に蓄積した電荷に基づく入力信号電圧ＶＩ１を出力する。そして、第２の動作状態（サンプル・ステート）の変換ステージ１２において、サブＡＤ変換器２１は、基準信号電圧ＶＲ１に基づいて入力信号電圧ＶＩ１を変換したデジタル信号Ｄ［２］を出力する。そして、増幅器２５のコンデンサＣ１１，Ｃ１２は、入力信号電圧ＶＩ１に応じた電荷を蓄積する。

このように、変換ステージ１１は、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮに基づいて、１ビットのデジタル信号Ｄ［３］を生成する。そして、変換ステージ１１は、デジタル信号Ｄ［３］に基づいて、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮに応じた入力信号電圧ＶＩ１を生成する。また、変換ステージ１１は、基準信号電圧ＶＲＥＦに応じた電荷を２つのコンデンサＣ２１，Ｃ２２に蓄積する。そして、１つのコンデンサＣ２２の電荷に応じた電圧を増幅器２５にて増幅して次段の変換ステージに供給する基準信号電圧ＶＲ１を生成する。

変換ステージ１２は、基準信号電圧ＶＲ１と入力信号電圧ＶＩ１に基づいて、１ビットのデジタル信号Ｄ［２］を生成する。そして、変換ステージ１２は、デジタル信号Ｄ［２］に基づいて、基準信号電圧ＶＲ１と入力信号電圧ＶＩ１に応じた入力信号電圧ＶＩ２を生成する。また、変換ステージ１２は、基準信号電圧ＶＲ１に応じた電荷を２つのコンデンサＣ２１，Ｃ２２に蓄積する。そして、１つのコンデンサＣ２２の電荷に応じた電圧を増幅器２５にて増幅して次段の変換ステージ（図１に示す変換ステージ１３）に供給する基準信号電圧ＶＲ２を生成する。

次に、比較例のＡ／Ｄ変換回路を説明する。
図８に示すように、Ａ／Ｄ変換回路６０は、直列に縦続接続された複数（図８では４つ）の変換ステージ６１〜６４を有している。

１段目の変換ステージ６１は、サブＡＤ変換器７１、サブＤＡ変換器７２、加算器７３、増幅器７４を有している。サブＡＤ変換器７１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩＮを１ビットのデジタル信号Ｄ［３］へ変換する。サブＤＡ変換器７２は、基準信号電圧ＶＲＥＦに基づいて、デジタル信号Ｄ［３］に応じた電圧を出力する。加算器７３は、入力信号電圧ＶＩＮとサブＤＡ変換器７２の出力電圧に基づいて残差電圧を生成する。増幅器７４は、所定の増幅率（例えば２倍）にて残差電圧を増幅し、次段の変換ステージ６２に対する入力信号電圧ＶＩ１を出力する。

２段目の変換ステージ６２は、１段目の変換ステージ６１と同様である。つまり、変換ステージ６２は、サブＡＤ変換器７１、サブＤＡ変換器７２、加算器７３、増幅器７４を有している。サブＡＤ変換器７１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩ１を１ビットのデジタル信号Ｄ［２］へ変換する。サブＤＡ変換器７２は、基準信号電圧ＶＲＥＦに基づいて、デジタル信号Ｄ［２］に応じた電圧を出力する。加算器７３は、入力信号電圧ＶＩ１とサブＤＡ変換器７２の出力電圧に基づいて、残差電圧を生成する。増幅器７４は、所定の増幅率（例えば２倍）にて残差電圧を増幅し、次段の変換ステージ６３に対応する入力信号電圧ＶＩ２を出力する。

３段目の変換ステージ６３は、２段目の変換ステージ６２と同様である。つまり、変換ステージ６３は、サブＡＤ変換器７１、サブＤＡ変換器７２、加算器７３、増幅器７４を有している。サブＡＤ変換器７１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩ２を１ビットのデジタル信号Ｄ［１］へ変換する。サブＤＡ変換器７２は、基準信号電圧ＶＲＥＦに基づいて、デジタル信号Ｄ［１］に応じた電圧を出力する。加算器７３は、入力信号電圧ＶＩ２とサブＤＡ変換器７２の出力電圧に基づいて、残差電圧を生成する。増幅器７４は、所定の増幅率（例えば２倍）にて残差電圧を増幅し、次段の変換ステージ６４に対応する入力信号電圧ＶＩ３を出力する。

最終段（４段目）の変換ステージ６４は、サブＡＤ変換器７１を有している。サブＡＤ変換器７１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩ３を１ビットのデジタル信号Ｄ［０］へ変換する。

図８に示すＡ／Ｄ変換回路６０の場合、各変換ステージ６１〜６４に対して基準信号電圧ＶＲＥＦが供給される。各変換ステージ６１〜６４は、基準信号電圧ＶＲＥＦに応じたしきい値電圧Ｖｔｈ（＝ＶＲＥＦ／２）と、入力電圧とを比較した結果に応じたデジタル信号Ｄ［３］〜Ｄ［０］を生成する。そして、各変換ステージ６１〜６４の増幅器７４は、入力電圧とサブＤＡ変換器２２の出力電圧の差を増幅して出力電圧を生成する。したがって、各変換ステージ６１〜６４における入力電圧の範囲は、基準信号電圧ＶＲＥＦに対応する。

ところで、増幅器７４における利得おける誤差は、入力電圧の範囲に対する出力電圧の範囲に差を生じさせる。例えば、増幅器７４における利得が「２」より小さい場合、入力電圧の範囲より、出力電圧の範囲が狭くなる。

例えば、図９において、実線Ｌ６０は、入力信号電圧ＶＩＮを示す。この入力信号電圧ＶＩＮの範囲をＶＳ１とする。図９に示す一点鎖線Ｌ６０ａは、増幅器７４における利得が「２」の場合の入力信号電圧ＶＩＮに対する出力電圧ＶＯＵＴを示す。なお、図９において、横軸及び縦軸は電圧である。入力信号電圧ＶＩＮの範囲は、０［Ｖ］から基準信号電圧ＶＲＥＦまでである。入力信号電圧ＶＩＮがしきい値電圧Ｖｔｈより低い場合、その入力信号電圧ＶＩＮを増幅して出力電圧ＶＯＵＴが生成される。入力信号電圧ＶＩＮがしきい値電圧より高い場合、その入力信号電圧ＶＩＮからしきい値電圧Ｖｔｈを減算した結果を増幅して出力電圧ＶＯＵＴが生成される。

増幅器７４における利得が「２」より小さい場合、図９において実線Ｌ６０ｂで示すように、出力電圧ＶＯＵＴの変化する範囲ＶＳ２は、基準信号電圧ＶＲＥＦに応じて設定される入力電圧の範囲ＶＳ１よりも狭くなる。

図１０（ａ）〜図１０（ｃ）は、変換ステージ６１〜６３における入力電圧と出力電圧の関係を示す。なお、図１０（ａ）〜図１０（ｃ）に示す入力電圧の波形において横軸及び縦軸は入力電圧であり、出力電圧の波形において横軸は入力電圧、縦軸は出力電圧である。

図１０（ａ）は、初段の変換ステージ６１（図８参照）における入力信号電圧ＶＩＮと出力電圧ＶＩ１の関係を示す。一点鎖線Ｌ６１ａは入力信号電圧ＶＩＮを示し、実線Ｌ６１ｂ，Ｌ６１ｃは出力電圧ＶＩ１を示す。入力信号電圧ＶＩＮは、０［Ｖ］から基準信号電圧ＶＲＥＦまで変化する。入力信号電圧ＶＩＮがしきい値電圧Ｖｔｈより低いとき、変換ステージ６１のサブＡＤ変換器７１は「０」のデジタル信号Ｄ［３］を出力する。そして、増幅器７４は、実線Ｌ６１ｂで示す出力電圧ＶＩ１を出力する。

入力信号電圧ＶＩＮがしきい値電圧Ｖｔｈより高いとき、サブＡＤ変換器７１は「１」のデジタル信号Ｄ［３］を出力する。そして、増幅器７４は、実線Ｌ６１ｃで示す出力電圧ＶＩ１を出力する。

図１０（ａ）において、出力電圧ＶＩ１の最大値Ｖ１ｍは、次段の変換ステージ６２（図８参照）における入力信号電圧ＶＩ１の上限となる。つまり、変換ステージ６１において、入力信号電圧ＶＩ１の範囲は、０［Ｖ］から最大値Ｖ１ｍまでとなる。

図１０（ｂ）は、２段目の変換ステージ６２（図８参照）における入力信号電圧ＶＩ１と出力電圧ＶＩ２の関係を示す。一点鎖線Ｌ６２ａは入力信号電圧ＶＩ１を示し、実線Ｌ６２ｂ，Ｌ６２ｃは出力電圧ＶＩ２を示す。上記したように、入力信号電圧ＶＩ１は、０［Ｖ］から初段における出力電圧ＶＩ１の最大値Ｖ１ｍまでである。

入力信号電圧ＶＩ１がしきい値電圧Ｖｔｈより低いとき、変換ステージ６２のサブＡＤ変換器７１は「０」のデジタル信号Ｄ［２］を出力する。そして、増幅器７４は、実線Ｌ６２ｂで示す出力電圧ＶＩ２を出力する。入力信号電圧ＶＩ１の範囲は、０［Ｖ］からしきい値電圧Ｖｔｈまでである。したがって、実線Ｌ６２ｂで示す出力電圧ＶＩ２の範囲は、図１０（ａ）と同様に、０［Ｖ］から最大値Ｖ１ｍまでとなる。この場合、次段（３段目）の変換ステージ６３における動作は、２段目の変換ステージ６２と同じである。

入力信号電圧ＶＩ１がしきい値電圧Ｖｔｈより高いとき、サブＡＤ変換器７１は「１」のデジタル信号Ｄ［２］を出力する。そして、増幅器７４は、実線Ｌ６２ｃで示す出力電圧ＶＩ２を出力する。入力信号電圧ＶＩ１の範囲は、しきいしきい値電圧Ｖｔｈから最大値Ｖ１ｍまでである。このため、実線Ｌ６２ｃで示す出力電圧ＶＩ２の範囲は、０［Ｖ］から最大値Ｖ１ｍに応じた最大値Ｖ２ｍまでとなる。

図１０（ｃ）は、３段目の変換ステージ６３（図８参照）における入力信号電圧ＶＩ２と出力電圧ＶＩ３の関係を示す。一点鎖線Ｌ６３ａは入力信号電圧ＶＩ２を示し、実線Ｌ６３ｂは出力電圧ＶＩ３を示す。上記したように、入力信号電圧ＶＩ２は、０［Ｖ］から２段目における出力電圧ＶＩ２の最大値Ｖ２ｍまでである。

この変換ステージ６３において、入力信号電圧ＶＩ２の最大値Ｖ２ｍはしきい値電圧Ｖｔｈより低い。このため、変換ステージ６３のサブＡＤ変換器７１は「０」のデジタル信号Ｄ［１］を出力し、「１」のデジタル信号Ｄ［１］を出力しない。したがって、図８に示すＡ／Ｄ変換回路６０では、単調増加が得られない場合がある。

これに対し、図１に示す変換回路１０の各変換ステージ１１〜１４は、デジタル信号のビット数に応じて基準信号電圧を分圧し、その分圧電圧を増幅器２５により増幅して次段の基準信号電圧を生成する。

例えば、図３（ａ）に示す初段の変換ステージ１１において、サブＡＤ変換器２１は、基準信号電圧ＶＲＥＦに応じて設定したしきい値電圧Ｖｔｈと、入力信号電圧ＶＩＮを比較して１ビットのデジタル信号Ｄ［３］を生成する。このサブＡＤ変換器２１におけるしきい値電圧Ｖｔｈは、基準信号電圧ＶＲＥＦの１／２の電圧である。

図３（ｂ）に示すように、初段の変換ステージ１１は、基準信号電圧ＶＲＥＦに応じた電荷を１つのコンデンサＣ２２に蓄積し、そのコンデンサＣ２２にコンデンサＣ２１に接続する。両コンデンサＣ２１，Ｃ２２の容量値は互いに等しいため、１つのコンデンサＣ２２に蓄積された電荷に応じた電圧は、基準信号電圧ＶＲＥＦの１／２である。そして、増幅器２５は、コンデンサＣ２２に蓄積された電荷に応じた電圧を増幅して基準信号電圧ＶＲ１を出力する。

図６（ａ），図６（ｂ）は、本実施形態の変換ステージにおける入力電圧と出力電圧（残差電圧）の関係を示す。なお、図６（ａ），図６（ｂ）に示す入力電圧の波形において横軸及び縦軸は入力電圧であり、出力電圧の波形において横軸は入力電圧、縦軸は出力電圧（残差電圧）である。

初段の変換ステージ１１において、サブＡＤ変換器２１は、図６（ａ）の一点鎖線Ｌ１１ａにて示す入力信号電圧ＶＩＮを基準信号電圧ＶＲＥＦに基づくしきい値電圧Ｖｔｈと比較し、入力信号電圧ＶＩＮがしきい値電圧Ｖｔｈより低いとき、「０」のデジタル信号Ｄ［３］を出力する。そして、増幅器２５は、図６（ａ）の実線Ｌ１１ｂで示す入力信号電圧ＶＩ１を出力する。一方、サブＡＤ変換器２１は、入力信号電圧ＶＩＮがしきい値電圧Ｖｔｈより高いとき、「１」のデジタル信号Ｄ［３］を出力する。増幅器２５は、実線Ｌ１１ｃで示す入力信号電圧ＶＩ１を出力する。また、増幅器２５は、基準信号電圧ＶＲＥＦに基づいて、基準信号電圧ＶＲ１を出力する。この基準信号電圧ＶＲ１は、入力信号電圧ＶＩ１の最大値と等しい。

２段目の変換ステージ１２において、サブＡＤ変換器２１は、前段の入力信号電圧ＶＩ１を基準信号電圧ＶＲ１に基づくしきい値電圧Ｖｔ２と互いに比較し、図６（ｂ）の一点鎖線Ｌ１２ａにて示す入力信号電圧ＶＩ１がしきい値電圧Ｖｔ２より低いとき、「０」のデジタル信号Ｄ［２］を出力する。そして、増幅器２５は、図６（ｂ）の実線Ｌ１２ｂで示す入力信号電圧ＶＩ２を出力する。一方、入力信号電圧ＶＩ１がしきい値電圧Ｖｔ２より高いとき、「１」のデジタル信号Ｄ［２］を出力する。そして、増幅器２５は、実線Ｌ１２ｃで示す入力信号電圧ＶＩ２を出力する。また、増幅器２５は、基準信号電圧ＶＲ１に基づいて、基準信号電圧ＶＲ２を出力する。この基準信号電圧ＶＲ２は、入力信号電圧ＶＩ２の最大値と等しい。

このように、２段目の変換ステージ１２は、入力信号電圧ＶＩ１がしきい値電圧Ｖｔ２より低いときと、入力信号電圧ＶＩ１がしきい値電圧Ｖｔ２より高いときとで、同様に変化する入力信号電圧ＶＩ２を出力する。そして、３段目の変換ステージ１３（図１参照）は、入力信号電圧ＶＩ２を基準信号電圧ＶＲ２に基づくしきい値電圧と比較する。この３段目の変換ステージ１３において、入力信号電圧ＶＩ２がしきい値電圧を越える。このため、図１に示すＡ／Ｄ変換回路１０において、入力信号電圧ＶＩＮの変化（増加）に対して、デジタル信号Ｄ［ｎ］が単調増加する。

直列接続された変換ステージ間における電圧範囲について説明する。
各変換ステージの増幅器は、負帰還を用いた増幅器である。
負帰還を用いた増幅器２５における伝達関数は、
Ｈ＝Ａ／（１＋βＡ）
である。なお、β：帰還係数、Ａ：増幅器の利得、である。例えば、増幅器２５において２倍の増幅を行うとき、β＝０．５である。

従って、初段の変換ステージ１１から出力される入力信号電圧ＶＩ１の範囲と、２段目の変換ステージ１２における入力電圧範囲とが互いに一致することが好ましい。なお、２段目以降の変換ステージ１２〜１４においても同様である。

図８に示すＡ／Ｄ変換回路６０において、入力信号電圧ＶＩＮは、０［Ｖ］から基準信号電圧ＶＲＥＦの範囲である。図８に示すＡ／Ｄ変換回路６０において、初段の変換ステージ６１における入力信号電圧ＶＩ１の範囲は、入力信号電圧ＶＩＮの最大値をＶＩＦとすると、
ＶＩ１＝ＶＩＦ×Ａ／（１＋βＡ）
となる。したがって、初段の変換ステージ６１の出力電圧範囲ＶＯＦｂと、２段目の変換ステージ６２の入力電圧範囲ＶＩＦａの比ＶＯＦｂ／ＶＩＦａは、
ＶＯＦｂ／ＶＩＦａ＝（ＶＩＦ×Ａ／（１＋βＡ））／ＶＲＥＦ
となる。初段の変換ステージ６１における入力信号電圧ＶＩＮの最大値は基準信号電圧ＶＲＥＦである。したがって、上記式は、
ＶＯＦｂ／ＶＩＦａ＝Ａ／（１＋βＡ）
となる。

このように、比較例のＡ／Ｄ変換回路６０では、初段の変換ステージ６１における出力電圧範囲が、２段目の変換ステージ６２における入力電圧範囲より狭い。２段目以降の変換ステージ６３，６４についても同様である。

一方、本実施形態のＡ／Ｄ変換回路１０は、入力信号電圧ＶＩＮと同様に、基準信号電圧ＶＲＥＦに基づく基準信号電圧ＶＲ１を増幅器２５から出力する。したがって、２段目の変換ステージ１２における入力電圧範囲ＶＩＦａは、
ＶＩＦａ＝ＶＲＥＦ×Ａ／（１＋βＡ）
となる。そして、初段の変換ステージ１１における出力電圧範囲ＶＯＦｂは、図８に示すＡ／Ｄ変換回路６０と同様に、
ＶＯＦｂ＝ＶＩＦ×Ａ／（１＋βＡ）
となる。したがって、初段の変換ステージ１１の出力電圧範囲ＶＯＦｂと、２段目の変換ステージ１２の入力電圧範囲ＶＩＦａの比ＶＯＦｂ／ＶＩＦａは、
ＶＯＦｂ／ＶＩＦａ＝（ＶＩＦ×Ａ／（１＋βＡ））／（ＶＲＥＦ×Ａ／（１＋βＡ））＝１
となる。

このように、本実施形態のＡ／Ｄ変換回路１０は、初段の変換ステージ１１における出力電圧範囲と、２段目の変換ステージにおける入力電圧範囲が一致する。つまり、初段の変換ステージ１１は、基準信号電圧ＶＲＥＦに基づいた電圧ＶＲａ（＝ＶＲＥＦ／２）を生成し、この電圧ＶＲａを増幅器２５にて増幅して次段の変換ステージ１２の基準信号電圧ＶＲ１を出力することで、入力信号電圧ＶＩ１に応じた入力電圧範囲を設定する。これにより、本実施形態のＡ／Ｄ変換回路１０において、単調増加特性が得られる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）初段の変換ステージ１１は、基準信号電圧ＶＲＥＦに基づいて入力信号電圧ＶＩＮをデジタル信号Ｄ［３］に変換する。そして、変換ステージ１１は、デジタル信号Ｄ［３］に基づいて基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮの差に増幅器２５により増幅して、次段の変換ステージ１２に対する入力信号電圧ＶＩ１を生成する。また、変換ステージ１１は、基準信号電圧ＶＲＥＦに基づいて、増幅器２５の増幅率に応じた電圧ＶＲａを生成し、その電圧ＶＲａを増幅器２５により増幅して、次段の変換ステージ１２に対する基準信号電圧ＶＲ１を生成する。２段目の変換ステージ１２は、基準信号電圧ＶＲ１に基づいて入力信号電圧ＶＩ１をデジタル信号Ｄ［２］に変換する。

このように、基準信号電圧ＶＲＥＦに基づいて生成した電圧ＶＲａを、次段の入力信号電圧ＶＩ１を生成する増幅器２５により増幅して次段の基準信号電圧ＶＲ１を生成する。したがって、増幅器２５の増幅率を基準信号電圧ＶＲＥＦに応じて正確に設定することなく、変換ステージ１２における入力信号電圧ＶＩ１の電圧範囲と、変換ステージ１２における基準信号電圧ＶＲ１の電圧範囲を一致させることができる。そして、変換ステージ１３においても変換ステージ１２と同様に、入力信号電圧の電圧範囲と基準信号電圧の電圧範囲を一致させることができる。このため、Ａ／Ｄ変換回路１０において、入力信号電圧ＶＩＮの変化に対して、単調に増加するデジタル信号Ｄ［３：０］が得られる。つまり、デジタル信号Ｄ［３：０］の直線性が良いＡ／Ｄ変換回路１０を得ることができる。

（１−２）変換ステージ１２における入力信号電圧ＶＩ１の電圧範囲を基準信号電圧ＶＲＥＦに応じて正確に設定するためには、変換ステージ１１において高利得な増幅器を必要とする。直列に縦続接続された複数の変換ステージにおいて、同様に、高利得な増幅器を必要とする。このような高利得の増幅器は、Ａ／Ｄ変換回路の占有面積の増加と消費電力の増加を招く要因となる。

これに対し、本実施形態のＡ／Ｄ変換回路１０は、高利得の増幅器を用いることなく、変換ステージ１２等における入力信号電圧の電圧範囲と、基準信号電圧の電圧範囲を一致させることができる。このため、占有面積や消費電力の増加を抑制することができる。

（第二実施形態）
図１１に示すように、アナログデジタル変換回路１００は、複数（図１１において４つ）の変換ステージ１０１〜１０４と、各変換ステージ１０１〜１０４を制御する制御回路１１０を有している。

制御回路１１０は、クロック信号ＣＬＫに基づいて、各変換ステージ１０１〜１０４の動作状態（変換状態）を制御するための制御信号ＳＣを生成する。また、制御回路１１０は、各変換ステージ１０１〜１０４によってパイプライン処理を行うように各制御信号ＳＣを生成する。

各変換ステージ１０１〜１０４は、制御回路１１０により生成される制御信号ＳＣに基づいて動作し、デジタル信号Ｄ［３］〜Ｄ［０］を生成する。
初段の変換ステージ１０１は、基準信号電圧ＶＲＥＦに基づいて入力信号電圧ＶＩＮをデジタル信号Ｄ［３］へ変換する。また、変換ステージ１０１は、デジタル信号Ｄ［３］に基づいて、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮに応じた入力信号電圧ＶＩ１を生成する。さらに、変換ステージ１０１は、基準信号電圧ＶＲＥＦに基づいて基準信号電圧ＶＲ１を生成する。

同様に、２段目の変換ステージ１０２は、初段の変換ステージ１０１にて生成された基準信号電圧ＶＲ１と入力信号電圧ＶＩ１に基づいて、その入力信号電圧ＶＩ１をデジタル信号Ｄ［２］に変換する。また、変換ステージ１０１は、デジタル信号Ｄ［２］に基づいて、基準信号電圧ＶＲ１と入力信号電圧ＶＩ１に応じた入力信号電圧ＶＩ２を生成する。さらに、変換ステージ１０１は、基準信号電圧ＶＲ１に基づいて基準信号電圧ＶＲ２を生成する。

同様に、３段目の変換ステージ１０３は、前段の変換ステージ１０２にて生成された基準信号電圧ＶＲ２と入力信号電圧ＶＩ２に基づいて、その入力信号電圧ＶＩ２をデジタル信号Ｄ［１］に変換する。また、変換ステージ１０３は、デジタル信号Ｄ［１］に基づいて、基準信号電圧ＶＲ２と入力信号電圧ＶＩ２に応じた入力信号電圧ＶＩ３を生成する。さらに、変換ステージ１０３は、基準信号電圧ＶＲ２に基づいて基準信号電圧ＶＲ３を生成する。

最終段の変換ステージ１０４は、前段の変換ステージ１０３にて生成された基準信号電圧ＶＲ３と入力信号電圧ＶＩ３に基づいて、その入力信号電圧ＶＩ３をデジタル信号Ｄ［０］に変換する。

図１２に示すように、初段の変換ステージ１０１は、サブＡＤ変換器（「ｓｕｂＡ／Ｄ」と表記）１２１、サブＤＡ変換器（「Ｃ−Ｄ／Ａ」と表記）１２２、基準保持回路（「Scaled Vref」と表記）１２３、信号保持回路（「SC for Signal」と表記）１２４、増幅器（［Ａｍｐ］と表記）１２５を有している。

変換ステージ１０１の外部入力端子Ｐ１には基準信号電圧ＶＲＥＦが供給される。また、変換ステージ１０１の外部入力端子Ｐ２には入力信号電圧ＶＩＮが供給される。
基準信号電圧ＶＲＥＦは、基準保持回路１２３に供給される。基準保持回路１２３は、基準信号電圧ＶＲＥＦに基づいて、増幅器１２５の増幅率に応じた基準信号電圧ＶＲｎを生成する。増幅器１２５は、基準信号電圧ＶＲｎを増幅した基準信号電圧ＶＲ１を生成する。この基準信号電圧ＶＲ１は、次段の変換ステージ１０２（図１１参照）に供給される。

入力信号電圧ＶＩＮは、信号保持回路１２４に供給される。信号保持回路１２４は、入力信号電圧ＶＩＮに応じた電荷を保持する。
また、入力信号電圧ＶＩＮは、サブＡＤ変換器１２１に供給される。サブＡＤ変換器１２１には、基準信号電圧ＶＲＥＦが供給される。サブＡＤ変換器１２１は、基準信号電圧ＶＲＥＦに基づいて、入力信号電圧ＶＩＮを１ビットのデジタル信号Ｄ［３］へ変換する。例えば、サブＡＤ変換器１２１は、入力信号電圧ＶＩＮに応じた電荷を保持する。また、サブＡＤ変換器１２１は、基準信号電圧ＶＲＥＦに応じた電荷を保持する。そして、サブＡＤ変換器１２１は、両電荷を比較し、その比較結果に応じたデジタル信号Ｄ［３］を出力する。デジタル信号Ｄ［３］は、サブＤＡ変換器１２２に供給される。

サブＤＡ変換器１２２は、例えば電荷共有型のサブＤＡ変換器である。サブＤＡ変換器１２２には、基準信号電圧ＶＲＥＦが供給される。このサブＤＡ変換器１２２は、信号保持回路１２４により保持された電荷と、基準信号電圧ＶＲＥＦに応じた電荷を、デジタル信号Ｄ［３］に応じて加算又は減算し、その演算結果に応じた入力信号電圧ＶＩｎを生成する。

増幅器１２５は、入力信号電圧ＶＩｎを増幅した入力信号電圧ＶＩ１を生成する。この入力信号電圧ＶＩ１は、次段の変換ステージ１０２（図１１参照）に供給される。
上記したように、変換ステージ１０１は、複数の変換状態を遷移し、入力信号電圧ＶＩＮと基準信号電圧ＶＲＥＦに応じた入力信号電圧ＶＩ１と、基準信号電圧ＶＲＥＦに応じた基準信号電圧ＶＲ１とを生成する。

図１１に示す２段目の変換ステージ１０２、３段目の変換ステージ１０３は、初段の変換ステージ１０１と同じであるため、図面及び説明を省略する。また、図１１に示す最終段の変換ステージ１０４は、図２（ｂ）に示す変換ステージ１４と同様に、サブＡＤ変換器１２１を有し、基準信号電圧ＶＲ３に基づいて入力信号電圧ＶＩ３をデジタル信号Ｄ［０］に変換する。

図１３に示すように、制御回路１１０は、クロック信号生成回路（「Clock gen」と表記）１１１と制御信号生成回路（「Control logic」と表記）１１２を有している。
クロック信号生成回路１１１は、クロック信号ＣＬＫに基づいて、変換ステージ１０１の変換状態に応じた複数（図において４つ）の状態制御信号ＣＫ１〜ＣＫ４を生成する。

図１４に示すように、クロック信号生成回路１１１は、Ｈレベルの期間が互いに異なる４つの状態制御信号ＣＫ１〜ＣＫ４を生成する。各状態制御信号ＣＫ１〜ＣＫ４において、Ｈレベルである期間は、例えばクロック信号ＣＬＫの周期の１／２である。

制御信号生成回路１１２は、状態制御信号ＣＫ１〜ＣＫ４に基づいて、変換ステージ１０１に含まれる複数のスイッチを制御するスイッチ制御信号ＳＣ１〜ＳＣ８を生成する。図１１に示す制御信号ＳＣは、これらのスイッチ制御信号ＳＣ１〜ＳＣ８を含む。

例えば、図１２に示す変換ステージ１０１のサブＡＤ変換器１２１は、基準信号電圧ＶＲＥＦを保持するために制御されるスイッチ、入力信号電圧ＶＩＮを保持するために制御されるスイッチを含む。サブＤＡ変換器１２２、基準保持回路１２３、信号保持回路１２４、増幅器１２５も同様である。

各変換状態における動作の概略を説明する。
図１５（ａ）に示すサンプル・シグナル・ステート（Sample.signal State）（第１の状態）において、サブＡＤ変換器１２１と信号保持回路１２４は、入力信号電圧ＶＩＮを保持する。図１５（ｂ）に示すサンプル・リファレンス・ステート（Sample.referenceState）（第２の状態）において、基準保持回路１２３，サブＡＤ変換器１２１，サブＤＡ変換器１２２は基準信号電圧ＶＲＥＦを保持する。図１５（ｃ）に示すコンパリソン・ステート（Comparison State）（第３の状態）において、サブＡＤ変換器１２１は、保持した入力信号電圧ＶＩＮと基準信号電圧ＶＲＥＦに応じたデジタル信号Ｄ［３］を生成する。図１５（ｄ）に示すホールド・シグナル・ステート（Hold.signal State）（第４の状態）において、サブＤＡ変換器１２２は、信号保持回路１２４に保持された入力信号電圧ＶＩＮと、保持した基準信号電圧ＶＲＥＦと、デジタル信号Ｄ［３］に基づいて入力信号電圧ＶＩｎを出力し、増幅器１２５は入力信号電圧ＶＩｎを増幅して入力信号電圧ＶＩ１を出力する。図１５（ｅ）に示すホールド・リファレンス・ステート（Hold.referenceState）（第５の状態）において、基準保持回路１２３は、保持した基準信号電圧ＶＲＥＦに応じた基準信号電圧ＶＲｎを出力し、増幅器１２５は、基準信号電圧ＶＲｎを増幅した基準信号電圧ＶＲ１を出力する。

なお、図１５（ａ）〜（ｅ）は変換状態の順番を示すものではない。例えば、図１５（ｅ）に示すホールド・リファレンス・ステートでは、基準保持回路１２３に保持した基準信号電圧ＶＲＥＦに応じた基準信号電圧ＶＲ１を増幅器１２５から出力する。このため、ホールド・リファレンス・ステートと同時に、基準保持回路１２３と増幅器１２５を使用しないステート、例えば、図１５（ａ）に示すサンプル・シグナル・ステートとすることが可能である。なお、ホールド・リファレンス・ステートを、図１５（ｃ）に示すコンパリソン・ステートと同時としてもよい。

したがって、各変換ステージは、４つの変換状態となる期間を含む１つの変換サイクルにより、１ビットのデジタル信号を出力する。そして、各変換ステージは、変換サイクルにおける各処理を繰り返し実行し、各変換サイクルにおいてデジタル信号Ｄ［３］〜Ｄ［０］を出力する。

各変換ステージにおける変換状態、各変換状態の順番は、各変換状態の動作に応じて設定される。
例えば、図１２に示す変換ステージ１０１において、図１５（ｃ）に示すコンパリソン・ステートでは、サブＡＤ変換器１２１は１ビットのデジタル信号Ｄ［３］を出力する。図１５（ｄ）に示すホールド・シグナル・ステートでは、サブＤＡ変換器１２２は、この１ビットのデジタル信号Ｄ［３］に基づいて、信号保持回路１２４にて保持された入力信号電圧ＶＩＮに対して、保持した基準信号電圧ＶＲＥＦを加算又は減算して入力信号電圧ＶＩｎを出力する。したがって、コンパリソン・ステートからホールド・シグナル・ステートの間において、入力信号電圧ＶＩＮを保持するサンプル・シグナル・ステートとすることはできない。

また、１つの変換ステージは、次の変換ステージに対して、基準信号電圧、残差電圧に応じた出力電圧を出力する。したがって、２段目以降の変換ステージ１０１〜１０４は、前段の変換ステージ１０１〜１０４から出力される基準信号電圧，出力電圧を受け取る状態（ステート）である。つまり、１つの変換ステージがホールド・リファレンス・ステートのとき、後段の変換ステージがサンプル・リファレンス・ステートである。同様に、１つの変換ステージがホールド・シグナル・ステートのとき、後段の変換ステージがサンプル・シグナル・ステートである。

図１６（ａ）は、各変換ステージ１０１〜１０４における変換状態の一例を示す。
図１６（ａ）において、上段は初段の変換ステージ１０１の状態の遷移、中段は２段目の変換ステージ１０２の状態遷移、下段は３段目の変換ステージ１０３の状態遷移を示す。

例えば、初段の変換ステージ１０１の状態（ステート）は、サンプル・シグナル・ステート、コンパリソン・ステート及びホールド・リファレンス・ステート、サンプル・リファレンス・ステート、ホールド・シグナル・ステートの順番で遷移する。そして、初段の変換ステージ１０１がホールド・リファレンス・ステートのとき、２段目の変換ステージ１０２はサンプル・シグナル・ステートとなる。したがって、初段の変換ステージ１０１にて生成する入力信号電圧ＶＩ１を、２段目の変換ステージ１０２が受け取る。また、２段目の変換ステージ１０２がホールド・リファレンス・ステートのとき、３段目の変換ステージ１０３はサンプル・リファレンス・ステートである。したがって、２段目の変換ステージ１０２にて生成する基準信号電圧ＶＲ２を、３段目の変換ステージ１０３が受け取る。

なお、図１６（ｂ）に示すように、ホールド・リファレンス・ステートを、サンプル・シグナル・ステートと同時に制御するようにしてもよい。例えば、初段の変換ステージ１０１を、サンプル・シグナル・ステート及びホールド・リファレンス・ステート、サンプル・リファレンス・ステート、コンパリソン・ステート、ホールド・シグナル・ステートの順番で遷移するように制御する。

このように変換ステージの状態（ステート）を制御することにより、前段の変換ステージにおいて生成した出力電圧と基準信号電圧を後段の変換ステージが受け取ることができる。また、１回のＡＤ変換サイクルを４つの変換状態遷移とすることで、１回のＡＤ変換サイクルに要する時間を、５つの変換状態を互いに異なるタイミングとする場合と比べて短くすることができる。

次に、変換ステージの回路の一例を説明する。
図１７に示すように、初段の変換ステージ１０１は、サブＡＤ変換器（「ｓｕｂＡ／Ｄ」と表記）１２１、サブＤＡ変換器１２２、基準保持回路１２３、信号保持回路１２４、増幅器１２５、スイッチＳＷａ，ＳＷｂ，ＳＷ６１，ＳＷ６２を有している。

変換ステージ１０１の外部入力端子Ｐ１には基準信号電圧ＶＲＥＦが供給される。変換ステージ１０１の外部入力端子Ｐ２には入力信号電圧ＶＩＮが供給される。
外部入力端子Ｐ１はスイッチＳＷａの第１端子に接続され、スイッチＳＷａの第２端子は供給経路１２６に接続されている。同様に、外部入力端子Ｐ２はスイッチＳＷｂの第１端子に接続され、スイッチＳＷｂの第２端子は供給経路１２６に接続されている。したがって、供給経路１２６には、オンしたスイッチＳＷａを介して基準信号電圧ＶＲＥＦが供給される。また、供給経路１２６には、オンしたスイッチＳＷｂを介して入力信号電圧ＶＩＮが供給される。

図１７に示す変換ステージ１０１は、１つの供給経路１２６を介して、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮを、サブＡＤ変換器１２１，サブＤＡ変換器１２２，基準保持回路１２３，信号保持回路１２４，増幅器１２５へ供給するものである。なお、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮのそれぞれに対応する供給経路を含む変換ステージとしてもよい。

スイッチＳＷａは、基準保持回路１２３等が基準信号電圧ＶＲＥＦを保持するタイミングに応じて制御される。スイッチＳＷｂは、信号保持回路１２４等が入力信号電圧ＶＩＮを保持するタイミングに応じて制御される。したがって、供給経路１２６は、異なるタイミングで、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮを供給する。

サブＡＤ変換器１２１はスイッチＳＷ６１，ＳＷ６２を介して供給経路１２６に接続されている。スイッチＳＷ６２は、基準信号電圧ＶＲＥＦの供給タイミングに応じて制御される。スイッチＳＷ６１は、入力信号電圧ＶＩＮの供給タイミングに応じて制御される。サブＡＤ変換器１２１は、スイッチＳＷ６２を介して入力される基準信号電圧ＶＲＥＦを保持する。そして、サブＡＤ変換器１２１は、スイッチＳＷ６１を介して入力される入力信号電圧ＶＩＮを、保持した基準信号電圧ＶＲＥＦと比較した結果に応じて、１ビットのデジタル信号Ｄ［３］を出力する。

サブＤＡ変換器１２２は、例えば電荷共有型サブＤＡ変換器である。サブＤＡ変換器１２２は、コンデンサＣ７１とスイッチＳＷ７１〜７６を有している。
コンデンサＣ７１の第１端子（図において上側の端子）はスイッチＳＷ７１の第１端子に接続され、スイッチＳＷ７１の第２端子は供給経路１２６に接続されている。コンデンサＣ７１の第２端子（図において下側の端子）はスイッチＳＷ７２の第１端子に接続され、スイッチＳＷ７２の第２端子にはコモン電圧ＶＣＭが供給される。コモン電圧ＶＣＭは、例えば、グランド（＝０Ｖ）である。

また、コンデンサＣ７１の第１端子は、スイッチＳＷ７３の第１端子とスイッチＳＷ７６の第１端子に接続されている。スイッチＳＷ７３の第２端子は供給経路１２６に接続され、スイッチＳＷ７６の第２端子にはコモン電圧ＶＣＭが供給される。

また、コンデンサＣ７１の第２端子は、スイッチＳＷ７４の第１端子とスイッチＳＷ７５の第１端子に接続されている。スイッチＳＷ７４の第２端子にはコモン電圧ＶＣＭが供給され、スイッチＳＷ７６の第２端子は供給経路１２６に接続されている。

このサブＤＡ変換器１２２は、スイッチＳＷ７１，ＳＷ７２がオンし、スイッチＳＷ７３〜ＳＷ７６がオフすることで、コンデンサＣ７１に基準信号電圧ＶＲＥＦに応じた電荷を蓄積する。スイッチＳＷ７３〜ＳＷ７６は、サブＡＤ変換器１２１の出力信号（デジタル信号Ｄ［３］）に応じてオンオフされる。そして、サブＤＡ変換器１２２は、スイッチＳＷ７３〜ＳＷ７６の制御に応じて、後述する信号保持回路１２４に保持される入力信号電圧ＶＩＮと基準信号電圧ＶＲＥＦの間の差電圧を生成する。

基準保持回路１２３は、コンデンサＣ８１，Ｃ８２、スイッチＳＷ８１〜ＳＷ８３を有している。コンデンサＣ８１の第１端子にはコモン電圧ＶＣＭが供給され、コンデンサＣ８１の第２端子はスイッチＳＷ８１の第１端子に接続され、スイッチＳＷ８１の第２端子は供給経路１２６に接続されている。同様に、コンデンサＣ８２の第１端子にはコモン電圧ＶＣＭが供給され、コンデンサＣ８２の第２端子はスイッチＳＷ８２の第１端子に接続され、スイッチＳＷ８２の第２端子は供給経路１２６に接続されている。そして、コンデンサＣ８２の両端子間にはスイッチＳＷ８３が接続されている。スイッチＳＷ８３は、コンデンサＣ８２に蓄積された電荷を放電し、コンデンサＣ８２の両端子における電位を等しくする。

基準保持回路１２３は、コンデンサＣ８１に、スイッチＳＷ８１がオンされるタイミングで供給経路１２６に供給される電圧（基準信号電圧ＶＲＥＦ）に応じた電荷を蓄積する。そして、コンデンサＣ８１に蓄積した電荷は、スイッチＳＷ８２がオンすることでコンデンサＣ８２に移動する。これにより、コンデンサＣ８１の両端子間に、基準信号電圧ＶＲＥＦを分圧した保持電圧を生成する。

信号保持回路１２４は、コンデンサＣ９１とスイッチＳＷ９１を有している。スイッチＳＷ９１の第１端子は供給経路１２６に接続され、スイッチＳＷ９１の第２端子はコンデンサＣ９１の第１端子に接続され、コンデンサＣ９１の第２端子にはコモン電圧ＶＣＭが供給される。信号保持回路１２４は、コンデンサＣ９１に、スイッチＳＷ９１がオンされるタイミングで供給経路１２６に供給される電圧（入力信号電圧ＶＩＮ）に応じた電荷を蓄積する。

増幅器１２５は、オペアンプ１２７、コンデンサＣ１０１、スイッチＳＷ１０１〜ＳＷ１０３を有している。スイッチＳＷ１０１の第１端子は供給経路１２６に接続され、スイッチＳＷ１０１の第２端子はオペアンプ１２７の反転入力端子に接続されている。オペアンプ１２７の非反転入力端子にはコモン電圧ＶＣＭが供給される。オペアンプ１２７の出力端子と反転入力端子の間にはコンデンサＣ１０１が接続されている。このコンデンサＣ１０１には並列にスイッチＳＷ１０２が接続されている。オペアンプ１２７の出力端子はスイッチＳＷ１０３の第１端子に接続され、スイッチＳＷ１０３の第２端子は外部出力端子Ｐ３に接続されている。

次に、２段目の変換ステージ１０２を説明する。なお、初段の変換ステージ１０１と同じ部材については同じ符号を付し、説明を省略する。
図１８に示すように、変換ステージ１０２は、１つの外部入力端子Ｐ１１に対して供給経路１２６が接続されている。

つまり、２段目の変換ステージ１０２は、初段の変換ステージ１０１に対して、基準信号電圧ＶＲＥＦと入力信号電圧ＶＩＮを選択的に供給経路１２６に対して供給するためのスイッチＳＷａ，ＳＷｂが省略されている。

なお、３段目の変換ステージ１０３は、２段目の変換ステージ１０２と同様であるため、図面及び説明を省略する。
図１９（ａ）に示すように、サブＡＤ変換器１２１は、比較器１４１、コンデンサＣ１４１〜Ｃ１４３、スイッチＳＷ１４１，ＳＷ１４２を有している。比較器１４１の非反転入力端子はコンデンサＣ１４１の第１端子に接続され、コンデンサＣ１４１の第２端子は配線ＶＳＳに接続されている。また、コンデンサＣ１４１の第１端子には、スイッチＳＷ６１を介して入力信号電圧ＶＩＮが供給される。

比較器１４１の反転入力端子はスイッチＳＷ１４１，ＳＷ１４２に接続されている。スイッチＳＷ１４１，ＳＷ１４２は切り替えスイッチである。スイッチＳＷ１４１の共通端子はコンデンサＣ１４２の第１端子に接続され、コンデンサＣ１４２の第２端子は配線ＶＳＳに接続されている。スイッチＳＷ１４１の第１端子には基準信号電圧ＶＲＥＦが供給され、スイッチＳＷ１４１の第２端子はスイッチＳＷ１４２の第２端子に接続されている。両スイッチＳＷ１４１，ＳＷ１４２の第２端子の間のノードは比較器１４１の反転入力端子に接続されている。スイッチＳＷ１４２の共通端子はコンデンサＣ１４３の第１端子に接続され、コンデンサＣ１４３の第２端子は配線ＶＳＳに接続されている。スイッチＳＷ１４２の第１端子は配線ＶＳＳに接続されている。コンデンサＣ１４１〜Ｃ１４３の容量値は、互いに等しく設定されている。

このサブＡＤ変換器１２１は、スイッチＳＷ６１がオンされてコンデンサＣ１４１に入力信号電圧ＶＩＮに応じた電荷を蓄積する（サンプル・シグナル・ステート）。
次に、図１９（ｂ）に示すように、スイッチＳＷ６１がオフされる。スイッチＳＷ１４１，ＳＷ１４２の共通端子が第１端子にそれぞれ接続される。コンデンサＣ１４２は、スイッチＳＷ１４１を介して供給される基準信号電圧ＶＲＥＦに応じた電荷を蓄積する（サンプル・リファレンス・ステート）。コンデンサＣ１４３は、スイッチＳＷ１４２により両端子が配線ＶＳＳに接続され、電荷が放電される。

次に、図１９（ｃ）に示すように、スイッチＳＷ１４１，ＳＷ１４２の共通端子が第２端子に接続されると、コンデンサＣ１４２の電荷はスイッチＳＷ１４１，ＳＷ１４２を介してコンデンサＣ１４３に移動する。これにより、コンデンサＣ１４２に蓄積された電荷量は、コンデンサＣ１４２，Ｃ１４３の容量比に応じて変化する。両コンデンサＣ１４２，Ｃ１４３の容量値は互いに等しいため、コンデンサＣ１４２の電荷は、基準信号電圧ＶＲＥＦに応じた電荷の１／２となる。比較器１４１は、コンデンサＣ１４１の電荷に応じた電圧（＝ＶＩＮ）と、コンデンサＣ１４２（Ｃ１４３）の電荷に応じた電圧（＝ＶＲＥＦ／２）を比較した結果に応じた値のデジタル信号Ｄ［３］を出力する（コンパリソン・ステート）。

次に、サブＤＡ変換器１２２の動作を説明する。
なお、ここでは、信号電圧Ｖｓを基準電圧Ｖｒに基づく電圧を生成する場合を説明する。

先ず、図２０（ａ）に示すように、スイッチＳＷｂ，ＳＷ９１がオンされ、信号電圧Ｖｓに応じた電荷を、信号保持回路１２４のコンデンサＣ９１に蓄積する（サンプル・シグナル・ステート）。

次に、図２０（ｂ）に示すように、スイッチＳＷ７１，ＳＷ７２がオンされ、基準電圧Ｖｒに応じた電荷を、サブＤＡ変換器１２２のコンデンサＣ７１に蓄積する（サンプル・リファレンス・ステート）。

次いで、図２０（ｃ）に示すように、スイッチＳＷ７３，ＳＷ７４がオンされると、供給経路１２６の電圧Ｖ（１２６）は、コンデンサＣ９１，Ｃ７１の電荷に基づいて、
Ｖ（１２６）＝Ｃ（Ｖｓ＋Ｖｒ）／２Ｃ＝（Ｖｓ＋Ｖｒ）／２
となる。但し、「Ｃ」はコンデンサＣ９１，Ｃ７１の容量値である。

一方、図２０（ｄ）に示すように、スイッチＳＷ７５，ＳＷ７６がオンされると、供給経路１２６の電圧Ｖ（１２６）は、コンデンサＣ９１，Ｃ７１の電荷に基づいて、
Ｖ（１２６）＝Ｃ（Ｖｓ−Ｖｒ）／２Ｃ＝（Ｖｓ−Ｖｒ）／２
となる。

図２１は、図１７，図１８に示すスイッチ及びコンポーネント（サブＡＤ変換器１２１）の動作をステート毎に示す。サブＤＡ変換器１２２のスイッチＳＷ７３〜ＳＷ７６は、サブＡＤ変換器１２１から出力されるデジタル信号に応答してオンオフする。他のスイッチは、図１３に示す制御信号生成回路１１２により生成される制御信号に応答してオンオフする。

例えば、スイッチＳＷ６１は、サンプル・シグナル・ステートの時にオンされる。サブＡＤ変換器１２１は、スイッチＳＷ６１を介して供給される電圧（入力信号電圧ＶＩＮ）を保持する。また、スイッチＳＷ６２は、サンプル・リファレンス・ステートのときにオンされる。サブＡＤ変換器１２１は、スイッチＳＷ６２を介して供給される電圧（基準信号電圧ＶＲＥＦ）を保持する。そして、サブＡＤ変換器１２１は、コンパリソン・ステートのとき、保持した電圧（ＶＩＮ，ＶＲＥＦ）に応じたデジタル信号Ｄ［ｎ］（ｎは各変換ステージを示す番号）を出力する。

また、増幅器１２５のスイッチＳＷ１０２は、残差電圧を増幅した入力信号電圧を出力するホールド・シグナル・ステートと、基準信号電圧を出力するホールド・リファレンス・ステート以外のステートでオンすればよい。なお、図２１では、サンプル・シグナル・ステートとサンプル・リファレンス・ステートにおいてオンするように示している。例えば、ホールド・リファレンス・ステートは、第一実施形態と同様に、コンパリソン・ステートと同時に制御される。このため、増幅器１２５のスイッチＳＷ１０１，ＳＷ１０３は、ホールド・シグナル・ステート又はホールド・リファレンス・ステートと同様にオン又はオフされる。なお、１回のＡＤ変換サイクルにおいて５つの変換状態を遷移するように変換ステージを制御した場合、コンパリソン・ステートにおいてスイッチＳＷ１０２をオンしスイッチＳＷ１０２，ＳＷ１０３をオフするようにしてもよい。

次に、図２２（ａ），（ｂ），図２３（ａ），（ｂ）にしたがって各変換状態における変換ステージの動作を説明する。なお、図１７に示す初段の変換ステージ１０１と、図１８に示す２段目の変換ステージ１０２（３段目の変換ステージ１０３も同様）において、共通な部分の動作を説明する。つまり、図１８に示す変換ステージ１０２を用いて動作を説明する。なお、図２２（ａ），（ｂ），図２３（ａ），（ｂ）には、説明に必要な部材の符号を付す。そして、説明する動作に係る部材について符号を付す。なお、コンパリソン・ステートと同時にホールド・リファレンス・ステートに行うものとする。

図２２（ａ）は、サンプル・シグナル・ステートを示す。このステートにおいて、スイッチＳＷ６１がオンされる。サブＡＤ変換器１２１は、スイッチＳＷ６１を介して供給される入力信号電圧ＶＩ１を保持する。また、スイッチＳＷ９１がオンされ、信号保持回路１２４のコンデンサＣ９１に、入力信号電圧ＶＩ１に応じた電荷が蓄積される。そして、増幅器１２５のスイッチＳＷ１０２がオンされ、コンデンサＣ１０１がリセットされる。また、基準保持回路１２３のスイッチＳＷ８３がオンされ、コンデンサＣ８２がリセットされる。

図２２（ｂ）は、ホールド・リファレンス・ステート及びコンパリソン・ステートを示す。このステートにおいて、基準保持回路１２３のスイッチＳＷ８１がオンされ、コンデンサＣ８１に蓄積された電荷がコンデンサＣ８２に移動する。そして、増幅器１２５のスイッチＳＷ１０１，ＳＷ１０３がオンされ、コンデンサＣ８１，Ｃ８２の電荷に応じた基準信号電圧ＶＲ２が出力される。

図２３（ａ）は、サンプル・リファレンス・ステートを示す。このステートにおいて、基準保持回路１２３のスイッチＳＷ８１がオンされ、基準信号電圧ＶＲＥＦに応じた電荷がコンデンサＣ８１に蓄積される。また、スイッチＳＷ６２がオンされ、サブＡＤ変換器１２１はスイッチＳＷ６２を介して供給される基準信号電圧ＶＲＥＦを保持する。そして、サブＤＡ変換器１２２のスイッチＳＷ７１，ＳＷ７２がオンされ、コンデンサＣ７１に基準信号電圧ＶＲＥＦに応じた電荷が蓄積される。

図２３（ｂ）は、ホールド・シグナル・ステートを示す。このステートにおいて、信号保持回路１２４のスイッチＳＷ９１がオンされる。また、サブＤＡ変換器１２２のスイッチＳＷ７３〜ＳＷ７６がデジタル信号Ｄ［２］に応じてオンオフされる。さらに、増幅器１２５のスイッチＳＷ１０１，ＳＷ１０３がオンされる。これにより、コンデンサＣ７１，Ｃ９１の電荷とデジタル信号Ｄ［２］に応じて、増幅器１２５から入力信号電圧ＶＩ２が出力される。

図２４は、各変換ステージ１０１〜１０４における状態遷移と、各変換ステージ１０１〜１０４における供給経路１２６の電位の変化の一例を示す。
なお、図２４において、電圧Ｖ１１は初段の変換ステージ１０１の供給経路１２６の電圧、電圧Ｖ１２は２段目の変換ステージ１０２の供給経路１２６の電圧、電圧Ｖ１３は３段目の変換ステージ１０３の供給経路１２６の電圧を示す。

なお、図２５（ａ）に示すサブＡＤ変換器１５０を、上記の変換ステージ１０１〜１０４に用いることもできる。
サブＡＤ変換器１５０は、比較器１５１、コンデンサＣ１５１，Ｃ１５２、スイッチＳＷ１５１〜ＳＷ１５５を有している。

比較器１５１の反転入力端子はコンデンサＣ１５１，Ｃ１５２の第１端子とスイッチＳＷ１５１の第１端子に接続され、スイッチＳＷ１５１の第２端子にはコモン電圧ＶＣＭが供給される。コンデンサＣ１５１の第２端子はスイッチＳＷ１５２，ＳＷ１５３の第１端子に接続されている。スイッチＳＷ１５２の第２端子にはコモン電圧ＶＣＭが供給される。スイッチＳＷ１５３の第２端子には入力信号電圧ＶＩＮが供給される。コンデンサＣ１５２の第２端子はスイッチＳＷ１５４，ＳＷ１５５の第１端子に接続されている。スイッチＳＷ１５４の第２端子には基準信号電圧ＶＲＥＦが供給される。スイッチＳＷ１５５の第２端子にはコモン電圧ＶＣＭが供給される。比較器１５１の非反転入力端子にはコモン電圧ＶＣＭが供給される。

図２５（ａ）は、サンプル・シグナル・ステートを示す。このステートにおいて、スイッチＳＷ１５１，ＳＷ１５３がオンされ、コンデンサＣ１５１に入力信号電圧ＶＩＮに応じた電荷を蓄積する。図２５（ｂ）に示すサンプル・リファレンス・ステートにおいて、スイッチＳＷ１５１，ＳＷ１５４がオンされ、コンデンサＣ１５２に基準信号電圧ＶＲＥＦに応じた電荷を蓄積する。図２５（ｃ）に示すコンパリソン・ステートにおいて、スイッチＳＷ１５２，ＳＷ１５５がオンされ、コンデンサＣ１５１，Ｃ５２に蓄積された電荷に基づいて、入力信号電圧ＶＩＮと基準信号電圧ＶＲＥＦに応じて、比較器１５１から１ビットのデジタル信号Ｄが出力される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（２−１）変換ステージ１０１のサブＡＤ変換器１２１は、基準信号電圧ＶＲＥＦに基づいて入力信号電圧ＶＩＮをデジタル信号Ｄ［３］に変換する。信号保持回路１２４は、入力信号電圧ＶＩＮを保持する。増幅器１２５は、信号保持回路１２４にて保持した入力信号電圧ＶＩＮと、サブＤＡ変換器１２２にてデジタル信号Ｄ［３］と基準信号電圧ＶＲＥＦに基づく第１電圧と、に応じた電圧を増幅して次段の変換ステージに対する入力信号電圧ＶＩ１を生成する。基準保持回路１２３は、基準信号電圧ＶＲＥＦに応じた電圧を保持する。増幅器１２５は、基準保持回路１２３にて保持された電圧を増幅して次段の変換ステージに対する基準信号電圧ＶＲ１を生成する。２段目の変換ステージ１０２は、基準信号電圧ＶＲ１に基づいて入力信号電圧ＶＩ１をデジタル信号Ｄ［２］に変換する。したがって、第一実施形態の（１−１）、（１−２）と同様の効果を得ることができる。

（２−２）図２２（ａ）に示すように、信号保持回路１２４は、コンデンサＣ９１に入力信号電圧ＶＩ１に応じた電荷を蓄積する。図２３（ａ）に示すように、サブＤＡ変換器１２２は、コンデンサＣ７１に基準信号電圧ＶＲ１に応じた電荷を蓄積する。そして、図２３（ｂ）に示すように、サブＡＤ変換器１２１からのデジタル信号Ｄ［２］に基づいて、サブＤＡ変換器１２２のスイッチＳＷ７３〜ＳＷ７６をオンオフし、コンデンサＣ７１に蓄積した電荷と信号保持回路１２４のコンデンサＣ９１に蓄積した電荷に基づいて、次段の変換ステージに対する入力信号電圧ＶＩ２を生成する。このように、変換ステージは、コンデンサＣ７１，Ｃ９１を用いて生成した残差電圧に基づいて入力信号電圧ＶＩ２を生成する。コンデンサの相対精度は、抵抗の相対精度より高い。このため、コンデンサＣ７１，Ｃ９１を用いることで、正確な残差電圧を生成することができる。このため、デジタル信号に対する誤差を、抵抗を用いたサブＤＡ変換器を用いる場合と比べて少なくすることができ、直線性のよいＡ／Ｄ変換回路を得ることができる。

（第三実施形態）
図２６は、２ビットのデジタル信号Ｄ［ｎ＋１，ｎ］を生成する変換ステージの一例を示す。この変換ステージ２００は、３つのサブＡＤ変換器２１１〜２１３、３つのサブＤＡ変換器２２１〜２２３、基準保持回路２３０、信号保持回路２４０、増幅器２５０、変換部２６０を有している。

各サブＡＤ変換器２１１〜２１３は、基準信号電圧ＶＲＥＦに基づいて、互いに異なるしきい値電圧を設定し、それぞれのしきい値電圧と入力信号電圧ＶＩＮを比較した結果に応じたデジタル信号ＤＳ１〜ＤＳ３を出力する。デジタル信号ＤＳ１〜ＤＳ３は、サーモメータコードである。

サブＡＤ変換器２１１〜２１３は、例えば図２５（ａ）に示すサブＡＤ変換器１５０と同じである。しきい値電圧の設定は、例えば図２５（ａ）に示すコンデンサＣ１５１，Ｃ１５２の容量値により設定される。そして、３つのサブＡＤ変換器１２１により、３ビットのサーモメータコードを生成する。変換部２６０は、３ビットのサーモメータコードＤＳ１〜ＤＳ３を２ビットのデジタル信号Ｄ［ｎ＋１，ｎ］に変換する。

図２７に示すように、サブＤＡ変換器２２１は、論理回路２７１，２７２、コンデンサＣ２２１、スイッチＳＷ２２１〜ＳＷ２２６を有している。
論理回路２７１は、制御端子ＣＬを介して入力される信号と、データ端子ＸＤを介して入力される信号を論理積演算して信号Ｓ２１を生成する。

論理回路２７２は、データ端子ＸＤを介して入力される信号を論理反転し、その反転後の信号と制御端子ＣＬを介して入力される信号を論理積演算して信号Ｓ２２を生成する。
コンデンサＣ２２１の第１端子はスイッチＳＷ２２１の第１端子に接続され、スイッチＳＷ２２１の第２端子は基準信号電圧ＶＲＥＦが供給される。コンデンサＣ２２１の第２端子はスイッチＳＷ２２２の第１端子に接続され、スイッチＳＷ２２２の第２端子にはコモン電圧ＶＣＭが供給される。

また、コンデンサＣ２２１の第１端子はスイッチＳＷ２２３，ＳＷ２２６の第１端子に接続され、コンデンサＣ２２１の第２端子はスイッチＳＷ２２４，ＳＷ２２５の第１端子に接続される。スイッチＳＷ２２３，ＳＷ２２５の第２端子は出力端子に接続され、スイッチＳＷ２２４，ＳＷ２２６の第２端子にコモン電圧ＶＣＭが供給される。スイッチＳＷ２２３，ＳＷ２２４は、信号Ｓ２１に応じてオンオフする。スイッチＳＷ２２５，ＳＷ２２６は、信号Ｓ２２に応じてオンオフする。

図２６に示すサブＤＡ変換器２２２，２２３は、サブＤＡ変換器２２１と同じである。
サブＤＡ変換器２２１〜２２３の制御端子ＣＬには、制御信号ＣＬＳが供給される。この制御信号ＣＬＳは、変換ステージ２００に対応する制御回路（図示略）により、ホールド・シグナル・ステートのときのＨレベル（他のステートのときはＬレベル）となるように生成される。

基準保持回路２３０は、３つのサブＤＡ変換器２３１〜２３３、コンデンサＣ２３１、スイッチＳＷ２３１，ＳＷ２３２を有している。各サブＤＡ変換器２３１〜２３３は、図２７に示すサブＤＡ変換器２２１と同じである。サブＤＡ変換器２３１〜２３３の制御端子ＣＬには、制御信号ＣＬＲが供給される。この制御信号ＣＬＲは、変換ステージ２００に対応する制御回路（図示略）により、ホールド・リファレンス・ステートのときにＨレベル（他のステートのときはＬレベル）となるように生成される。

サブＤＡ変換器２３１，２３２のデータ端子ＸＤは、配線ＶＳＳに接続されている。サブＤＡ変換器２３３のデータ端子ＸＤは、高電位電圧ＶＤＤが供給される配線に接続されている。

コンデンサＣ２３１の第１端子にはコモン電圧ＶＣＭが供給され、コンデンサＣ２３１の第２端子はスイッチＳＷ２３１の第１端子に接続され、スイッチＳＷ２３１の第２端子は供給経路２０１に接続されている。コンデンサＣ２３１の両端子間にはスイッチＳＷ２３２が接続されている。コンデンサＣ２３１の容量は、３つのサブＤＡ変換器２２１〜２２３に含まれるコンデンサ（図２６に示すコンデンサＣ２２１）の容量値の４倍に設定されている。

この基準保持回路２３０は、ホールド・リファレンス・ステートにおいて、１ＬＳＢに対応する基準信号電圧を生成する。
信号保持回路２４０は、コンデンサＣ２４１とスイッチＳＷ２４１を有している。コンデンサＣ２４１の第１端子はスイッチＳＷ２４１を介して供給経路２０１に接続され、コンデンサＣ２４１の第２端子にはコモン電圧ＶＣＭが供給される。コンデンサＣ２４１の容量値は、図２７に示すコンデンサＣ２２１の容量値の４倍に設定される。

増幅器２５０は、供給経路２０１の電位を増幅した電圧を出力する。増幅器２５０の増幅率は、４倍に設定されている。
以上記述したように、本実施形態によれば、以下の効果を奏する。

（３−１）２ビットのデジタル信号Ｄ［ｎ＋１，ｎ］を生成する変換ステージ２００を用いたＡ／Ｄ変換回路においても、上記各実施形態と同様に、良好な単調増加を得ることができる。

（第四実施形態）
図２８に示すように、変換ステージ３００は、基準信号電圧ＶＲＦＰ，ＶＲＦＮと入力信号電圧ＶＩＮＰ，ＶＩＮＮに基づいて、入力信号電圧ＶＩＮＰ，ＶＩＮＮをデジタル変換してデジタル信号Ｄ［３］を生成する。また、変換ステージ３００は、デジタル信号Ｄ［３］に基づいて、基準信号電圧ＶＲＦＰ，ＶＲＦＮと入力信号電圧ＶＩＮＰ，ＶＩＮＮに応じた入力信号電圧ＶＩ１Ｐ，ＶＩ１Ｎを生成する。さらに、変換ステージ３００は、基準信号電圧ＶＲＦＰ，ＶＲＦＮに基づいて、次段の変換ステージに対する基準信号電圧ＶＲ１Ｐ，ＶＲ１Ｎを生成する。

変換ステージ３００は、サブＡＤ変換器（「ｓｕｂＡ／Ｄ」と表記）３１０、サブＤＡ変換器（「Ｃ−Ｄ／Ａ」と表記）３２０、基準保持回路３３０、信号保持回路３４０、増幅器３５０、スイッチＳＷａ〜ＳＷｄを有している。

変換ステージ３００の外部入力端子Ｐ２１，Ｐ２２には、基準信号電圧ＶＲＦＰ，ＶＲＦＮと入力信号電圧ＶＩＮＰ，ＶＩＮＮが、異なるタイミングで供給される。
変換ステージ３００の外部入力端子Ｐ２１，Ｐ２２は、供給経路３０１，３０２に接続されている。サブＡＤ変換器３１０は、スイッチＳＷａ，ＳＷｃを介して供給経路３０１，３０２の基準信号電圧ＶＲＦＰ，ＶＲＦＮが供給される。また、サブＡＤ変換器３１０は、スイッチＳＷｂ，ＳＷｄを介して供給経路３０１，３０２の入力信号電圧ＶＩＮＰ，ＶＩＮＮが供給される。

サブＡＤ変換器３１０は、基準信号電圧ＶＲＦＰ，ＶＲＦＮと入力信号電圧ＶＩＮＰ，ＶＩＮＮをそれぞれ保持する。そして、サブＡＤ変換器３１０は、保持した電圧に基づいて、入力信号電圧ＶＩＮＰ，ＶＩＮＮをデジタル変換したデジタル信号Ｄ［３］を生成する。

図２９に示すように、サブＡＤ変換器３１０は、比較器３１１、コンデンサＣ３１１Ｐ，Ｃ３１２Ｐ，Ｃ３１１Ｎ，Ｃ３１２Ｎ、スイッチＳＷ３１１Ｐ〜ＳＷ３１５Ｐ，ＳＷ３１１Ｎ〜ＳＷ３１５Ｎを有している。

比較器３１１の反転入力端子はコンデンサＣ３１１Ｐ，Ｃ３１２Ｐの第１端子とスイッチＳＷ３１１Ｐの第１端子に接続され、スイッチＳＷ３１１Ｐの第２端子は低電位電圧ＶＳＳ（例えば０［Ｖ］）が供給される配線ＶＳＳに接続されている。コンデンサＣ３１１Ｐの第２端子はスイッチＳＷ３１２Ｐ，ＳＷ３１３Ｐの第１端子に接続されている。スイッチＳＷ３１２Ｐの第２端子は配線ＶＳＳに接続され、スイッチＳＷ３１３Ｐの第２端子には入力信号電圧ＶＩＮＰが供給される。コンデンサＣ３１２Ｐの第２端子はスイッチＳＷ３１４Ｐ，ＳＷ３１５Ｐの第１端子に接続されている。スイッチＳＷ３１４Ｐの第２端子には基準信号電圧ＶＲＦＰが供給され、スイッチＳＷ３１５Ｐの第２端子は配線ＶＳＳに接続される。なお、スイッチＳＷ３１３Ｐ，ＳＷ３１４Ｐの第２端子は、図２８に示す供給経路３０１に接続される。

比較器３１１の非反転入力端子はコンデンサＣ３１１Ｎ，Ｃ３１２Ｎの第１端子とスイッチＳＷ３１１Ｎの第１端子に接続され、スイッチＳＷ３１１Ｎの第２端子は低電位電圧ＶＳＳ（例えば０［Ｖ］）が供給される配線ＶＳＳに接続されている。コンデンサＣ３１１Ｎの第２端子はスイッチＳＷ３１２Ｎ，ＳＷ３１３Ｎの第１端子に接続されている。スイッチＳＷ３１２Ｎの第２端子は配線ＶＳＳに接続され、スイッチＳＷ３１３Ｎの第２端子には入力信号電圧ＶＩＮＮが供給される。コンデンサＣ３１２Ｎの第２端子はスイッチＳＷ３１４Ｎ，ＳＷ３１５Ｎの第１端子に接続されている。スイッチＳＷ３１４Ｎの第２端子には基準信号電圧ＶＲＦＮが供給され、スイッチＳＷ３１５Ｎの第２端子は配線ＶＳＳに接続される。なお、スイッチＳＷ３１３Ｎ，ＳＷ３１４Ｎの第２端子は、図２８に示す供給経路３０２に接続される。

サンプル・シグナル・ステートにおいて、スイッチＳＷ３１１Ｐ，ＳＷ３１３Ｐがオンされ、コンデンサＣ３１１Ｐに入力信号電圧ＶＩＮＰに応じた電荷を蓄積する。同様に、スイッチＳＷ３１１Ｎ，ＳＷ３１３Ｎがオンされ、コンデンサＣ３１１Ｎに入力信号電圧ＶＩＮＮに応じた電荷を蓄積する。サンプル・リファレンス・ステートにおいて、スイッチＳＷ３１１Ｐ，ＳＷ３１４Ｐがオンされ、コンデンサＣ３１２Ｐに基準信号電圧ＶＲＦＰに応じた電荷を蓄積する。同様に、スイッチＳＷ３１１Ｎ，ＳＷ３１４Ｎがオンされ、コンデンサＣ３１２Ｎに基準信号電圧ＶＲＦＮに応じた電荷を蓄積する。そして、コンパリソン・ステートにおいて、スイッチＳＷ３１２Ｐ，ＳＷ３１５Ｐ，ＳＷ３１２Ｎ，ＳＷ３１５Ｎがオンされ、入力信号電圧ＶＩＮＰ，ＶＩＮＮと基準信号電圧ＶＲＦＰ，ＶＲＦＮに応じて、比較器３１１から１ビットのデジタル信号Ｄ［３］が出力される。

図２８に示すように、サブＤＡ変換器１２２は、コンデンサＣ３２１とスイッチＳＷ３２１〜ＳＷ３２６を有している。コンデンサＣ３２１の第１端子はスイッチＳＷ３２１を介して供給経路３０１に接続され、コンデンサＣ３２１の第２端子はスイッチＳＷ３２２を介して供給経路３０２に接続されている。また、コンデンサＣ３２１の第１端子はスイッチＳＷ３２３，ＳＷ３２６の第１端子に接続され、コンデンサＣ３２１の第２端子はスイッチＳＷ３２４，ＳＷ３２５の第１端子に接続されている。スイッチＳＷ３２３，ＳＷ３２５の第２端子は供給経路３０１に接続され、スイッチＳＷ３２４，ＳＷ３２６の第２端子は供給経路３０２に接続されている。

スイッチＳＷ３２１，ＳＷ３２２がサンプル・リファレンス・ステートにおいてオンされ、コンデンサＣ３２１に基準信号電圧ＶＲＦＰ，ＶＲＦＮに応じた電荷を保持する。スイッチＳＷ３２３〜ＳＷ３２６は、ホールド・シグナル・ステートにおいて、デジタル信号Ｄに応じてオンオフされ、コンデンサＣ３２１の両端子を供給経路３０１，３０２に接続する。

基準保持回路３３０は、コンデンサＣ３３１，Ｃ３３２、スイッチＳＷ３３１〜ＳＷ３３５を有している。
コンデンサＣ３３１の第１端子はスイッチＳＷ３３１を介して供給経路３０１に接続され、コンデンサＣ３３１の第２端子はスイッチＳＷ３３２を介して供給経路３０２に接続される。コンデンサＣ３３２の第１端子はスイッチＳＷ３３３を介して供給経路３０１に接続され、コンデンサＣ３３２の第２端子はスイッチＳＷ３３４を介して供給経路３０２に接続される。そして、コンデンサＣ３３２の両端子間にはスイッチＳＷ３３５が接続される。

サンプル・リファレンス・ステートにおいて、先ず、スイッチＳＷ３３１，ＳＷ３３２がオンされ、コンデンサＣ３３１に基準信号電圧ＶＲＦＰ，ＶＲＦＮに応じた電荷を蓄積する。次いで、スイッチＳＷ３３３，ＳＷ３３４がオンされ、コンデンサＣ３３１の電荷がコンデンサＣ３３２に移動する。これにより、コンデンサＣ３３１，Ｃ３３２には、それぞれの容量値に応じた電荷が蓄積される。コンデンサＣ３３１，Ｃ３３２の容量値は、増幅器３５０の増幅率に応じて設定される。例えば、増幅器３５０の増幅率を「２」とすると、コンデンサＣ３３１，Ｃ３３２の容量値は互いに等しく設定され（容量比＝１：１）、基準信号電圧ＶＲＦＰ，ＶＲＦＮの１／２に応じた電荷がコンデンサＣ３３１に蓄積される。

信号保持回路３４０は、コンデンサＣ３４１とスイッチＳＷ３４１，ＳＷ３４２を有している。コンデンサＣ３４１の第１端子は、スイッチＳＷ３４１を介して供給経路３０１に接続され、コンデンサＣ３４１の第２端子は、スイッチＳＷ３４２を介して供給経路３０２に接続されている。スイッチＳＷ３４１，ＳＷ３４２は、サンプル・シグナル・ステートにおいてオンされ、コンデンサＣ３４１は入力信号電圧ＶＩＮＰ，ＶＩＮＮに応じた電荷を蓄積する。また、スイッチＳＷ３４１，ＳＷ３４２は、ホールド・シグナル・ステートにてオンされる。これにより、サブＤＡ変換器３２０のコンデンサＣ３２１と，信号保持回路３４０のコンデンサＣ３４１における電荷量は、入力信号電圧ＶＩＮＰ，ＶＩＮＮと基準信号電圧ＶＲＦＰ，ＶＲＦＮの残差電圧に応じた値となる。

増幅器３５０は、差動増幅器３５１、コンデンサＣ３５１，Ｃ３５２、スイッチＳＷ３５１〜ＳＷ３５４を有している。スイッチＳＷ３５１の第１端子は供給経路３０１に接続され、スイッチＳＷ３５１の第２端子は差動増幅器３５１の反転入力端子に接続されている。差動増幅器３５１の反転出力端子と反転入力端子の間には、コンデンサＣ３５１とスイッチＳＷ３５２がそれぞれ接続されている。差動増幅器３５１の反転出力端子は外部出力端子Ｐ２３に接続されている。スイッチＳＷ３５３の第１端子は供給経路３０２に接続され、スイッチＳＷ３５３の第２端子は差動増幅器３５１の非反転入力端子に接続されている。差動増幅器３５１の非反転出力端子と非反転入力端子の間には、コンデンサＣ３５２とスイッチＳＷ３５４がそれぞれ接続されている。差動増幅器３５１の非反転出力端子は外部出力端子Ｐ２４に接続されている。

ホールド・シグナル・ステートにおいてスイッチＳＷ３５１，ＳＷ３５３がオンされ、差動増幅器３５１から入力信号電圧ＶＩ１Ｐ，ＶＩ１Ｎが出力される。ホールド・リファレンス・ステートにおいて、スイッチＳＷ３５１，ＳＷ３５３がオンされ、差動増幅器３５１から基準信号電圧ＶＲ１Ｐ，ＶＲ１Ｎが出力される。スイッチＳＷ３５２，ＳＷ３５４は、サンプル・シグナル・ステート又はサンプル・リファレンス・ステートにおいてオンされ、コンデンサＣ３５１，Ｃ３５２の両端子の電位を等しくする。なお、ホールド・リファレンス・ステート又はホールド・シグナル・ステートと異なるタイミングでコンパリソン・ステートとなるようにした場合、そのコンパリソン・ステートにおいてスイッチＳＷ３５２，ＳＷ３５４をオンしてもよい。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（４−１）入力信号電圧ＶＩＮＰ，ＶＩＮＮと基準信号電圧ＶＲＦＰ．ＶＲＦＮに基づいてデジタル信号Ｄを生成する変換ステージ３００用いたＡ／Ｄ変換回路においても、上記各実施形態と同様に、良好な単調増加を得ることができる。

（別の実施形態）
尚、上記各実施形態は、以下の態様で実施してもよい。
・第二実施形態に対し、各ステートを互いに異なるタイミングで行うようにしてもよい。この場合、クロック信号生成回路において、実行するステートに応じて状態制御信号を生成する。

・上記第三実施形態では、２ビットのデジタル信号を生成する変換ステージについて説明したが、３ビット以上の複数ビットのデジタル信号を生成する変換ステージとしてもよい。第四実施形態の変換ステージについても同様に、２ビット以上のデジタル信号を出力するようにしてもよい。

また、異なるビット数のデジタル信号を生成する変換ステージを含むＡ／Ｄ変換回路としてもよい。例えば、１ビットのデジタル信号を生成する変換ステージと、２ビットのデジタル信号を生成する変換ステージを含むＡ／Ｄ変換回路としてもよい。また、１ビットの変換ステージと２ビットの変換ステージと３ビット以上の変換ステージを含むＡ／Ｄ変換回路としてもよい。

・上記実施形態の変換ステージを含むサブＡＤ変換器と、他の形式のサブＡＤ変換器（例えば、逐次比較型サブＡＤ変換器）を含むＡ／Ｄ変換回路としてもよい。
・第二〜第四実施形態のように、電荷共有型のＤ／Ａ変換器（ＣＤＡＣ）を用いた変換ステージ１０１〜１０４，２００，３００の場合、静的な基準信号電圧（ＶＲＥＦ等）を必要としない。このため、各変換ステージにおける増幅器１２５，２５０，３５０を、電圧電流増幅を行う電流電圧増幅器（例えば、Ｇｍアンプ）としてもよい。Ｇｍアンプを用いた場合、例えば図１７に示す変換ステージ１０１における供給経路１２６の電圧Ｖ１１は、図２４において一点鎖線で示すように変化する。そして、２段目の変換ステージ１０２、３段目の変換ステージ１０３における供給経路１２６の電圧Ｖ１２，Ｖ１３は、同様に、図２４において一点鎖線で示すように変化する。例えば、Ｇｍアンプは、オペアンプに対して消費電力が小さいため、低消費電力化を図ることができる。

上記各実施の形態から把握できる技術的思想を以下に記載する。（付記１）
直列に縦続接続された複数の変換ステージを有し、
前記変換ステージは、
入力電圧を保持する信号保持回路と、
第１基準電圧に基づいて前記入力電圧をデジタル信号に変換するアナログデジタル変換器と、
前記デジタル信号と前記第１基準電圧と前記入力電圧とに応じた第１電圧を生成するデジタルアナログ変換器と、
前記第１電圧を増幅して出力電圧を生成する増幅器と、
前記第１基準電圧に比例した保持電圧を保持する基準保持回路と、を含み、
前記増幅器は前記保持電圧を増幅して第２基準電圧を生成すること、を特徴とするアナログデジタル変換回路。（付記２）
前記複数の変換ステージのうちの第１の変換ステージの増幅器が生成する出力電圧を前記第１の変換ステージの後段に接続される第２の変換ステージの入力電圧として入力し、
前記第１の変換ステージの増幅器が生成する第２基準電圧を前記第２の変換ステージの第１基準電圧として入力すること、を特徴とする付記１に記載のアナログデジタル変換回路。（付記３）
前記変換ステージを、前記入力電圧を保持する第１の状態と、前記第１基準電圧に応じた前記保持電圧を保持する第２の状態と、前記出力電圧を生成する第３の状態と、前記第２基準電圧を生成する第４の状態に制御する制御回路を有すること、を特徴とする付記１または２に記載のアナログデジタル変換回路。（付記４）
前記制御回路は、前記入力電圧と前記第１基準電圧に応じた前記デジタル信号の生成を、前記第３の状態または前記第４の状態において行うように前記変換ステージを制御すること、を特徴とする付記３に記載のアナログデジタル変換回路。（付記５）
前記変換ステージを、前記入力電圧を保持する第１の状態と、前記第１基準電圧に応じた前記保持電圧を保持する第２の状態と、前記入力電圧と前記第１基準電圧に応じたデジタル信号を生成する第３の状態と、前記出力電圧を生成する第４の状態と、前記第２基準電圧を生成する第５の状態に制御する制御回路を有すること、を特徴とする付記１または２に記載のアナログデジタル変換回路。（付記６）
前記アナログデジタル変換器は、前記第１の状態において前記入力電圧を保持し、前記第２の状態において前記第１基準電圧を保持し、保持した前記第１基準電圧に基づいてしきい値電圧を生成し、保持した前記入力電圧と前記しきい値電圧とを比較して前記デジタル信号を生成すること、を特徴とする付記３〜５の何れか一つに記載のアナログデジタル変換回路。（付記７）
前記デジタルアナログ変換器は、前記第２の状態において前記第１基準電圧を保持し、前記第３の状態において、前記信号保持回路にて保持された前記入力電圧にたいして、保持した前記第１基準電圧を前記デジタル信号に応じて加減算して前記第１電圧を生成すること、を特徴とする付記３〜６の何れか一つに記載のアナログデジタル変換回路。（付記８）
前記デジタルアナログ変換器は、電荷共有型のデジタルアナログ変換器であること、を特徴とする付記１〜７の何れか一つに記載のアナログデジタル変換回路。（付記９）
前記増幅器は、コンデンサとスイッチを含むスイッチトキャパシタ増幅器であること、を特徴とする付記１〜８の何れか一つに記載のアナログデジタル変換回路。（付記１０）
前記増幅器は、電流電圧増幅器であること、を特徴とする付記１〜８の何れか一つに記載のアナログデジタル変換回路。（付記１１）
直列に縦続接続された複数の変換ステージを含むアナログデジタル変換回路の制御方法であって、
前記変換ステージを、
入力電圧を保持する第１の状態と、
第１基準電圧に応じた保持電圧を保持する第２の状態と、
前記第１基準電圧に基づいて前記入力電圧をデジタル信号に変換する第３の状態と、
前記デジタル信号と前記基準電圧と前記入力電圧とに応じた第１電圧を増幅器により増幅して出力電圧を生成する第４の状態と、
前記増幅器により前記保持電圧を増幅して第２基準電圧を生成する第５の状態と、に制御すること、を特徴とするアナログデジタル変換回路の制御方法。（付記１２）
所定段の前記変換ステージを前記第５の状態に制御したとき、前記所定段の変換ステージの後段の変換ステージを前記第２の状態に制御し、
前記所定段の変換ステージを前記第４の状態に制御したとき、前記所定段の変換ステージの後段の変換ステージを前記第１の状態に制御すること、を特徴とする付記１１に記載のアナログデジタル変換回路の制御方法。（付記１３）
前記変換ステージを、前記第１の状態、前記第３の状態、前記第２の状態、前記第４の状態、の順番に制御し、
前記第４の状態を、前記第１の状態または前記第３の状態と同時に制御すること、を特徴とする付記１１または１２に記載のアナログデジタル変換回路の制御方法。

１１〜１４，１０１〜１０４，２００，３００ 変換ステージ
Ｄ，Ｄ［３］〜Ｄ［０］ デジタル信号
ＶＩＮ，ＶＩ１〜ＶＩ３ 入力信号電圧
ＶＲＥＦ，ＶＲ１〜ＶＲ３ 基準信号電圧
１２４，２４０，３４０ 信号保持回路
１２３，２３０，３３０ 基準保持回路
２１，１２１，１５０，２１１〜２１３，３１０ サブＡＤ変換器
２２，１２２，２２１〜２２３，３２０ サブＤＡ変換器
２５，１２５，２５０，３５０ 増幅器

Claims (10)

1. 直列に縦続接続された複数の変換ステージを有し、
   前記変換ステージは、
   入力電圧を保持する信号保持回路と、
   第１基準電圧に基づいて前記入力電圧をデジタル信号に変換するアナログデジタル変換器と、
   前記デジタル信号と前記第１基準電圧と前記入力電圧とに応じた第１電圧を生成するデジタルアナログ変換器と、
   増幅器と、
   前記増幅器に応じて前記第１基準電圧に比例した保持電圧を保持する基準保持回路と、
   前記変換ステージの状態に応じて前記第１電圧または前記保持電圧のいずれか一方を前記増幅器に供給するスイッチと、を含み、
   前記増幅器は、前記変換ステージの状態に応じて、前記供給された前記第１電圧を増幅して出力電圧を生成し、前記供給された保持電圧を増幅して第２基準電圧を生成すること、を特徴とするアナログデジタル変換回路。
2. 前記複数の変換ステージのうちの第１の変換ステージの増幅器が生成する出力電圧を前記第１の変換ステージの後段に接続される第２の変換ステージの入力電圧として入力し、
   前記第１の変換ステージの増幅器が生成する第２基準電圧を前記第２の変換ステージの第１基準電圧として入力すること、
   を特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記変換ステージを、前記入力電圧を保持する第１の状態と、前記第１基準電圧に応じた前記保持電圧を保持する第２の状態と、前記出力電圧を生成する第３の状態と、前記第２基準電圧を生成する第４の状態に制御する制御回路を有すること、を特徴とする請求項１または２に記載のアナログデジタル変換回路。
4. 前記制御回路は、前記入力電圧と前記第１基準電圧に応じた前記デジタル信号の生成を、前記第３の状態または前記第４の状態において行うように前記変換ステージを制御すること、を特徴とする請求項３に記載のアナログデジタル変換回路。
5. 前記変換ステージを、前記入力電圧を保持する第１の状態と、前記第１基準電圧に応じた前記保持電圧を保持する第２の状態と、前記入力電圧と前記第１基準電圧に応じた前記デジタル信号を生成する第３の状態と、前記出力電圧を生成する第４の状態と、前記第２基準電圧を生成する第５の状態に制御する制御回路を有すること、を特徴とする請求項１または２に記載のアナログデジタル変換回路。
6. 前記アナログデジタル変換器は、前記第１の状態において前記入力電圧を保持し、前記第２の状態において前記第１基準電圧を保持し、保持した前記第１基準電圧に基づいてしきい値電圧を生成し、保持した前記入力電圧と前記しきい値電圧とを比較して前記デジタル信号を生成すること、を特徴とする請求項３〜５の何れか一項に記載のアナログデジタル変換回路。
7. 前記デジタルアナログ変換器は、前記第２の状態において前記第１基準電圧を保持し、前記第３の状態において、前記信号保持回路にて保持された前記入力電圧にたいして、保持した前記第１基準電圧を前記デジタル信号に応じて加減算して前記第１電圧を生成すること、を特徴とする請求項３〜６の何れか一項に記載のアナログデジタル変換回路。
8. 前記デジタルアナログ変換器は、電荷共有型のデジタルアナログ変換器であること、を特徴とする請求項１〜７の何れか一項に記載のアナログデジタル変換回路。
9. 直列に縦続接続された複数の変換ステージを含むアナログデジタル変換回路の制御方法であって、
   前記変換ステージを、
   入力電圧を保持する第１の状態と、
   第１基準電圧に応じた保持電圧を保持する第２の状態と、
   前記第１基準電圧に基づいて前記入力電圧をデジタル信号に変換する第３の状態と、
   前記デジタル信号と前記第１基準電圧と前記入力電圧とに応じた第１電圧をスイッチにより増幅器に供給し前記増幅器により増幅して出力電圧を生成する第４の状態と、
   前記保持電圧を前記スイッチにより前記増幅器に供給し前記増幅器により増幅して第２基準電圧を生成する第５の状態と、に制御すること、を特徴とするアナログデジタル変換回路の制御方法。
10. 所定段の前記変換ステージを前記第５の状態に制御したとき、前記所定段の変換ステージの後段の変換ステージを前記第２の状態に制御し、
    前記所定段の変換ステージを前記第４の状態に制御したとき、前記所定段の変換ステージの後段の変換ステージを前記第１の状態に制御すること、
    を特徴とする請求項９に記載のアナログデジタル変換回路の制御方法。