JPH06114568A - 直流抵抗溶接装置の溶接電流制御装置 - Google Patents
直流抵抗溶接装置の溶接電流制御装置Info
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- JPH06114568A JPH06114568A JP4268980A JP26898092A JPH06114568A JP H06114568 A JPH06114568 A JP H06114568A JP 4268980 A JP4268980 A JP 4268980A JP 26898092 A JP26898092 A JP 26898092A JP H06114568 A JPH06114568 A JP H06114568A
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Abstract
(57)【要約】
【目的】直流抵抗溶接装置の製作コストを低減するとと
もに、装置の小型化を図ることを可能とした直流抵抗溶
接装置の溶接電流制御装置を提供する。 【構成】直流抵抗溶接装置10はサーチコイルSCと、
積分回路24と、演算回路26と、溶接コントローラ3
0とを備え、溶接トランスTのコアCに巻着されたサー
チコイルSCによって、コアCに生ずる磁束の変化を電
圧VC として検出する。前記電圧VC は積分回路24で
積分され、且つ演算回路26で実験によって求められた
定数Kとの乗算が行われる。このようにして求められた
電圧VP に基づいて溶接コントローラ30は1次溶接電
流I1 を生成するための制御パルスの幅を制御するた
め、ワークWに供給される溶接電流IW を容易に制御す
ることができる。
もに、装置の小型化を図ることを可能とした直流抵抗溶
接装置の溶接電流制御装置を提供する。 【構成】直流抵抗溶接装置10はサーチコイルSCと、
積分回路24と、演算回路26と、溶接コントローラ3
0とを備え、溶接トランスTのコアCに巻着されたサー
チコイルSCによって、コアCに生ずる磁束の変化を電
圧VC として検出する。前記電圧VC は積分回路24で
積分され、且つ演算回路26で実験によって求められた
定数Kとの乗算が行われる。このようにして求められた
電圧VP に基づいて溶接コントローラ30は1次溶接電
流I1 を生成するための制御パルスの幅を制御するた
め、ワークWに供給される溶接電流IW を容易に制御す
ることができる。
Description
【0001】
【産業上の利用分野】本発明は直流抵抗溶接装置の溶接
電流制御装置に関し、一層詳細には、直流抵抗溶接装置
に配設された溶接トランスの鉄心に生ずる磁束の変化を
検出し、該検出結果に基づいて溶接電流を制御する直流
抵抗溶接装置の溶接電流制御装置に関する。
電流制御装置に関し、一層詳細には、直流抵抗溶接装置
に配設された溶接トランスの鉄心に生ずる磁束の変化を
検出し、該検出結果に基づいて溶接電流を制御する直流
抵抗溶接装置の溶接電流制御装置に関する。
【0002】
【従来の技術】従来から、種々のワークを溶接するため
に、直流抵抗溶接装置が多用されている。この種の直流
抵抗溶接装置1の概略構成を図5に示す。
に、直流抵抗溶接装置が多用されている。この種の直流
抵抗溶接装置1の概略構成を図5に示す。
【0003】前記直流抵抗溶接装置1において、ワーク
Wに溶接電流を通電する作用について説明する。
Wに溶接電流を通電する作用について説明する。
【0004】電源2から出力される交流がコンバータ回
路3で直流に変換され、この直流がインバータ回路4に
対して出力される。
路3で直流に変換され、この直流がインバータ回路4に
対して出力される。
【0005】一方、溶接コントローラ5は図示しない記
憶回路から読み取った目標溶接電流IT に基づいて制御
パルスPT を生成し、この制御パルスPT をインバータ
回路4に対して出力する。インバータ回路4は前記制御
パルスPT によって前記コンバータ回路3から出力され
る直流を高周波交流に変換する。
憶回路から読み取った目標溶接電流IT に基づいて制御
パルスPT を生成し、この制御パルスPT をインバータ
回路4に対して出力する。インバータ回路4は前記制御
パルスPT によって前記コンバータ回路3から出力され
る直流を高周波交流に変換する。
【0006】前記高周波交流は溶接トランス回路6の図
示しない1次巻線に1次溶接電流として通電され、この
1次溶接電流によって溶接トランス回路6の2次巻線に
2次電圧が誘起される。前記2次電圧によって溶接ガン
部7に挟持されたワークWに溶接電流IW が通電され
て、溶接がなされる。
示しない1次巻線に1次溶接電流として通電され、この
1次溶接電流によって溶接トランス回路6の2次巻線に
2次電圧が誘起される。前記2次電圧によって溶接ガン
部7に挟持されたワークWに溶接電流IW が通電され
て、溶接がなされる。
【0007】この場合、溶接トランス回路6の2次巻線
と溶接ガン部7との間にトロイダルコイル等からなる電
流検出器8が配設され、溶接ガン部7に通電される溶接
電流IW をフィードバックデータとして検出し、このデ
ータを溶接コントローラ5に対して出力する。溶接コン
トローラ5は電流検出器8に検出された溶接電流IWと
前記目標溶接電流IT とを比較して、一致していない場
合は一致させるべく自動制御工学でいうところの操作量
の制御を行う。
と溶接ガン部7との間にトロイダルコイル等からなる電
流検出器8が配設され、溶接ガン部7に通電される溶接
電流IW をフィードバックデータとして検出し、このデ
ータを溶接コントローラ5に対して出力する。溶接コン
トローラ5は電流検出器8に検出された溶接電流IWと
前記目標溶接電流IT とを比較して、一致していない場
合は一致させるべく自動制御工学でいうところの操作量
の制御を行う。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
従来技術における溶接電流の制御方法では、フィードバ
ックデータを高価で大型のトロイダルコイルによって検
出しているため、直流抵抗溶接装置の製作コストを低減
することができないとともに、装置の小型化を達成する
ことができないという問題がある。
従来技術における溶接電流の制御方法では、フィードバ
ックデータを高価で大型のトロイダルコイルによって検
出しているため、直流抵抗溶接装置の製作コストを低減
することができないとともに、装置の小型化を達成する
ことができないという問題がある。
【0009】本発明はこのような従来の問題を解決する
ためになされたものであって、直流抵抗溶接装置の製作
コストを低減するとともに、装置の小型化を図ることを
可能とした直流抵抗溶接装置の溶接電流制御装置を提供
することを目的とする。
ためになされたものであって、直流抵抗溶接装置の製作
コストを低減するとともに、装置の小型化を図ることを
可能とした直流抵抗溶接装置の溶接電流制御装置を提供
することを目的とする。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、溶接トランスの鉄心に巻着され、前記
溶接トランスの1次巻線に通電される1次電流によって
前記鉄心に生ずる磁束の変化を電圧として検出する磁束
変化検出手段と、前記磁束変化検出手段に検出された電
圧を積分して積分電圧を生成する積分手段と、前記積分
電圧と予め設定された設定値との演算を行う演算手段
と、前記演算手段の出力値に基づいて溶接トランスの1
次巻線に通電される1次溶接電流を制御する溶接電流制
御手段と、を備えることを特徴とする。
めに、本発明は、溶接トランスの鉄心に巻着され、前記
溶接トランスの1次巻線に通電される1次電流によって
前記鉄心に生ずる磁束の変化を電圧として検出する磁束
変化検出手段と、前記磁束変化検出手段に検出された電
圧を積分して積分電圧を生成する積分手段と、前記積分
電圧と予め設定された設定値との演算を行う演算手段
と、前記演算手段の出力値に基づいて溶接トランスの1
次巻線に通電される1次溶接電流を制御する溶接電流制
御手段と、を備えることを特徴とする。
【0011】
【作用】本発明に係る直流抵抗溶接装置の溶接電流制御
装置では、溶接トランスの鉄心に巻着された磁束変化検
出手段が、前記溶接トランスの1次巻線に通電される1
次電流によって前記鉄心に生ずる磁束の変化を電圧とし
て検出し、当該電圧を積分手段が積分して積分電圧を生
成する。
装置では、溶接トランスの鉄心に巻着された磁束変化検
出手段が、前記溶接トランスの1次巻線に通電される1
次電流によって前記鉄心に生ずる磁束の変化を電圧とし
て検出し、当該電圧を積分手段が積分して積分電圧を生
成する。
【0012】次いで、演算手段が前記積分電圧と予め設
定された設定値との演算を行い、得られた演算結果に基
づいて溶接電流制御手段が溶接トランスの1次巻線に通
電される1次溶接電流を制御する。このため、磁束変化
検出手段に検出された溶接トランスの鉄心に生ずる磁束
の変化によって、溶接電流を生成する1次溶接電流を制
御することができる。
定された設定値との演算を行い、得られた演算結果に基
づいて溶接電流制御手段が溶接トランスの1次巻線に通
電される1次溶接電流を制御する。このため、磁束変化
検出手段に検出された溶接トランスの鉄心に生ずる磁束
の変化によって、溶接電流を生成する1次溶接電流を制
御することができる。
【0013】
【実施例】次に、本発明に係る直流抵抗溶接装置の溶接
電流制御装置について、好適な実施例を挙げ、添付の図
面を参照しながら以下詳細に説明する。
電流制御装置について、好適な実施例を挙げ、添付の図
面を参照しながら以下詳細に説明する。
【0014】図1は本発明を実施する直流抵抗溶接装置
10の全体構成を示すブロック図である。
10の全体構成を示すブロック図である。
【0015】直流抵抗溶接装置10は交流電源12から
出力される交流を全波整流するコンバータ回路14と、
前記全波整流された直流を高周波交流に変換する複数の
スイッチング素子であるトランジスタS1〜S4からな
るインバータ回路16と、前記高周波交流の1次溶接電
流I1 によって2次電圧V2 を誘起する溶接トランスT
および前記2次電圧V2 によって通電される2次溶接電
流I2 を整流して溶接電流IW を生成するダイオードD
1、D2から構成される溶接トランス回路18と、前記
溶接トランス回路18から供給される溶接電流IW によ
ってワークWの溶接を行う溶接ガン部20とを備える。
出力される交流を全波整流するコンバータ回路14と、
前記全波整流された直流を高周波交流に変換する複数の
スイッチング素子であるトランジスタS1〜S4からな
るインバータ回路16と、前記高周波交流の1次溶接電
流I1 によって2次電圧V2 を誘起する溶接トランスT
および前記2次電圧V2 によって通電される2次溶接電
流I2 を整流して溶接電流IW を生成するダイオードD
1、D2から構成される溶接トランス回路18と、前記
溶接トランス回路18から供給される溶接電流IW によ
ってワークWの溶接を行う溶接ガン部20とを備える。
【0016】前記溶接トランスTは1次巻線N1 、2次
巻線N2 、およびコアCから構成され、このコアCには
サーチコイルSCが巻着される。
巻線N2 、およびコアCから構成され、このコアCには
サーチコイルSCが巻着される。
【0017】さらに、直流抵抗溶接装置10は前記サー
チコイルSCから出力される電圧V C の絶対値|VC |
を出力する絶対値回路22と、この絶対値回路22から
出力される絶対値|VC |を積分する積分回路24と、
前記積分回路24から出力される電圧VS に予め設定さ
れた定数Kを乗ずる演算を行う演算回路26と、前記演
算回路26の出力電圧をサンプルホールドするサンプル
ホールド回路28と、サンプルホールド回路28から出
力される電圧VP に基づいて前記インバータ回路16を
付勢するための駆動パルスのパルス幅を制御する溶接コ
ントローラ30とを備える。
チコイルSCから出力される電圧V C の絶対値|VC |
を出力する絶対値回路22と、この絶対値回路22から
出力される絶対値|VC |を積分する積分回路24と、
前記積分回路24から出力される電圧VS に予め設定さ
れた定数Kを乗ずる演算を行う演算回路26と、前記演
算回路26の出力電圧をサンプルホールドするサンプル
ホールド回路28と、サンプルホールド回路28から出
力される電圧VP に基づいて前記インバータ回路16を
付勢するための駆動パルスのパルス幅を制御する溶接コ
ントローラ30とを備える。
【0018】図2は溶接コントローラ30の構成を示す
ブロック図である。
ブロック図である。
【0019】溶接コントローラ30は制御回路32を備
え、制御回路32は中央処理装置(以下、CPUとい
う)34と、予備通電制御、本通電遅延制御、スローア
ップ制御、本通電制御並びに擬似溶接中止制御等を行う
ためのプログラムを格納するROM36と、前記CPU
34が演算結果を一時的に記憶するとともに予め設定さ
れた目標溶接電流IT 等の設定値を記憶するRAM38
と、図示しない入力手段としてのキーボードおよびディ
スプレイとしてのCRT等が接続されるとともに、前記
サンプルホールド回路28の出力端子、積分回路24お
よび演算回路26が接続されるインタフェース回路(以
下、I/Fという)40とから構成される。
え、制御回路32は中央処理装置(以下、CPUとい
う)34と、予備通電制御、本通電遅延制御、スローア
ップ制御、本通電制御並びに擬似溶接中止制御等を行う
ためのプログラムを格納するROM36と、前記CPU
34が演算結果を一時的に記憶するとともに予め設定さ
れた目標溶接電流IT 等の設定値を記憶するRAM38
と、図示しない入力手段としてのキーボードおよびディ
スプレイとしてのCRT等が接続されるとともに、前記
サンプルホールド回路28の出力端子、積分回路24お
よび演算回路26が接続されるインタフェース回路(以
下、I/Fという)40とから構成される。
【0020】さらに、溶接コントローラ30は制御回路
32の出力端子に接続されるデジタル/アナログ(以
下、D/Aという)変換回路42と、このD/A変換回
路42から出力されるアナログ電圧と三角波発生回路4
4から出力される三角波とを比較する比較回路46と、
この比較回路46の出力と前記CPU34から出力され
る信号との論理積演算を行うANDゲート48と、AN
Dゲート48から出力されるパルスをA相ドライブ回路
50およびB相ドライブ回路52に分配するパルス制御
回路54とを備える。
32の出力端子に接続されるデジタル/アナログ(以
下、D/Aという)変換回路42と、このD/A変換回
路42から出力されるアナログ電圧と三角波発生回路4
4から出力される三角波とを比較する比較回路46と、
この比較回路46の出力と前記CPU34から出力され
る信号との論理積演算を行うANDゲート48と、AN
Dゲート48から出力されるパルスをA相ドライブ回路
50およびB相ドライブ回路52に分配するパルス制御
回路54とを備える。
【0021】前記A相ドライブ回路50およびB相ドラ
イブ回路52から出力される駆動パルスは、インバータ
回路16を構成するトランジスタS1〜S4のベースを
付勢する。
イブ回路52から出力される駆動パルスは、インバータ
回路16を構成するトランジスタS1〜S4のベースを
付勢する。
【0022】上記のように構成される直流抵抗溶接装置
10において、ROM36に記憶されたプログラムに従
って溶接電流IW がワークWに通電されたとき、溶接ト
ランスTのコアCに巻着されたサーチコイルSCによっ
て、1次巻線N1 の両端に生ずる1次電圧V1 と相似の
電圧VC を検出し、この電圧VC に基づいて、溶接トラ
ンスTの1次巻線N1 に通電される1次溶接電流I1 が
目標溶接電流IT に一致するように制御する作用につい
て、図1〜図4を参照しながら説明する。
10において、ROM36に記憶されたプログラムに従
って溶接電流IW がワークWに通電されたとき、溶接ト
ランスTのコアCに巻着されたサーチコイルSCによっ
て、1次巻線N1 の両端に生ずる1次電圧V1 と相似の
電圧VC を検出し、この電圧VC に基づいて、溶接トラ
ンスTの1次巻線N1 に通電される1次溶接電流I1 が
目標溶接電流IT に一致するように制御する作用につい
て、図1〜図4を参照しながら説明する。
【0023】オペレータによって定数Kが演算回路26
に設定され(ステップS1)、通電が開始されると(ス
テップS2)、RAM38からCPU34に読み出され
た目標溶接電流IT は、D/A変換回路42でアナログ
値に変換されて比較回路46に対して出力される。
に設定され(ステップS1)、通電が開始されると(ス
テップS2)、RAM38からCPU34に読み出され
た目標溶接電流IT は、D/A変換回路42でアナログ
値に変換されて比較回路46に対して出力される。
【0024】比較回路46は前記目標溶接電流IT と、
三角波発生回路44で生成される三角波とを比較し、前
記目標溶接電流IT が前記三角波より大となる時間だ
け、「H」となるパルスを出力する(ステップS3)。
この場合、比較回路46はD/A変換回路42から出力
されるアナログ電圧に比例した幅のパルスを生成するパ
ルス幅変調(PWM)回路を構成する。
三角波発生回路44で生成される三角波とを比較し、前
記目標溶接電流IT が前記三角波より大となる時間だ
け、「H」となるパルスを出力する(ステップS3)。
この場合、比較回路46はD/A変換回路42から出力
されるアナログ電圧に比例した幅のパルスを生成するパ
ルス幅変調(PWM)回路を構成する。
【0025】前記比較回路46によって生成されたパル
スはANDゲート48を介してパルス制御回路54に入
力され、パルス制御回路54はCPU34から出力され
る制御信号によって、前記入力されたパルスをA相ドラ
イブ回路50とB相ドライブ回路52とに振り分ける。
スはANDゲート48を介してパルス制御回路54に入
力され、パルス制御回路54はCPU34から出力され
る制御信号によって、前記入力されたパルスをA相ドラ
イブ回路50とB相ドライブ回路52とに振り分ける。
【0026】前記A相ドライブ回路50から出力される
A相パルスによってインバータ回路16を構成するトラ
ンジスタS1およびS4のベースが付勢され(図4
(a)参照)、B相ドライブ回路52から出力されるB
相パルスによってトランジスタS2およびS3が付勢さ
れる(ステップS4)(図4(b)参照)。前記A相パ
ルスおよびB相パルスはCPU34に入力される。
A相パルスによってインバータ回路16を構成するトラ
ンジスタS1およびS4のベースが付勢され(図4
(a)参照)、B相ドライブ回路52から出力されるB
相パルスによってトランジスタS2およびS3が付勢さ
れる(ステップS4)(図4(b)参照)。前記A相パ
ルスおよびB相パルスはCPU34に入力される。
【0027】このとき、CPU34は第1のA相パルス
(図4A1参照)のポジティブエッジに同期して(図4
参照)、積分回路24に対して、その内容を消去する
ためのクリア信号を出力する(図4参照)(ステップ
S5)。
(図4A1参照)のポジティブエッジに同期して(図4
参照)、積分回路24に対して、その内容を消去する
ためのクリア信号を出力する(図4参照)(ステップ
S5)。
【0028】一方、第1のA相パルスによってトランジ
スタS1およびS4が付勢され、溶接トランス回路18
の1次巻線N1 に1次溶接電流I1 の通電が開始される
と(図4(c)参照)(ステップS6)、この1次溶接
電流I1 によってコアCに誘起された磁束Φの変化がサ
ーチコイルSCに検出され、サーチコイルSCは前記磁
束の変化に対応した電圧VC を出力する(図4(d)参
照)。前記サーチコイルSCから出力される電圧VC は
サーチコイルSCの巻数をnとすると、VC =n×(d
Φ/dt)で求められる。
スタS1およびS4が付勢され、溶接トランス回路18
の1次巻線N1 に1次溶接電流I1 の通電が開始される
と(図4(c)参照)(ステップS6)、この1次溶接
電流I1 によってコアCに誘起された磁束Φの変化がサ
ーチコイルSCに検出され、サーチコイルSCは前記磁
束の変化に対応した電圧VC を出力する(図4(d)参
照)。前記サーチコイルSCから出力される電圧VC は
サーチコイルSCの巻数をnとすると、VC =n×(d
Φ/dt)で求められる。
【0029】次いで、CPU34は第1のA相パルスの
ネガティブエッジを読み取ったとき(図4参照)、積
分回路24のクリア信号を解除するため(図4参
照)、積分回路24はサーチコイルSCから絶対値回路
22を介して出力される絶対値|VC |の積分を開始す
る(図4参照)(ステップS7)。
ネガティブエッジを読み取ったとき(図4参照)、積
分回路24のクリア信号を解除するため(図4参
照)、積分回路24はサーチコイルSCから絶対値回路
22を介して出力される絶対値|VC |の積分を開始す
る(図4参照)(ステップS7)。
【0030】前記積分回路24から出力される積分され
た電圧VS は演算回路26で定数K(A/V・μS)が
乗算され(ステップS8)、1次溶接電流I1 のピーク
値に相当する電圧VP が出力される。この電圧VP はサ
ンプルホールド回路28でホールドされ(ステップS
9)、溶接コントローラ30のCPU34に読み取られ
る。
た電圧VS は演算回路26で定数K(A/V・μS)が
乗算され(ステップS8)、1次溶接電流I1 のピーク
値に相当する電圧VP が出力される。この電圧VP はサ
ンプルホールド回路28でホールドされ(ステップS
9)、溶接コントローラ30のCPU34に読み取られ
る。
【0031】ここで、本願発明者は、A相パルスが
「L」になってから1次溶接電流I1 が「0」になるま
での期間(図4参照)に、サーチコイルSCから出力
される電圧VC の絶対値を積分した値が、1次溶接電流
I1 の尖頭値IP に比例することを突き止め、さらに、
この場合における比例の定数Kを実験によって求めた。
「L」になってから1次溶接電流I1 が「0」になるま
での期間(図4参照)に、サーチコイルSCから出力
される電圧VC の絶対値を積分した値が、1次溶接電流
I1 の尖頭値IP に比例することを突き止め、さらに、
この場合における比例の定数Kを実験によって求めた。
【0032】溶接コントローラ30は読み取った1次溶
接電流I1 の尖頭値IP を置換した電圧VP から1次溶
接電流I1 の実効値を演算によって求める。
接電流I1 の尖頭値IP を置換した電圧VP から1次溶
接電流I1 の実効値を演算によって求める。
【0033】次いで、CPU34はこの溶接ポイントに
おける溶接が終了したか否かを判定し(ステップS1
0)、終了した場合は1次溶接電流I1 の制御を終了
し、通電が終了しない場合は前記ステップS9において
読み取った電圧VP に基づいて1次溶接電流I1 を目標
溶接電流IT と一致させるべく、次に出力される第2の
A相パルス(図4A2参照)のパルス幅を演算するとと
もに(ステップS11)、ステップS4における「B相
パルスの出力」を実行する。
おける溶接が終了したか否かを判定し(ステップS1
0)、終了した場合は1次溶接電流I1 の制御を終了
し、通電が終了しない場合は前記ステップS9において
読み取った電圧VP に基づいて1次溶接電流I1 を目標
溶接電流IT と一致させるべく、次に出力される第2の
A相パルス(図4A2参照)のパルス幅を演算するとと
もに(ステップS11)、ステップS4における「B相
パルスの出力」を実行する。
【0034】この場合、サンプルホールド回路28から
読み取った1次溶接電流I1 のピーク値に相当する電圧
VP は自動制御工学でいうところの「フィードバック
量」であり、CPU34は「加え合わせ点」において前
記「フィードバック量」とRAM38から読み出した目
標溶接電流IT との差である「動作信号」を演算によっ
て求め、補正値である「操作量」を出力する。
読み取った1次溶接電流I1 のピーク値に相当する電圧
VP は自動制御工学でいうところの「フィードバック
量」であり、CPU34は「加え合わせ点」において前
記「フィードバック量」とRAM38から読み出した目
標溶接電流IT との差である「動作信号」を演算によっ
て求め、補正値である「操作量」を出力する。
【0035】このようにA相ドライブ回路50から出力
されるA相パルスのパルス幅がサーチコイルSCから出
力される電圧VC に基づいて制御され、B相ドライブ回
路52から出力されるB相パルスのパルス幅についても
同様に制御される。
されるA相パルスのパルス幅がサーチコイルSCから出
力される電圧VC に基づいて制御され、B相ドライブ回
路52から出力されるB相パルスのパルス幅についても
同様に制御される。
【0036】以上説明したように、本実施例によれば、
サーチコイルSCに検出された電圧VC の絶対値|VC
|を絶対値回路22で演算し、この絶対値|VC |を積
分回路24で積分して電圧VS を求める。前記電圧VS
に実験によって得られた定数Kを演算回路26で乗算し
て電圧VP を求める。この電圧VP は通電された1次溶
接電流I1 の尖頭値IP を置換した電圧VP であるた
め、電圧VP をフィードバックデータとして、目標溶接
電流IT を補正する。
サーチコイルSCに検出された電圧VC の絶対値|VC
|を絶対値回路22で演算し、この絶対値|VC |を積
分回路24で積分して電圧VS を求める。前記電圧VS
に実験によって得られた定数Kを演算回路26で乗算し
て電圧VP を求める。この電圧VP は通電された1次溶
接電流I1 の尖頭値IP を置換した電圧VP であるた
め、電圧VP をフィードバックデータとして、目標溶接
電流IT を補正する。
【0037】従って、溶接トランスTのコアCに巻着さ
れたサーチコイルSCの出力によって、1次溶接電流I
1 を容易に制御することが可能となる。
れたサーチコイルSCの出力によって、1次溶接電流I
1 を容易に制御することが可能となる。
【0038】
【発明の効果】本発明に係る直流抵抗溶接装置の溶接電
流制御装置では、高価で大型の電流検出器を配設するこ
となく、磁束変化検出手段に検出された溶接トランスの
鉄心に生ずる磁束の変化によって、溶接電流を生成する
1次溶接電流を制御することができるため、直流抵抗溶
接装置の製作コストを低減することができるとともに、
直流抵抗溶接装置の小型化を実現することが可能となる
という効果を奏する。
流制御装置では、高価で大型の電流検出器を配設するこ
となく、磁束変化検出手段に検出された溶接トランスの
鉄心に生ずる磁束の変化によって、溶接電流を生成する
1次溶接電流を制御することができるため、直流抵抗溶
接装置の製作コストを低減することができるとともに、
直流抵抗溶接装置の小型化を実現することが可能となる
という効果を奏する。
【図1】本発明を実施する直流抵抗溶接装置の全体構成
を示すブロック図である。
を示すブロック図である。
【図2】図1の実施例に示す装置における溶接コントロ
ーラの構成を示すブロック図である。
ーラの構成を示すブロック図である。
【図3】図1の実施例に示す装置において、溶接電流を
制御する動作を示すフローチャートである。
制御する動作を示すフローチャートである。
【図4】図1の実施例に示す装置において、インバータ
回路を付勢するA相パルスおよびB相パルスからなる制
御パルスに対するサーチコイルの出力のタイミングを示
すタイミングチャートである。
回路を付勢するA相パルスおよびB相パルスからなる制
御パルスに対するサーチコイルの出力のタイミングを示
すタイミングチャートである。
【図5】従来技術に係る直流抵抗溶接装置の構成を示す
ブロック図である。
ブロック図である。
10…直流抵抗溶接装置 14…コンバータ回路 16…インバータ回路 18…溶接トランス回路 20…溶接ガン部 22…絶対値回路 24…積分回路 26…演算回路 28…サンプルホールド回路 30…溶接コントローラ 32…制御回路 34…CPU 36…ROM 38…RAM 40…I/F 42…D/A変換回路 46…比較回路 50…A相ドライブ回路 52…B相ドライブ回路 54…パルス制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮永 健二 埼玉県狭山市新狭山1−10−1 ホンダエ ンジニアリング株式会社内
Claims (1)
- 【請求項1】溶接トランスの鉄心に巻着され、前記溶接
トランスの1次巻線に通電される1次電流によって前記
鉄心に生ずる磁束の変化を電圧として検出する磁束変化
検出手段と、 前記磁束変化検出手段に検出された電圧を積分して積分
電圧を生成する積分手段と、 前記積分電圧と予め設定された設定値との演算を行う演
算手段と、 前記演算手段の出力値に基づいて溶接トランスの1次巻
線に通電される1次溶接電流を制御する溶接電流制御手
段と、 を備えることを特徴とする直流抵抗溶接装置の溶接電流
制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4268980A JPH07115209B2 (ja) | 1992-10-07 | 1992-10-07 | 直流抵抗溶接装置の溶接電流制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4268980A JPH07115209B2 (ja) | 1992-10-07 | 1992-10-07 | 直流抵抗溶接装置の溶接電流制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06114568A true JPH06114568A (ja) | 1994-04-26 |
JPH07115209B2 JPH07115209B2 (ja) | 1995-12-13 |
Family
ID=17465984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4268980A Expired - Lifetime JPH07115209B2 (ja) | 1992-10-07 | 1992-10-07 | 直流抵抗溶接装置の溶接電流制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07115209B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61189882A (ja) * | 1985-02-19 | 1986-08-23 | Dengensha Mfg Co Ltd | 抵抗溶接機用制御装置の二次導体監視装置 |
JPS62192276A (ja) * | 1986-02-17 | 1987-08-22 | Miyachi Denshi Kk | 制振鋼板の抵抗溶接方法及び装置 |
JPS6384774A (ja) * | 1986-09-26 | 1988-04-15 | Daihatsu Motor Co Ltd | 溶接用2次ケ−ブルの短絡検知装置 |
-
1992
- 1992-10-07 JP JP4268980A patent/JPH07115209B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61189882A (ja) * | 1985-02-19 | 1986-08-23 | Dengensha Mfg Co Ltd | 抵抗溶接機用制御装置の二次導体監視装置 |
JPS62192276A (ja) * | 1986-02-17 | 1987-08-22 | Miyachi Denshi Kk | 制振鋼板の抵抗溶接方法及び装置 |
JPS6384774A (ja) * | 1986-09-26 | 1988-04-15 | Daihatsu Motor Co Ltd | 溶接用2次ケ−ブルの短絡検知装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH07115209B2 (ja) | 1995-12-13 |
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