JP2008226459A - 半導体記憶装置 - Google Patents

Abstract

【課題】連続的な（間断の無い）カラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度向上を図る。
【解決手段】リフレッシュ動作の要求信号refpre(ref)を内部発生し、バースト動作を行うとともに、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにした半導体記憶装置であって、前記バースト動作時に、チップイネーブル信号(/CE1)があれば、ワード線リセット信号を内部で発生して、ワード線をリセットして動作を終了するように構成する。
【選択図】図１０

Description

本発明は半導体記憶装置に関し、特に、高速動作を必要とするＤＲＡＭコアを使用する半導体記憶装置に関する。

従来、ＤＲＡＭ（Dynamic Random Access Memory）コアを備えた半導体記憶装置を高速アクセスするには、バースト動作が行われている。このバースト動作は、ロウアドレスを固定とし、コラムアドレスを外部クロックに同期して変化させることで、１ワード毎のデータをアクセス（書き込み／読み出し）するものである。そのため、バースト長は、コラムアドレスの長さに限定されることになっている。

近年、半導体記憶装置の様々な用途に伴って、ユーザによっては、バースト動作に関しても、コラムアドレスの長さ以上のバースト長（Burst Length：ＢＬ長）を持たせたバースト動作が要求される場合もある。そこで、１ワード毎のデータアクセスを超えて、複数ワードのデータアクセスを行うことのできるバースト動作機能を有する半導体記憶装置の提供が要望されている。

一般的に、半導体記憶装置（メモリ）は、高速アクセスが必要な場合にはバースト動作を行うことが多い。この場合のバースト動作とは、外部からＲＥＡＤ／ＷＲＩＴＥコマンド（読み出し／書き込み命令）が投入される際に与えられるアドレスを初期値とし、それ以降の必要なアドレスを内部発生させ、外部信号（外部クロックＣＬＫ）に同期して外部とのデータの入出力を高速に行うものである。ＳＤＲＡＭ（Synchronous ＤＲＡＭ）等にその機能がある。（例えば、特許文献１〜６参照。）

近年、半導体記憶装置のバースト動作に関して、コラムアドレスの長さ以上のバースト長が必要とされることがある。すなわち、半導体記憶装置のバースト動作として、１ワード毎のデータアクセスを超えて、複数ワードのデータアクセスが必要とされることがある。

特開平４−１５７６９３号公報 特開平１０−１４４０７３号公報 特開平１１−２８３３８５号公報 特開平１１−３５３８７４号公報 特開２０００−１１６４５号公報 特開２０００−８２２８７号公報

ところで、コラムアドレスの長さ以上のバースト長（ＢＬ長）を実現するには、バースト動作中にロウアドレスを変化させてワード線を切り替え、動作を継続させる必要がある。また、１サイクル内でコラム信号（ＣＬ信号）をタイミングをずらして複数回出力する場合、必要に応じて複数のＣＬ信号（センスアンプ活性化後に、メモリコアにおけるセルデータを取り出す信号）のＣＬ信号−ＣＬ信号間、または、ＣＬ信号が全て出力された後に、ワード線を切り替えなければならない。

また、非同期ＳＲＡＭ（Static Random Access Memory ）インターフェース（擬似ＳＲＡＭ：Pseudo SRAM）を採用する場合は、内部でリフレッシュ動作を行いつつバースト動作を行わなければならないため、内部リフレッシュ要求の発生と、ワード線切り替え要求の発生が重なる場合の対処も必要になる。さらに、バースト動作は、動作終了時にメモリコアを動作させる必要があるため、リカバリタイム（動作終了から次動作開始までの間隔）が長くなってしまうことにもなる。

本発明は、事実上バースト長の制限無しのバースト動作を有すると共に、リカバリタイムを最短にすることが可能な半導体記憶装置の提供を目的とする。

本発明の実施形態によれば、リフレッシュ動作の要求信号を内部発生し、バースト動作を行うとともに、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにした半導体記憶装置であって、前記バースト動作時に、チップイネーブル信号があれば、ワード線リセット信号を内部で発生して、ワード線をリセットして動作を終了することを特徴とする半導体記憶装置が提供される。

本発明によれば、リフレッシュ動作の要求信号を内部発生し、バースト動作を行う半導体記憶装置であって、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにしたことを特徴とする半導体記憶装置が提供される。

本発明の半導体記憶装置によれば、バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化することで、事実上バースト長の制限無しのバースト動作が可能になる。

ところで、バースト動作時のメモリコアへのデータ入出力タイミングを考慮すると、コア動作にはある程度の空き時間（ｔＣＬ）が存在する。本発明に係る半導体記憶装置は、この空き時間ｔＣＬを利用して、ワード線の切り替えとリフレッシュ動作を行う。また、本発明に係る半導体記憶装置は、コラム信号（ＣＬ信号）を複数回出力する場合、コラムアドレスに応じて各ＣＬ信号間にワード線切り替えを割り込ませる。また、本発明に係る半導体記憶装置は、内部リフレッシュ要求の発生とワード線切り替え要求の発生が重なる場合はワード線切り替えを優先させる。さらに、本発明に係る半導体記憶装置は、動作終了時の不要な動作を削減してリカバリタイムを短くする。

このように、本発明に係る半導体記憶装置によれば、バースト動作中のワード線切り替えとリフレッシュ動作が可能になり、事実上バースト長の制限無しのバースト動作を実現することができ、さらに、リカバリタイムを最短にすることができる。

本発明によれば、事実上バースト長の制限無しのバースト動作が可能であると共に、リカバリタイムを最短にすることが可能な半導体記憶装置を提供することができる。

以下、本発明に係る半導体記憶装置の実施例を、添付図面を参照して詳述する。
図１は本発明に係る半導体記憶装置の一実施例の全体構成を概略的に示すブロック図である。

図１において、参照符号１はバースト系コラム信号発生回路（バースト系ＣＬ発生回路）、２はコラム信号出力回路（ＣＬ出力回路）、３はワード線切り替え要求信号発生回路（ＷＬ切り替え要求信号発生回路）、４はワード線再立ち上げ信号発生回路（ＷＬ再立ち上げ信号発生回路）、５はリフレッシュ制御回路、６は２回目コラム信号カウンタ（ＣＬ２カウンタ）、７は書き残し書き込み要求信号発生回路（書き残しＷＲ要求信号発生回路）、そして、８は書き残し書き込み制御回路（書き残しＷＲ制御回路）を示している。また、参照符号９はプリチャージ制御回路、１０は最終書き込み制御回路（最終ＷＲ制御回路）、１１はコマンド発生回路、１２はクロック論理回路（ＣＬＫ論理回路）、１３はバースト長カウンタ（ＢＬカウンタ）、１４は通常コラム信号発生部（通常ＣＬ発生部）、１５はコア制御回路、そして、１６は入出力用アドレスカウンタを示している。さらに、参照符号１７はバーストコラムタイミング信号発生回路（バーストＣＬタイミング信号発生回路）、１８は入出力データ制御回路、１９はデータラッチ、２０はアドレスラッチ（ＡＤＤラッチ）、２１はコラム用アドレスカウンタ（ＣＬ用アドレスカウンタ）、２２はオシレータ（ＯＳＣ）、２３はアドレスデコーダ、そして、２４はメモリコアを示している。なお、図１は、各回路ブロック間における全ての接続関係を示すものではない。

ここで、図１に示す半導体記憶装置は、１サイクルで２回のコラム信号（２回のＣＬ信号：１回目コラム信号ＣＬ１および２回目コラム信号ＣＬ２）を出力し、１回のＣＬ信号あたり４ワード分、２回のＣＬ信号（ＣＬ１およびＣＬ２）で合計８ワード分のデータを読み出し／書き込み（ＲＥＡＤ／ＷＲＩＴＥ）する場合のものであり、例として、ＲＥＡＤ（レイテンシ＝２）が説明される。なお、レイテンシ＝２とは、読み出し命令（ＲＥＡＤコマンド）を投入して最初のクロック（ＣＬＫ）の立ち上がりから数えて２番目のＣＬＫの立ち上がりから最初のデータを外部に出力することを言う。

具体的に、１回のＣＬ信号で読み出す４ワードは、例えば、アドレスＡ００，Ａ０１で選択される４個のセグメントからそれぞれ１ワードずつ取り出される。このとき、１回目コラム信号ＣＬ１および２回目コラム信号ＣＬ２は、例えば、アドレスＡ０２が異なる。ここで、アドレスＡ００＝Ａ０１＝Ａ０２＝低レベル『Ｌ』のデータを「１」（１ワード目のデータ）とし、アドレスＡ００＝Ａ０１＝Ａ０２＝高レベル『Ｈ』まで（「１」〜「８」（１ワード目のデータ〜８ワード目のデータ）まで）番号を付けると、アドレス初期値がＡ００＝Ａ０１＝『Ｈ』でＡ０２＝『Ｌ』（「４」）の場合は、ＣＬ１で「１」〜「４」のデータが読み出され、ＣＬ２で「５」〜「８」のデータが読み出される。この時、最初の「１」〜「３」のデータは、外部に出力されない。「８」のデータを出力するＣＬＫから次のＣＬ信号を出力する。この動作は、ＢＬ長が終了するまで、または、／ＣＥ１（チップイネーブル端子）を『Ｌ』から『Ｈ』にすることによるＥＸＩＴコマンドがあるまで継続する。

なお、「１」〜「８」の８ワード分のデータは、メモリコア２４からデータラッチ１９に読み出されてラッチされ、ＣＬ出力回路２の出力（ＣＬ信号）に応じて入出力データ制御回路１８を介してデータ端子（ＤＱ）から出力される。

図２は図１の半導体記憶装置におけるバースト系コラム信号発生回路１およびコラム信号出力回路２の一例を示すブロック回路図であり、図３は図２の回路における基本読み出し動作を説明するための波形図である。

図２に示されるように、バースト系ＣＬ発生回路１は、フリップフロップ１０１〜１０４、遅延線１０５，１０６および複数の論理ゲートを備え、また、ＣＬ出力回路２は、インバータ２０１，２０２、ＮＡＮＤゲート２０３およびＮＯＲゲート２０４を備え、そして、ＣＬ出力回路２の出力（／ｃｌ）は遅延線２００を介してバースト系ＣＬ発生回路１に入力されている。

図２および図３に示されるように、コマンド投入時はバースト系ＣＬ信号発生回路１の入力（信号）／ｂａｃｔ，ｗｌｃｈｐ，ｅｎｄｍａｓｋはいずれも『Ｌ』で、入力／ｅｎｄｗｒｐ，／ｐｂｃｌは『Ｈ』、そして、出力（信号）／ｂｃｌは『Ｈ』で、出力ｃｌｍａｓｋは『Ｌ』である。

チップイネーブル信号／ＣＥ１が『Ｌ』になるとＲＥＡＤコマンドが発行され、ＲＥＡＤ動作が開始される。信号ｐｃｌは外部コマンド（バースト動作開始時）から通常経路で発生するパルスで、ワード線ＷＬの立ち上げからのタイミングを取ってコマンド投入から最速で出力される。この信号ｐｃｌがＣＬ出力回路２を介して最初のＣＬ信号／ｃｌ（１回目コラム信号ＣＬ１）になる。信号ｐｃｌはバースト系ＣＬ発生回路１内のフリップフロップ１０１をセットし、ノードｎ０１およびｎ０２を『Ｈ』および『Ｌ』にする。ＣＬ出力回路２から出力された１回目コラム信号ＣＬ１（／ｃｌ）は、遅延線２００で遅延されて信号ｐｃｌ２としてバースト系ＣＬ発生回路１に戻され、ＮＡＮＤゲート１０７を介してノードｎ０４に転送される（この時、ノードｎ０３は『Ｈ』となっている）。

ノードｎ０４の信号はフリップフロップ１０２をセットすると共に、遅延線１０５で遅延されてフリップフロップ１０１をリセットし、ノードｎ０１およびｎ０２を『Ｌ』および『Ｈ』にする。フリップフロップ１０２は、遅延線１０６による遅延の後に自己リセットをかけるので出力がパルス（／ｂｃｌ）となる。そして、信号／ｂｃｌは、ＣＬ出力回路２を介して２回目のＣＬ信号／ｃｌ（２回目コラム信号ＣＬ２）になる。ここで、２回目コラム信号ＣＬ２から再び信号ｐｃｌ２が発生するが、バースト系ＣＬ発生回路１内のノードｎ０１が『Ｌ』となっているため、ノードｎ０４は『Ｈ』のままとなって信号／ｂｃｌは出力されない。また、メモリコア２４から読み出された８ワードは、データラッチ１９にラッチされており、ＣＬＫの立ち上がりで１ワードずつ入出力データ制御回路１８を介してデータ端子（ＤＱ）から外部に出力される。なお、内部アドレスは初期値を保持し、その後はカウンタで内部発生する。Ａ００、Ａ０１は縮退されており、ＣＬ信号が出力されると内部アドレスをＡ０２からインクリメントする。

バースト動作を継続する場合は、ワード線ＷＬの立ち上げ動作がない限りは、最初のＣＬ１出力時以降はｐｃｌが出力されないので、バースト用ＣＬタイミング信号発生回路１７でデータ「８」を出力するＣＬＫから／ｐｂｃｌが出力され、フリップフロップ１０１および１０２がセットされる。フリップフロップ１０２は最初の２回目コラム信号ＣＬ２と同様の／ｂｃｌを出力し、ＣＬ出力回路２から信号／ｃｌが出力されるが、この場合は、この信号／ｃｌが次の１回目コラム信号ＣＬ１になる。この後は、前述したのと同様に、次の２回目ラムＣＬ２が出力される。

以上の動作は、チップイネーブル信号／ＣＥ１が『Ｈ』になる（ＥＸＩＴ）まで継続する。

次に、ワード線切り替え動作について説明する。
図４は図１の半導体記憶装置におけるワード線切り替え要求信号発生回路、ワード線再立ち上げ信号発生回路およびリフレッシュ制御回路の一例を示すブロック回路図であり、図５は図４の回路におけるワード線切り替え動作を説明するための波形図（ＣＬ２後）であり、そして、図６は図４の回路におけるワード線切り替え動作を説明するための波形図（ＣＬ１後）である。

図４に示されるように、ＷＬ切り替え要求信号発生回路３は、フリップフロップ３０１および複数の論理ゲートを備え、ＷＬ再立ち上げ信号発生回路４は、フリップフロップ４０１，４０２、遅延線４０３，４０４および複数の論理ゲートを備え、そして、リフレッシュ制御回路５は、フリップフロップ５０１〜５０３、遅延線５０４および複数の論理ゲートを備えている。

まず、図２に示すバースト系ＣＬ信号発生回路１において、入力（信号）／ｂａｃｔ，ｗｌｃｈｐ，ｅｎｄｍａｓｋはいずれも低レベル『Ｌ』で、出力（信号）／ｐｂｃｌは高レベル『Ｈ』であるとする。なお、アドレスＡ０２〜Ａ０６は、コラムの内部発生アドレス（外部アドレスとは逆相）を示している。また、図４に示すＷＬ切り替え要求信号発生回路３において、入力ｅｎｄｗｒ，ｃｅ１ｂ，／ａｃｔｓｅｔは『Ｈ』、ｗｒｉｔｅ，ｓｔｏｐは『Ｌ』、そして、出力ｗｌｃｈｐ，ｗｌｃｈは『Ｌ』であるとする。さらに、図４に示すＷＬ再立ち上げ信号発生回路４において、入力ａｃｔｉｖｅはメモリコア２４の活性化中に『Ｌ』になる信号であり、入力ｓｔｏｐは『Ｌ』、出力／ｂａｃｔは『Ｈ』であり、また、図４に示すリフレッシュ制御回路５において、出力ｒｅｆｐｒｅは『Ｌ』であるとする。なお、リフレッシュ制御回路５は、いまは動作しないものとする。

図５に示されるように、２回目コラム信号ＣＬ２の後にワード線を切り替える場合、内部コラムアドレスＡ０２〜Ａ０６が信号ＣＬ２の出力時（図４に示すＷＬ切り替え要求信号発生回路３に信号／ｃｌが入力した時）に最上位（全て『Ｌ』）になると、図４のＷＬ切り替え要求信号発生回路３から切り替え要求信号のｗｌｃｈｐ（パルス）とｗｌｃｈ（状態信号）が出力される。ここで、信号ｗｌｃｈは、ワード線（ＷＬ−０，ＷＬ−１）をリセットして、コア制御回路１５をリセットする。また、信号ｗｌｃｈｐは、図４のＷＬ再立ち上げ信号発生回路４におけるフリップフロップ４０１および４０２をセットする。ただし、フリップフロップ４０２のセットは、遅延線４０３によりフリップフロップ４０１がセットされるタイミングよりも遅くなる。フリップフロップ４０１がセットされると、図４のＷＬ再立ち上げ信号発生回路４におけるノードｎ０５が『Ｌ』となり、フリップフロップ４０２のセット情報出力を待たせる状態になる。

メモリコア２４の活性化中は、入力ａｃｔｉｖｅは『Ｌ』となっているが、コア制御回路１５のリセットが終了するタイミングで、入力ａｃｔｉｖｅは『Ｈ』になるようにタイミング設定されており、入力ａｃｔｉｖｅが『Ｈ』になるとフリップフロップ４０１がリセットされ、ノードｎ０５が『Ｈ』となり、遅延線４０４で決まる幅のパルス（／ｂａｃｔ）が出力される。信号／ｂａｃｔは、メモリコア２４の動作の通常経路を活性化し、遅延線４００でタイミングを調整された信号／ａｃｔｓｅｔとなり、ワード線を立ち上げる。なお、ロウアドレスは、信号／ｂａｃｔでカウントアップされる。この時、信号／ｂａｃｔは、図２に示すバースト系ＣＬ信号発生回路１に入力される。

バースト系ＣＬ信号発生回路１におけるノードｎ０２は『Ｈ』なので、フリップフロップ１０３がセットされ、信号ｃｌｍａｓｋが『Ｈ』になる。信号／ａｃｔｓｅｔは、通常経路の信号なので、ｐｃｌが出力される。ｐｃｌが出力されると不要な／ｃｌが発生してしまうので、ｃｌｍａｓｋが『Ｈ』の場合は、図２のＣＬ出力回路２内でｐｃｌが止められる。このように、２回目コラム信号ＣＬ２を出力した後にワード線をＷＬ−０からＷＬ−１へ切り替え、３回目のコラム信号（次の１回目コラム信号ＣＬ１）が発生するまでメモリコア２４は待機状態となる。その間、外部にはデータラッチ１９に保持されている８ワードのデータが順に入出力データ制御回路１８を介して、ＣＬＫに同期して出力される。なお、信号ｗｌｃｈは信号／ａｃｔｓｅｔでリセットされ、また、信号ｃｌｍａｓｋは次のコラム信号（ＣＬ信号）の出力まで保持される。

２回目コラム信号ＣＬ２でコラムアドレスを最上位にカウントアップすると、３回目コラム信号（次の１回目コラム信号）ＣＬ１を出力した後にワード線を切り替える必要がある。その場合は、次のようになる。

アドレス以外の信号の初期状態は、２回目コラム信号ＣＬ２の後にワード線を切り替える場合と同じである。図６に示されるように、１回目コラム信号ＣＬ１の出力時に信号ｗｌｃｈｐおよび信号ｗｌｃｈが出力され、図５と同様に、ワード線（ＷＬ−０，ＷＬ−１）およびメモリコア２４をリセットする。信号ｗｌｃｈｐは、図２のバースト系ＣＬ信号発生回路１に入力される。

バースト系ＣＬ信号発生回路１におけるノードｎ０２は『Ｌ』なので、フリップフロップ１０４がセットされ、ノードｎ０３を『Ｌ』にする。ノードｎ０３が『Ｌ』なので、１回目コラム信号ＣＬ１からの信号ｐｃｌ２が止められ、２回目コラム信号ＣＬ２を出力しない。図５と同様に、信号／ｂａｃｔが出力されて次のワード線（ＷＬ−１）が立ち上がる。信号ｃｌｍａｓｋは『Ｌ』となっているため、／ｂａｃｔ→／ａｃｔｓｅｔ→ｐｃｌという通常経路から信号／ｃｌが出力される。これが事実上、２回目コラム信号ＣＬ２になる。この２回目コラム信号ＣＬ２から信号ｐｃｌ２が出力されるが、図２のバースト系ＣＬ信号発生回路１におけるノードｎ０２は『Ｌ』なので、信号ｐｃｌ２は止められ、２回目コラム信号ＣＬ２の後に不要なＣＬ信号は出力されない。このように、１回目コラム信号ＣＬ１が出力された後にワード線をＷＬ−０からＷＬ−１へ切り替え、その後に通常経路から２回目コラム信号ＣＬ２を出力する。その間、上述した図５と同様に、外部にはデータラッチ１９に保持されている８ワードのデータが順に入出力データ制御回路１８を介して、ＣＬＫに同期して出力される。なお、信号ｗｌｃｈは信号／ａｃｔｓｅｔでリセットされ、また、信号ｃｌｍａｓｋは次のコラム信号の出力まで保持される。

次に、リフレッシュ動作について説明する。
図７は図４の回路におけるリフレッシュ動作を説明するための波形図である。

図４に示すリフレッシュ制御回路５の入力（信号）ａｃｔｉｖｅは、ＷＬ再立ち上げ信号発生回路４に入力される信号ａｃｔｉｖｅと同じものであり、また、入力（信号）ｒｅｆは、内部リングオシレータ（２２）で定期的に発生するリフレッシュ要求信号であり、さらに、入力（信号）ｃｌ２ｃｎｔは、２回目コラム信号ＣＬ２から生成されるリフレッシュ動作用のパルス（詳細は、後述する）である。なお、出力（信号）ｒｅｆａｃｔおよびｒｅｆｐｒｅが『Ｌ』にあるとする。また、その他の回路における入出力の初期状態は、ワード線の切り替え説明時と同様である。

まず、リフレッシュ要求信号ｒｅｆが発生すると、図４のリフレッシュ制御回路５内のフリップフロップ５０２がセットされ、ノードｎ０６が『Ｈ』になる。この時、ワード線が上がっている（メモリコア２４が活性化されている）ので、信号ａｃｔｉｖｅは『Ｌ』にあり、フリップフロップ５０１のノードｎ０７は『Ｌ』で、ノードｎ０６に『Ｈ』信号が出力するのを待たせている。この状態で、２回目コラム信号ＣＬ２が出力されると、信号ｃｌ２ｃｎｔが発生する。信号ｃｌ２ｃｎｔは、フリップフロップ５０３をセットし、信号ｒｅｆｐｒｅが『Ｈ』になる。信号ｒｅｆｐｒｅは、ワード線切り替え時の信号ｗｌｃｈと同様に、ワード線ＷＬおよびメモリコア２４をリセットする。さらに、ワード線切り替え時の信号ｗｌｃｈｐと同様に、図４のＷＬ再立ち上げ信号発生回路４におけるフリップフロップ４０１および４０２をセットする。

メモリコア２４がリセットされ、信号ａｃｔｉｖｅが『Ｈ』になると、フリップフロップ５０１が『Ｈ』になり信号ｒｅｆａｃｔが遅延線５０４で幅が決まるパルスとなって出力される。このとき、信号ｒｅｆｐｒｅもリセットされる。信号ｒｅｆａｃｔは、リフレッシュ動作の活性化信号となり、リフレッシュするワード線を立ち上げ、リフレッシュ動作が行われる。なお、信号ａｃｔｉｖｅは、リフレッシュ動作前に『Ｈ』になるが、その間、信号ｒｅｆｐｒｅは『Ｈ』を維持しているので、リフレッシュ動作中も図４のＷＬ再立ち上げ信号発生回路４内のフリップフロップ４０１はセット状態が保持される。

リフレッシュ動作が終了（オートプリチャージ）し、信号ａｃｔｉｖｅが『Ｈ』になると、ワード線切り替え時と同様に、信号／ｂａｃｔを出力し、ワード線を再立ち上げ（ロウアドレスはリフレッシュ前と同様）する。このとき、通常経路から信号ｐｃｌが出力されるが、図５と同様に、信号ｃｌｍａｓｋが『Ｈ』になるので、信号／ｃｌは出力されない。なお、ワード線切り替え時は、信号ｗｌｃｈは『Ｈ』なので、信号ｒｅｆａｃｔおよびｒｅｆｐｒｅも出力されない。

このように、リフレッシュ要求があれば、ＣＬ信号を出力した後の空き時間（ｔＣＬ）にリフレッシュ動作と、その後にワード線の再立ち上げを行うことができる。

次に、図４のリフレッシュ制御回路５に入力されている信号ｃｌ２ｃｎｔについて説明する。

図８は図１の半導体記憶装置における２回目コラム信号カウンタの一例を示すブロック回路図であり、図９は図８の回路における２回目コラム信号のカウント動作を説明するための波形図である。

図８に示されるように、ＣＬ２カウンタ６は、カウンタ６０１、遅延線６０２，６０３および複数の論理ゲートを備えている。

ところで、バースト読み出し動作における最初のメモリコアの動作は、ＣＬＫ（クロック）とは非同期に開始されるため、その時のＣＬ信号（オラム信号）と、次のＣＬＫからのＣＬ信号との間隔が詰まる場合がある。その詰まった間隔内ではリフレッシュ動作を行うことはできないため、ＣＬＫからのＣＬ信号出力以降にリフレッシュ動作を行う必要がある。

すなわち、図８および図９に示されるように、ＣＬ２カウンタ６は、２回目コラム信号ＣＬ２を常にカウントし、２回目コラム信号ＣＬ２が出力されると信号ｃｌ２ｃｎｔを出力し、それからまた２回目コラム信号ＣＬ２で信号ｃｌ２ｃｎｔを出力する。ワード線切り替え要求が発生した場合は、信号ｗｌｃｈでカウンタ６０１をリセットし、信号ｃｌ２ｃｎｔは出力せずにワード線切り替えを優先する。また、バースト動作開始時に出力されるコマンドパルス（ＣＭＤ）でもカウンタ６０１をリセットするようになっている。

次に、バースト読み出し（バーストＲＥＡＤ）動作終了時について説明する。
図１０は図１の半導体記憶装置における書き残し書き込み要求信号発生回路、書き残し書き込み制御回路およびプリチャージ制御回路の一例を示すブロック回路図である。ここで、入力（信号）ｓｔｏｐ，ｅｎｄｗｒ，ｗｌｃｈおよびｒｅｆｐｒｅは『Ｌ』にあるとする。

信号ｃｅ１ｂは、バースト長の終了またはＥＸＩＴコマンドの発生（チップイネーブル信号／ＣＥ１が『Ｌ』から『Ｈ』に変化）すると『Ｌ』になる信号である。２回目コラム信号ＣＬ２が発生すると（ただし、１回目コラム信号ＣＬ１で終了する場合は、１回目コラム信号ＣＬ１から）、メモリコア２４におけるセルのリストア完了を待って、信号／ｒｓｔが出力され、図１０に示すプリチャージ制御回路９におけるフリップフロップ９０１をセットする。この状態で、バースト長が終了またはＥＸＩＴコマンドが発生すると、信号ｃｅ１ｂおよびノードｎ１３が『Ｌ』になり、プリチャージ信号／ｐｒｅが出力され、ワード線ＷＬおよびメモリコア２４をリセットしてバースト動作を終了する。ワード線切り替え要求またはリフレッシュ動作要求があった場合は、信号ｗｌｃｈおよびｒｅｆｐｒｅがそれぞれ『Ｈ』になり、同様に、信号／ｐｒｅを発生させてリセット動作を行う。なお、プリチャージ制御回路９におけるフリップフロップ９０１は、次のＣＬ信号（／ｐｂｃｌ）でリセットされる。

次に、バースト書き込み（バーストＷＲＩＴＥ）の動作終了時について説明する。基本的な動作は、読み出し時と同じである。

なお、書き込み動作は、読み出し動作とは逆にＣＬＫ同期で８ワードのデータを取りこみ、保持した時点で（Ａ００＝Ａ０１＝Ａ０２＝『Ｈ』になった時点で）ＣＬＫの立ち上がりからＣＬ信号を発生させ、１回目コラム信号ＣＬ１で「１」〜「４」のデータ（１ワード目のデータ〜４ワード目のデータ）を、また、２回目コラム信号ＣＬ２で「５」〜「８」のデータ（５ワード目のデータ〜８ワード目のデータ）をメモリコア２４のセルに書き込む。

これは、バースト長（ＢＬ長）が終了するまで、または、チップイネーブル信号（チップイネーブル端子）／ＣＥ１を『Ｌ』から『Ｈ』にすることによるＥＸＩＴコマンドがあるまで継続する。ここで、書き込み動作が読み出し動作と大きく異なるのは、「８」のデータ取りこみＣＬＫ以外のＣＬＫで動作を終了する場合の対処である。読み出しの場合は、ＢＬ長終了、または、ＥＸＩＴコマンド発生の時点でメモリコアを含めた動作回路をただちにリセットすればよい。しかしながら、書き込みの場合は、もし、「７」のデータを受け取った時点でＢＬ長終了またはＥＸＩＴコマンドが発生すると、「１」〜「７」までを書き込むＣＬ信号をＣＬＫとは無関係（非同期）に発生させる必要がある。

図１１は図１０の回路における書き残し書き込み動作を説明するための波形図（その１）であり、データ「５」の書き込み動作で終了する場合を示すものである。ここで、図１０の書き残しＷＲ要求信号発生回路７の入力（信号）ｓｔｏｐは『Ｌ』となっており、ｗｒｉｔｅは書き込み時に『Ｈ』になる状態信号である。

図１０の書き残しＷＲ要求信号発生回路７および書き残しＷＲ制御回路８に入力される信号ＷＲ−ＣＭＤは、書き込み動作開始時に出力されるコマンドパルスである。書き込み時は、信号ＷＲ−ＣＭＤにより、ＷＲ要求信号発生回路７のフリップフロップ７０１およびＷＲ制御回路８のフリップフロップ８０１がセットされる。なお、図１０の書き残しＷＲ制御回路８の出力（信号）ｅｎｄｗｒは『Ｈ』、また、書き残しＷＲ要求信号発生回路７の出力／ｅｎｄｗｒｐおよびｅｎｄａｃｔは『Ｈ』にあるとする。また、ＷＲ要求信号発生回路７のフリップフロップ７０１は、ＣＬ信号の出力直前に信号／ｐｂｃｌによってリセットされるが、信号／ｒｓｔによって再びセットされる。さらに、ＷＲ要求信号発生回路７のフリップフロップ７０２は、ワード線ＷＬの立ち上げ時に出力される信号ｐｃｌによってセットされ、ノードｎ１１は『Ｈ』となっている。

以上の状態で、チップイネーブル信号／ＣＥ１が『Ｈ』になると（ＥＸＩＴコマンドを投入すると）、ｗｌｃｈ＝ｒｅｆｐｒｅ＝『Ｌ』であれば、ｅｎｄｗｒ＝『Ｈ』になるが、図１０のプリチャージ制御回路９内のノードｎ１３は『Ｈ』なので、信号／ｐｒｅは出力されない。一方、ＷＲ要求信号発生回路７のフリップフロップ７０１はセットされていて、ノードｎ１０は『Ｈ』にあるので、ｃｅ１ｂ＝『Ｌ』（且つ、ｓｔｏｐ＝ｗｌｃｈ＝ｒｅｆｐｒｅ＝『Ｌ』）ならば、図１０の書き残しＷＲ要求信号発生回路７から、遅延線７０４で幅の決まるパルスが信号／ｅｎｄｗｒｐとして出力される。信号／ｅｎｄｗｒｐは、フリップフロップ７０３をセットし、同時に信号ｅｎｄａｃｔを『Ｌ』にする（信号ｅｎｄａｃｔに関しては、後述する）。

信号／ｅｎｄｗｒｐは、プリチャージ制御回路９内のフリップフロップ９０１をリセットし、さらに、書き残しＷＲ制御回路８内の遅延線８０２による遅延時間の後に、書き残しＷＲ制御回路８のフリップフロップ８０１をリセットし、信号ｅｎｄｗｒを『Ｌ』にする。さらに、信号／ｅｎｄｗｒｐは、図２のバースト系ＣＬ信号発生回路１に入力され、１回目コラム信号ＣＬ１を発生させ、データ「１」〜「４」の書き込み動作を行い、さらに続いて、２回目コラム信号ＣＬ２が通常バースト動作同様に発生して、データ「５」の書き込み動作を行う。その後、２回目コラム信号ＣＬ２から信号／ｒｓｔが発生し、ｅｎｄｗｒ＝『Ｌ』，ｃｅ１ｂ＝『Ｈ』にあるので信号／ｐｒｅが発生し、リセット動作を行ってバースト書き込み動作が終了する。

最後の書き残し書き込み動作は、ＣＬＫとは非同期に行われる。以上では、書き残しＷＲＩＴＥ動作について説明したが、このままではリカバリタイムが長いという問題がある。以下に、その理由を示す。

（１） もし、データ「１」〜「４」の書き込みで終了する場合には、２回目コラム信号ＣＬ２は必要無いのに出力されてしまう。

（２） データ「８」の書き込みで終了する場合は、ＣＬＫからＣＬ信号を出力しデータ「８」まで書き込みを行ったにも関わらず、ＥＸＩＴコマンドから再びＣＬ信号を書き残し書き込みとして出力してしまう。

（３） 書き残し書き込みのＣＬ信号からワード線切り替え要求が発生する場合があり、その際には、必要が無いのにワード線切り替え動作を行ってしまう。

そこで、本実施例の半導体記憶装置においては、上記の問題を解決するために、以下のように構成している。

図１２は図１の半導体記憶装置における最終書き込み制御回路の一例を示す回路図であり、図１３および図１４は図１０および図１２の回路における書き残し書き込み動作（問題対策後の動作）を説明するための波形図である。ここで、図１３はデータ「４」の書き込みでＥＸＩＴした場合の波形であり、また、図１４はデータ「８」の書き込みでＥＸＩＴした場合の波形である。

最終ＷＲ制御回路１０の入力（信号）ｃｌｋｐは、バースト動作中のＣＬＫの立ち上がりから発生するパルスであり、ＥＸＩＴ後は『Ｌ』になる。信号ＷＡ０２は、ＣＬＫでカウントアップされる内部アドレスのＡ０２（ＣＬ信号用の内部Ａ０２とはカウントアップのタイミングが異なる）である。この回路内では、信号ｃｌｋｐが常に信号ＷＡ０２を取り込んでラッチしている。

図１４に示されるように、データ「４」の書き込みでＥＸＩＴした場合は、ノードｎ１４が『Ｌ』（Ａ０２＝『Ｌ』をラッチ）なので、書き残し書き込み時に信号ｅｎｄａｃｔが出力されると、信号ｅｎｄｍａｓｋは『Ｈ』になる。信号ｅｎｄｍａｓｋは、図２のバースト系ＣＬ信号発生回路１に入力され、１回目コラム信号ＣＬ１から発生する信号ｐｃｌ２を止めると共に、２回目コラム信号ＣＬ２の出力を止める。このとき、ｅｎｄｍａｓｋ＝『Ｈ』の場合は、１回目コラム信号ＣＬ１から信号／ｒｓｔを発生させるので（回路図は省略）、１回目コラム信号ＣＬ１からワード線ＷＬ、メモリコア２４をリセットし、動作を終了させる。なお、信号ｅｎｄｍａｓｋは、次コマンドが発生するまで保持される。

次に、図１４に示されるように、データ「８」の書き込みでＥＸＩＴした場合はノードｎ１４が『Ｈ』で、データ「８」のＣＬＫから信号／ｐｂｃｌが出力されるためフリップフロップ１００１がセットされて信号ｓｔｏｐが『Ｈ』になる。

信号ｓｔｏｐは、図１０の書き残しＷＲ要求信号発生回路７に入力され、信号／ｅｎｄｗｒｐの発生を止める。また、信号ｓｔｏｐは、図１０のプリチャージ制御回路９に入力され、信号ｅｎｄｗｒを無効にするので、ｃｅ１ｂ＝『Ｌ』であれば信号／ｐｒｅが発生し、ワード線ＷＬおよびメモリコア２４をリセットし、動作を終了させる。なお、信号ｓｔｏｐは、次のバースト動作まで保持される。このように、データ「８」の書き込みでＥＸＩＴした場合は、書き残し書き込みを行わない。

また、信号ｅｎｄｗｒは、図４のＷＬ切り替え要求発生回路３に入力され、書き残し書き込み中はワード切り替え要求（ｗｌｃｈｐ）を出力しないようになっている。

さらに、図４のＷＬ再立ち上げ信号発生回路４に信号ｓｔｏｐが入力され、データ「８」の書き込みでＥＸＩＴした場合は、ワード線ＷＬの再立ち上げは行わない。なお、データ「８」の書き込みでＥＸＩＴした場合であってワード切り替え要求が発生した場合は、図４のＷＬ切り替え要求発生回路３内のフリップフロップ３０１をリセットしないと、その後スタンバイ状態でリフレッシュ動作ができなくなる（ｗｌｃｈ＝『Ｈ』）ので、ｓｔｏｐ＝『Ｈ』且つｃｅ１ｂ＝『Ｌ』の場合は、フリップフロップ３０１をリセットして信号ｗｌｃｈを『Ｌ』にする。

このように、本発明に係る半導体記憶装置の実施例によれば、バースト動作中におけるワード線の切り替えとリフレッシュ動作を行って事実上バースト長の制限無しのバースト動作を可能にすると共に、リカバリタイムを最短にすることが可能になる。

（付記１） リフレッシュ動作の要求信号を内部発生し、バースト動作を行う半導体記憶装置であって、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにしたことを特徴とする半導体記憶装置。

（付記２） 付記１に記載の半導体記憶装置において、前記コラムアドレスはビット線に接続されたセンスアンプを選択し、且つ、前記ロウアドレスはワード線を選択することを特徴とする半導体記憶装置。

（付記３） 付記２に記載の半導体記憶装置において、前記バースト動作は、外部アドレスを初期アドレスとし、外部クロックに同期して前記コラムアドレスおよび前記ロウアドレスを変化させ、前記メモリコアをアクセスして複数のデータを一度に入出力し、前記外部クロックに同期して外部とデータの入出力を行うことを特徴とする半導体記憶装置。

（付記４） 付記１に記載の半導体記憶装置において、前記バースト動作時には、アドレスを内部発生し、該アドレスの下位ビットを前記コラムアドレスに設定すると共に、該アドレスの上位ビットを前記ロウアドレスに設定し、該コラムアドレスが最上位になると、次の外部クロックで該ロウアドレスをインクリメントすることを特徴とする半導体記憶装置。

（付記５） 付記１に記載の半導体記憶装置において、該半導体記憶装置は、
動作最初にワード線を立ち上げ、前記バースト動作中に外部クロックに同期してコラム信号を出力して前記データの入出力を行うことを特徴とする半導体記憶装置。

（付記６） 付記１〜５のいずれか１項に記載の半導体記憶装置において、前記メモリコアは、リフレッシュ動作が必要なＤＲＡＭメモリコアであることを特徴とする半導体記憶装置。

（付記７） 付記６に記載の半導体記憶装置において、前記ワード線は、前記コラムアドレスが最上位になるまで、或いは、リフレッシュ動作を行うまで、リセットされないことを特徴とする半導体記憶装置。

（付記８） 付記７に記載の半導体記憶装置において、前記コラムアドレスが最上位になると、その時のコラム信号からワード線切り替え要求信号を発生し、前記メモリコアにおけるセルのリストア時間を確保した後に前記ワード線をリセットし、予め設定された時間間隔の後に、次のロウアドレスのワード線に切り替えることを特徴とする半導体記憶装置。

（付記９） 付記８に記載の半導体記憶装置において、前記コラムアドレスが最上位になった後のワード線切り替え処理を、前記ワード線に対応するデータを読み出す前記外部クロックの所定数の時間内に行うことを特徴とする半導体記憶装置。

（付記１０） 付記１に記載の半導体記憶装置において、該半導体記憶装置は、バースト読み出し動作における最初のコラム信号を、外部クロックとは非同期に最速で出力することを特徴とする半導体記憶装置。

（付記１１） 付記１に記載の半導体記憶装置において、該半導体記憶装置は、バースト読み出し動作における最初のコラムアドレスが、コラムの最上位、最上位−１または最上位−２以外であれば、ワード線の切り替え中もデータを連続して出力し、且つ、外部クロックの同期を維持することを特徴とする半導体記憶装置。

（付記１２） 付記１１に記載の半導体記憶装置において、該半導体記憶装置は、バースト書き込み動作の場合、前記ワード線の切り替え中も常に外部データを前記外部クロックに同期させて連続して取りこむことを特徴とする半導体記憶装置。

（付記１３） 付記１に記載の半導体記憶装置において、該半導体記憶装置は、前記メモリコアからデータを取り出す際に、コラム信号を１回目コラム信号および２回目コラム信号の２回出力して２回に分けて取り出すことを特徴とする半導体記憶装置。

（付記１４） 付記１３に記載の半導体記憶装置において、該半導体記憶装置は、バースト書き込み動作の場合、前記ワード線の切り替え中も常に外部データを前記外部クロックに同期させて連続して取りこむことを特徴とする半導体記憶装置。

（付記１５） 付記１３に記載の半導体記憶装置において、前記１回目コラム信号は前記外部クロックに同期して出力され、且つ、前記２回目コラム信号は該１回目コラム信号から内部遅延回路により与えられる所定の時間間隔の後に出力されることを特徴とする半導体記憶装置。

（付記１６） 付記１５に記載の半導体記憶装置において、前記１回目コラム信号の出力時と前記２回目コラム信号の出力時とでロウアドレスが異なる場合は、該１回目コラム信号の出力と該２回目コラム信号の出力との間で前記ワード線の切り替えを行うことを特徴とする半導体記憶装置。

（付記１７） 付記１６に記載の半導体記憶装置において、さらに、
前記内部遅延回路により生成される前記２回目コラム信号の出力を止める回路を備え、前記ワード線を切り替えた後に、次のワード線立ち上げから通常経路と同じ経路でコラム信号を生成して前記２回目コラム信号として使用することを特徴とする半導体記憶装置。

（付記１８） 付記１７に記載の半導体記憶装置において、さらに、
前記内部遅延回路により３回目コラム信号を使用とするとき、該３回目コラム信号の出力を止める回路を備えることを特徴とする半導体記憶装置。

（付記１９） 付記１５に記載の半導体記憶装置において、前記１回目コラム信号の出力時と前記２回目コラム信号の出力時とでロウアドレスが等しく、次のコラム信号の出力時にロウアドレスが変化する場合は、該ロウアドレスが変化する前の２回目コラム信号から前記ワード線の切り替えを行うことを特徴とする半導体記憶装置。

（付記２０） 付記１９に記載の半導体記憶装置において、さらに、
前記ワード線を次ロウアドレスでの再立ち上げからコラム信号を出力しようとするとき、該コラム信号を停止する回路を備えることを特徴とする半導体記憶装置。

（付記２１） 付記６に記載の半導体記憶装置において、該半導体記憶装置は、前記バースト動作中にリフレッシュ動作の要求があれば、コラム信号が出力されるのを待って、前記メモリコアにおけるセルのリストア時間を確保した後にワード線をリセットしてリフレッシュ動作を行うことを特徴とする半導体記憶装置。

（付記２２） 付記２１に記載の半導体記憶装置において、前記バースト動作中のリフレッシュ動作の要求により行う前記リフレッシュ動作を、前記ワード線に対応するデータを読み出す前記外部クロックの所定数の時間内に行うことを特徴とする半導体記憶装置。

（付記２３） 付記２１に記載の半導体記憶装置において、前記外部とのデータ入出力を、連続した外部クロックに同期して行うことを特徴とする半導体記憶装置。

（付記２４） 付記２１に記載の半導体記憶装置において、前記リフレッシュ動作が終了すると、該リフレッシュ動作前に立ち上げていたワード線を予め設定された時間間隔の後に再立ち上げすることを特徴とする半導体記憶装置。

（付記２５） 付記６に記載の半導体記憶装置において、該半導体記憶装置は、前記バースト動作中に、リフレッシュ動作とワード線切り替え動作の両方の要求が発生した場合は、ワード線切り替え動作を優先することを特徴とする半導体記憶装置。

（付記２６） 付記１３に記載の半導体記憶装置において、さらに、
前記２回目コラム信号を数える２回目コラム信号カウンタを備えることを特徴とする半導体記憶装置。

（付記２７） 付記２６に記載の半導体記憶装置において、
前記バースト動作中にリフレッシュ要求があれば、該リフレッシュ要求を保持し、前記２回目コラム信号カウンタが前記２回目コラム信号を２回数えた時点でリフレッシュ動作を行うことを特徴とする半導体記憶装置。

（付記２８） 付記２６に記載の半導体記憶装置において、
前記２回目コラム信号カウンタは、ワード線切り替え要求があればリセットされることを特徴とする半導体記憶装置。

（付記２９） 付記２６に記載の半導体記憶装置において、
前記２回目コラム信号カウンタは、バースト動作開始直後にリセットされることを特徴とする半導体記憶装置。

（付記３０） 付記１に記載の半導体記憶装置において、該半導体記憶装置は、
前記バースト動作時に、動作終了信号があれば、ワード線リセット信号を内部で発生して、ワード線をリセットして動作を終了することを特徴とする半導体記憶装置。

（付記３１） 付記３０に記載の半導体記憶装置において、書き込み動作時に、前記動作終了信号が発生した時に前記メモリコアにまだ書き込んでいない残りのデータがあれば、外部クロックではなく該動作終了信号からコラム信号を生成し、該残りのデータを書き込むことを特徴とする半導体記憶装置。

（付記３２） 付記３０に記載の半導体記憶装置において、前記動作終了信号は、内部で発生、或いは、外部から与えられる信号であることを特徴とする半導体記憶装置。

（付記３３） 付記１に記載の半導体記憶装置において、１回の書き込み動作で複数のコラム信号を出力する場合でも、書き残し書き込み時に必要のないコラム信号は出力しないことを特徴とする半導体記憶装置。

（付記３４） 付記１に記載の半導体記憶装置において、書き残し書き込み時のコラム信号からワード線切り替え要求が発生しても、該書き残し書き込みの後に該ワード線切り替え動作を行わずに、該書き残し書き込みが終了すれば該ワード線をリセットしてバースト動作を終了することを特徴とする半導体記憶装置。

（付記３５） 付記１に記載の半導体記憶装置において、バースト書き込み動作の終了時に最終の外部クロックからコラム信号が発生する場合は、動作終了信号からコラム信号を生成せずにワード線をリセットして動作を終了することを特徴とする半導体記憶装置。

（付記３６） 付記３５に記載の半導体記憶装置において、前記最終の外部クロックからのコラム信号によりワード線切り替え要求が発生しても、該ワード線の立ち上げ動作を行わないことを特徴とする半導体記憶装置。

本発明に係る半導体記憶装置の一実施例の全体構成を概略的に示すブロック図である。 図１の半導体記憶装置におけるバースト系コラム信号発生回路およびコラム信号出力回路の一例を示すブロック回路図である。 図２の回路における基本読み出し動作を説明するための波形図である。 図１の半導体記憶装置におけるワード線切り替え要求信号発生回路、ワード線再立ち上げ信号発生回路およびリフレッシュ制御回路の一例を示すブロック回路図である。 図４の回路におけるワード線切り替え動作を説明するための波形図（ＣＬ２後）である。 図４の回路におけるワード線切り替え動作を説明するための波形図（ＣＬ１後）である。 図４の回路におけるリフレッシュ動作を説明するための波形図である。 図１の半導体記憶装置における２回目コラム信号カウンタの一例を示すブロック回路図である。 図８の回路における２回目コラム信号のカウント動作を説明するための波形図である。 図１の半導体記憶装置における書き残し書き込み要求信号発生回路、書き残し書き込み制御回路およびプリチャージ制御回路の一例を示すブロック回路図である。 図１０の回路における書き残し書き込み動作を説明するための波形図（その１）である。 図１の半導体記憶装置における最終書き込み制御回路の一例を示す回路図である。 図１０および図１２の回路における書き残し書き込み動作を説明するための波形図（その２）である。 図１０および図１２の回路における書き残し書き込み動作を説明するための波形図（その３）である。

符号の説明

１ バースト系コラム信号発生回路
２ コラム信号出力回路
３ ワード線切り替え要求信号発生回路
４ ワード線再立ち上げ信号発生回路
５ リフレッシュ制御回路
６ ２回目コラム信号カウンタ
７ 書き残し書き込み要求信号発生回路
８ 書き残し書き込み制御回路
９ プリチャージ制御回路
１０ 最終書き込み制御回路
１１ コマンド発生回路
１２ クロック論理回路
１３ バースト長カウンタ
１４ 通常コラム信号発生部
１５ コア制御回路
１６ 入出力用アドレスカウンタ
１７ バーストコラムタイミング信号発生回路
１８ 入出力データ制御回路
１９ データラッチ
２０ アドレスラッチ
２１ コラム用アドレスカウンタ
２２ オシレータ
２３ アドレスデコーダ
２４ メモリコア

Claims (5)

1. リフレッシュ動作の要求信号を内部発生し、バースト動作を行うとともに、該バースト動作中にメモリコアにアクセスするコラムアドレスおよびロウアドレスを変化させるようにした半導体記憶装置であって、
   前記バースト動作時に、チップイネーブル信号があれば、ワード線リセット信号を内部で発生して、ワード線をリセットして動作を終了することを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   書き込み動作時に、前記チップイネーブル信号が発生した時に前記メモリコアにまだ書き込んでいない残りのデータがあれば、外部クロックではなく該チップイネーブル信号からコラム信号を生成し、該残りのデータを書き込むことを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、１回の書き込み動作で複数のコラム信号を出力する場合でも、書き残し書き込み時に必要のないコラム信号は出力しないことを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、書き残し書き込み時のコラム信号からワード線切り替え要求が発生しても、該書き残し書き込みの後に該ワード線切り替え動作を行わずに、該書き残し書き込みが終了すれば該ワード線をリセットしてバースト動作を終了することを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、バースト書き込み動作の終了時に最終の外部クロックからコラム信号が発生する場合は、前記チップイネーブル信号からコラム信号を生成せずにワード線をリセットして動作を終了することを特徴とする半導体記憶装置。

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