JPH0611058B2 - Method for manufacturing heterojunction bipolar transistor - Google Patents
Method for manufacturing heterojunction bipolar transistorInfo
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- JPH0611058B2 JPH0611058B2 JP61214455A JP21445586A JPH0611058B2 JP H0611058 B2 JPH0611058 B2 JP H0611058B2 JP 61214455 A JP61214455 A JP 61214455A JP 21445586 A JP21445586 A JP 21445586A JP H0611058 B2 JPH0611058 B2 JP H0611058B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヘテロ接合バイポーラトランジスタの製造方法
に関する。The present invention relates to a method for manufacturing a heterojunction bipolar transistor.
近年の半導体の結晶成長技術の進展に伴って、優れた電
流駆動能力，高速高周波特性を有するヘテロ接合バイポ
ーラトランジスタの研究開発が盛んに行われている。ヘ
テロ接合バイポーラトランジスタにおいて、トランジス
タの高速高周波特性を表わす１つの指標である最大発振
周波数maxは次の(1)式で表わされる。Along with the recent progress in semiconductor crystal growth technology, research and development of heterojunction bipolar transistors having excellent current drive capability and high-speed and high-frequency characteristics have been actively conducted. In the heterojunction bipolar transistor, the maximum oscillation frequency max, which is one index showing the high speed and high frequency characteristics of the transistor, is expressed by the following equation (1).
ここで、Ｔは電流利得遮断周波数、ＲＢはベース抵
抗、ＣBCはトランジスタの真性領域のベース・コレクタ
接合容量、Ｃbcはトランジスタの外部領域のベース・コ
レクタ寄生接合容量である。 Here, T is the current gain cutoff frequency, R B is the base resistance, C BC is the base-collector junction capacitance in the intrinsic region of the transistor, and C bc is the base-collector parasitic junction capacitance in the external region of the transistor.
(1)式から分かるように、ヘテロ接合バイポーラトラン
ジスタにおいて、高速高周波動作を実現するためには、
外部領域のベース・コレクタ寄生接合容量Ｃbcを最小に
する必要がある。As can be seen from the equation (1), in the heterojunction bipolar transistor, in order to realize high-speed high-frequency operation,
It is necessary to minimize the base-collector parasitic junction capacitance C bc in the external region.
このために従来は、トランジスタが構成される基板に対
し表面側から外部ベース領域に選択的に高エネルギーで
酸素イオンなどを注入しベース・コレクタ接合部を絶縁
化することによりベース・コレクタ寄生接合容量を低減
していた。以下図面を用いて説明する。For this reason, conventionally, by selectively implanting oxygen ions with high energy into the external base region from the surface side of the substrate where the transistor is formed, the base-collector junction junction is insulated and the base-collector parasitic junction capacitance is increased. Was being reduced. This will be described below with reference to the drawings.
第５図は従来のヘテロ接合バイポーラトランジスタの一
例の半導体チップの断面図である。FIG. 5 is a sectional view of a semiconductor chip as an example of a conventional heterojunction bipolar transistor.
第５図において、半絶縁性基板１上にはGaAsのコレクタ
層２、GaAsのベース層３及びAlGaAsのエミッタ層４から
なるトランジスタが形成されている。このトランジスタ
の外部領域のベース・コレクタ寄生接合部６の容量Ｃbc
を低減するために、基板の表面側から選択的にコレクタ
層２に酸素イオンが注入された層７が設けられている。In FIG. 5, a transistor composed of a GaAs collector layer 2, a GaAs base layer 3 and an AlGaAs emitter layer 4 is formed on a semi-insulating substrate 1. The capacitance C bc of the base-collector parasitic junction 6 in the external region of this transistor
In order to reduce the above, a layer 7 in which oxygen ions are selectively implanted into the collector layer 2 from the surface side of the substrate is provided.
第５図に示したように、従来のヘテロ接合バイポーラト
ランジスタにおいては、コレクタ層２に基板の表面側か
ら酸素がイオン注入されるため、ベース層引出し電極３
３直下のベース層３の結晶構成には欠陥が生ずる。この
欠陥は熱処理の後にも一部残っており、ベース層２のキ
ャリヤはトラップされて、その結果ベース抵抗ＲＢが大
幅に増大する。As shown in FIG. 5, in the conventional heterojunction bipolar transistor, since oxygen is ion-implanted into the collector layer 2 from the surface side of the substrate, the base layer extraction electrode 3
A defect occurs in the crystal structure of the base layer 3 immediately below 3. Some of these defects remain even after the heat treatment, the carriers in the base layer 2 are trapped, and as a result, the base resistance R B is significantly increased.
このために、(1)式から分かるようにＣbcは低減されて
もＲＢは大きくなっているため、このような従来のヘテ
ロ接合バイポーラトランジスタから優れた高速周波数特
性が期待できなという欠点があった。For this reason, as can be seen from the equation (1), even if C bc is reduced, R B is large, so that there is a drawback that excellent high-speed frequency characteristics cannot be expected from such a conventional heterojunction bipolar transistor. there were.
本発明の目的は、ベース・コレクタ寄生容量が低減さ
れ、かつベース抵抗の小さいヘテロ接合バイポーラトラ
ンジスタおよびその製造方法を提供することにある。An object of the present invention is to provide a heterojunction bipolar transistor having a reduced base-collector parasitic capacitance and a low base resistance, and a method for manufacturing the same.
本発明のヘテロ接合バイポーラトランジスタの製造方法
は、半導体基板上にｎ型半導体材料からなるコレクタ層
と、ｐ型半導体材料からなるベース層及びｎ型半導体材
料からなるエミッタ層を順次形成する工程と、前記エミ
ッタ層を選択的にエッチングし前記ベース層を露出する
工程と、前記基板の裏面を研磨する工程と、前記コレク
タ層を前記基板の表面側もしくは基板の裏面側からエッ
チングによって選択的に露出する工程と、露出した各コ
レクタ，ベース，エミッタ層上に引出し電極を形成する
工程と、前記ベース層の引出し電極直下の前記基板を裏
面側からエッチングによって除去し前記コレクタ層を露
出する工程と、前記基板をマスクとしてこの基板の裏面
側から露出した前記コレクタ層に酸素イオンを注入する
工程とを含んで構成される。A method for manufacturing a heterojunction bipolar transistor of the present invention comprises a step of sequentially forming a collector layer made of an n-type semiconductor material, a base layer made of a p-type semiconductor material and an emitter layer made of an n-type semiconductor material on a semiconductor substrate, A step of selectively etching the emitter layer to expose the base layer; a step of polishing the back surface of the substrate; and a step of selectively exposing the collector layer from the front surface side or the back surface side of the substrate by etching. A step of forming an extraction electrode on each of the exposed collector, base and emitter layers; a step of etching the substrate immediately below the extraction electrode of the base layer from the back surface side to expose the collector layer; Implanting oxygen ions into the collector layer exposed from the back side of the substrate using the substrate as a mask. It is.
本発明においては、トランジスタのベース電極直下のベ
ース層とコレクタ層の界面を含む領域を基板の裏面側か
らイオン注入することによって絶縁化するため、ベース
層に結晶欠陥が生ずることがないため、ベース・コレク
タ寄生接合を除去でき、その容量を低減できる。In the present invention, since the region including the interface between the base layer and the collector layer immediately below the base electrode of the transistor is insulated by ion implantation from the back surface side of the substrate, crystal defects do not occur in the base layer. -The collector parasitic junction can be removed and its capacitance can be reduced.
次に、本願発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図及び第３図（ａ）〜（ｃ）は本願発明の第１の実
施例のヘテロ接合バイポーラトランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。FIGS. 1 and 3A to 3C are cross-sectional views of a semiconductor chip in the order of steps for explaining a method for manufacturing a heterojunction bipolar transistor according to the first embodiment of the present invention.
まず、第３図（ａ）に示すようにGaAsからなる半絶縁性
基板１の上にｎ−GaAs層からなるコレクタ層２を形成
し、次にこのコレクタ層上にｐ−GaAs層からなるベース
層３を形成し、最後にこのベース層３上にｎ−AlGaAs層
からなるエミッタ層４を形成する。First, as shown in FIG. 3A, a collector layer 2 made of an n-GaAs layer is formed on a semi-insulating substrate 1 made of GaAs, and then a base made of a p-GaAs layer is formed on this collector layer. A layer 3 is formed, and finally an emitter layer 4 made of an n-AlGaAs layer is formed on the base layer 3.
次に、第３図（ｂ）に示すように、AuGeを用いてエミッ
タの引出し電極４４を設けた後に、エッチングによって
ベース層３を露出し、AuZnを用いてベースの引出し電極
３３を形成する。さらに、エッチングによってコレクタ
層２を露出し、AuGeを用いてコレクタの引出し電極２２
を形成する。Next, as shown in FIG. 3B, after the emitter extraction electrode 44 is provided using AuGe, the base layer 3 is exposed by etching and the base extraction electrode 33 is formed using AuZn. Further, the collector layer 2 is exposed by etching, and AuGe is used to extract the collector extraction electrode 22.
To form.
次に、第３図（ｃ）に示すように、半絶縁性基板１の裏
面を研磨した後に、この研磨面にホトレジスト・マスク
８を形成したのち、このホトレジスト・マスク８を用い
て選択エッチングによって基板の裏面側からベース引出
し電極３３直下の基板１をコレクタ層２に達するまでエ
ッチングによって取り除く。その後に、前記ホトレジス
ト・マスクを除去し、基板をマスクとして裏面側からエ
ネルギー２００〜３００ｋｅＶ，ドーズ量１×１０14〜
１×１０15cm-2の条件で酸素イオンを注入してコレクタ
層２に絶縁性の酸素注入層７を設ける。Next, as shown in FIG. 3 (c), after polishing the back surface of the semi-insulating substrate 1, a photoresist mask 8 is formed on this polished surface, and then selective etching is performed using this photoresist mask 8. The substrate 1 immediately below the base extraction electrode 33 is removed by etching from the back surface side of the substrate until the collector layer 2 is reached. After that, the photoresist mask is removed, the substrate is used as a mask, the energy is 200 to 300 keV, the dose is 1 × 10 14 to
1 × 10 15 cm under the conditions -2 implanting oxygen ions providing the oxygen injection layer 7 of insulating the collector layer 2.
最後に基板１の裏面蒸着法により金属層９を選択的に形
成することにより第１図に示したヘテロ接合バイポーラ
トランジスタが得られる。Finally, the metal layer 9 is selectively formed by the back surface vapor deposition method of the substrate 1 to obtain the heterojunction bipolar transistor shown in FIG.
このように本実施例においては、酸素注入層７は基板１
の裏面からのイオン注入により形成されるため、ベース
層３に結晶欠陥は生じない。従って、ベース・コレクタ
寄生接合容量は従来のヘテロ接合バイポーラトランジス
タのものより小さくなる。Thus, in this embodiment, the oxygen injection layer 7 is the substrate 1
Since it is formed by ion implantation from the back surface of the base layer 3, no crystal defect occurs in the base layer 3. Therefore, the base-collector parasitic junction capacitance is smaller than that of the conventional heterojunction bipolar transistor.
第２図及び第４図（ａ）〜（ｃ）は本願発明の第２の実
施例のヘテロ接合バイポーラトランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。2 and 4 (a) to 4 (c) are cross-sectional views of the semiconductor chip in the order of steps for explaining the method of manufacturing the heterojunction bipolar transistor of the second embodiment of the present invention.
まず、第４図（ａ）に示すように、GaAsからなる半絶縁
性基板１の上にｎ−GaAs層からなるコレクタ層２を形成
し、次にこのコレクタ層２上にｐ−GaAs層からなるベー
ス層３を形成し、最後にこのベース層３上にｎ−AlGaAs
層からなるエミッタ層４を形成する。First, as shown in FIG. 4A, a collector layer 2 made of an n-GaAs layer is formed on a semi-insulating substrate 1 made of GaAs, and then a p-GaAs layer is formed on the collector layer 2. Base layer 3 is formed, and finally n-AlGaAs is formed on the base layer 3.
The emitter layer 4 made of layers is formed.
次に、第４図（ｂ）に示すように、AuGeを用いてエミッ
タの引出し電極４４を設けた後に、エッチングによって
ベース層３を露出し、AuZnを用いてベースの引出し電極
３３を形成する。Next, as shown in FIG. 4B, the emitter extraction electrode 44 is provided using AuGe, the base layer 3 is exposed by etching, and the base extraction electrode 33 is formed using AuZn.
次に、第４図（ｃ）に示すように、基板１の裏面を研磨
した後に、エッチングによって基板１の裏面側からコレ
クタ層２に達する第１のバイアホールを選択的に形成し
てコレクタ層２を露出させ、AuGeを用いてコレクタの引
出し電極２２および基板の裏面の金属層９を同時に形成
する。その後にホトレジスト・マスク８を用いて基板の
裏面側から第２のバイアホールを選択的に形成してベー
ス電極直下の基板をコレクタ層２を達するまでエッチン
グによって取り除く。Next, as shown in FIG. 4 (c), after polishing the back surface of the substrate 1, a first via hole reaching the collector layer 2 from the back surface side of the substrate 1 is selectively formed by etching to form the collector layer. 2 is exposed, and the extraction electrode 22 of the collector and the metal layer 9 on the back surface of the substrate are simultaneously formed using AuGe. After that, a second via hole is selectively formed from the back surface side of the substrate using the photoresist mask 8 and the substrate immediately below the base electrode is removed by etching until the collector layer 2 is reached.
最後に、ホトレジスト・マスク８を除去したのち、基板
１をマスクとして基板の裏面側から酸素イオンを注入
し、コレクタ層２に絶縁性の酸素注入層７を設けること
により、第２図に示したヘテロ接合バイポーラトランジ
スタが得られる。Finally, after removing the photoresist mask 8, oxygen ions are implanted from the back surface side of the substrate by using the substrate 1 as a mask, and the insulating oxygen implantation layer 7 is provided in the collector layer 2 as shown in FIG. A heterojunction bipolar transistor is obtained.
この第２の実施例は、第１図に示した第１の実施例とち
がって、エミッタ引出し電極４４およびベース引出電極
３３だけが基板の表面側に設けられ、コレクタ引出し電
極２２は基板の裏面側に設けられている。このように第
２の実施例においても、第１の実施例の場合と同様に、
バイポーラトランジスタのベース・コレクタ寄生接合容
量は低減されたものとなる。This second embodiment differs from the first embodiment shown in FIG. 1 in that only the emitter extraction electrode 44 and the base extraction electrode 33 are provided on the front surface side of the substrate, and the collector extraction electrode 22 is the back surface of the substrate. It is provided on the side. Thus, also in the second embodiment, as in the case of the first embodiment,
The base-collector parasitic junction capacitance of the bipolar transistor is reduced.
以上説明したように本発明は、トランジスタのベース電
極直下のコレクタ層とベース層の界面を含む領域を、基
板の裏面側からのイオン注入によって絶縁化することに
より、ベース抵抗を増大させることなく、ベース・コレ
クタ寄生接合を除去しその容量を大幅（30〜40％）に低
減できる効果があり、動作周波数及び動作速度の向上し
たヘテロ接合バイポーラトランジスタが得られる。As described above, the present invention insulates the region including the interface between the collector layer and the base layer immediately below the base electrode of the transistor by ion implantation from the back surface side of the substrate, thereby increasing the base resistance, A heterojunction bipolar transistor with an improved operating frequency and operating speed can be obtained, with the effect that the base-collector parasitic junction can be removed and the capacitance can be significantly reduced (30 to 40%).
第１図及び第３図（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための半導体チップの断面図、第２図及び
第４図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための半導体チップの断面図、第５図は従来のヘテロ
接合バイポーラトランジスタの一例の断面図である。 １…半絶縁性基板、２…コレクタ層、３…ベース層、４
…エミッタ層、６…トランジスタの外部領域のベース・
コレクタ寄生接合部、７…酸素注入層、８…ホトレジス
ト・マスク、９…金属層、２２…コレクタ引出電極、３
３…ベース引出し電極、４４…エミッタ引出し電極。1 and 3 (a) to (c) are cross-sectional views of a semiconductor chip for explaining the first embodiment of the present invention, and FIGS. 2 and 4 (a) to (c) are the same. FIG. 5 is a sectional view of a semiconductor chip for explaining a second embodiment of the invention, and FIG. 5 is a sectional view of an example of a conventional heterojunction bipolar transistor. 1 ... Semi-insulating substrate, 2 ... Collector layer, 3 ... Base layer, 4
... Emitter layer, 6 ... Base of external region of transistor
Collector parasitic junction, 7 ... Oxygen injection layer, 8 ... Photoresist mask, 9 ... Metal layer, 22 ... Collector extraction electrode, 3
3 ... Base extraction electrode, 44 ... Emitter extraction electrode.
Claims (1)
レクタ層と、ｐ型半導体材料からなるベース層及びｎ型
半導体材料からなるエミッタ層を順次形成する工程と、
前記エミッタ層を選択的にエッチングし前記ベース層を
露出する工程と、前記基板の裏面を研磨する工程と、前
記コレクタ層を前記基板の表面側もしくは基板の裏面側
からエッチングによって選択的に露出する工程と、露出
した各コレクタ，ベース，エミッタ層上に引出し電極を
形成する工程と、前記ベース層の引出し電極直下の前記
基板を裏面側からエッチングによって除去し前記コレク
タ層を露出する工程と、前記基板をマスクとしてこの基
板の裏面側から露出した前記コレクタ層に酸素イオンを
注入する工程とを含むことを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。1. A step of sequentially forming a collector layer made of an n-type semiconductor material, a base layer made of a p-type semiconductor material, and an emitter layer made of an n-type semiconductor material on a semiconductor substrate.
A step of selectively etching the emitter layer to expose the base layer; a step of polishing the back surface of the substrate; and a step of selectively exposing the collector layer from the front surface side or the back surface side of the substrate by etching. A step of forming an extraction electrode on each of the exposed collector, base and emitter layers; a step of etching the substrate immediately below the extraction electrode of the base layer from the back surface side to expose the collector layer; And a step of implanting oxygen ions into the collector layer exposed from the back surface side of the substrate using the substrate as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214455A JPH0611058B2 (en) | 1986-09-10 | 1986-09-10 | Method for manufacturing heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214455A JPH0611058B2 (en) | 1986-09-10 | 1986-09-10 | Method for manufacturing heterojunction bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6369269A JPS6369269A (en) | 1988-03-29 |
| JPH0611058B2 true JPH0611058B2 (en) | 1994-02-09 |
Family
ID=16656034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214455A Expired - Lifetime JPH0611058B2 (en) | 1986-09-10 | 1986-09-10 | Method for manufacturing heterojunction bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611058B2 (en) |
Families Citing this family (5)
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|---|---|---|---|---|
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| US5994482A (en) * | 1997-03-04 | 1999-11-30 | Exxon Chemical Patents, Inc. | Polypropylene copolymer alloys and process for making |
| US6235664B1 (en) | 1997-03-04 | 2001-05-22 | Exxon Chemical Patents, Inc. | Polypropylene copolymer alloys for soft nonwoven fabrics |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182257A (en) * | 1985-02-08 | 1986-08-14 | Nec Corp | Hetero-junction bipolar transistor |
-
1986
- 1986-09-10 JP JP61214455A patent/JPH0611058B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6369269A (en) | 1988-03-29 |
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