JPH06104707A

JPH06104707A - 遅延装置

Info

Publication number: JPH06104707A
Application number: JP4279365A
Authority: JP
Inventors: Norihiro Kawahara; 範弘川原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-24
Filing date: 1992-09-24
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】簡単な制御で、かつ周辺回路の誤動作を招く
ことなく遅延時間を設定変更できるようにする。【構成】信号をバイパスさせるためのバイパスライン
と、該バイパスラインを開閉するバイパス開閉部とを、
各遅延素子と１対１に設けることなく、２のｎ（ｎ＝
０，１，２，３，…，ｎ）乗個の各遅延素子群、すなわ
ち、２の０乗＝１個、２の１乗＝２個、２の２乗＝４
個、…の各遅延素子群を１ブロックとする各ブロック単
位で設けることにより、バイパスラインとバイパス開閉
部の数を低減するよう構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の信号処理回路に
おいて、信号の遅延時間を変更可能な遅延装置に関す
る。

【０００２】

【従来の技術】従来の遅延時間可変型の遅延装置では、
複数の遅延素子を直列に接続し、各遅延素子毎に、信号
をバイパスさせるためのバイパスラインと、このバイパ
スラインを開閉するための切換スイッチとを設けてい
た。

【０００３】図４は、このような遅延時間可変型の遅延
装置の例を示した図である。

【０００４】この遅延装置は、７つの遅延素子Ｄ１〜Ｄ
７を直列に接続し、各遅延素子Ｄ１〜Ｄ７毎に、バイパ
スラインＬ１１〜Ｌ１７と、切換スイッチＳＷ１１〜Ｓ
Ｗ１７とが配設されている。この遅延装置は同期式の遅
延装置であり、遅延素子Ｄ１〜Ｄ７は、それぞれクロッ
クＣＬＫに同期して信号Ｓの入出力を行い、０クロック
分〜７クロック分の時間の範囲内で遅延時間を変化させ
るものである。

【０００５】すなわち、１クロック分遅延させるとき
は、例えば、バイパスラインＬ１１のみを閉成（不通
に）して他のバイパスラインＬ１２〜Ｌ１７は開成（開
通）するように、各切換スイッチＳＷ１１〜ＳＷ１７を
制御することにより、信号Ｓが遅延素子Ｄ１のみを通
り、他の遅延素子Ｄ２〜Ｄ７は通らないようにする。ま
た、２クロック分遅延させるときは、例えば、バイパス
ラインＬ１１、Ｌ１２を閉成（不通に）して他のバイパ
スラインＬ１３〜Ｌ１７は開成（開通）するように、各
切換スイッチＳＷ１１〜ＳＷ１７を制御することによ
り、信号Ｓが遅延素子Ｄ１、Ｄ２を通り、他の遅延素子
Ｄ３〜Ｄ７は通らないようにする。また、７クロック分
遅延させるときは、全てのバイパスラインＬ１１〜Ｌ１
７を閉成（不通に）して信号Ｓが全ての遅延素子Ｄ１〜
Ｄ７を通るようにし、遅延時間を「０」にするとき、す
なわち遅延をかけないときは、全てのバイパスラインＬ
１１〜Ｌ１７を開成（開通）して信号Ｓが全ての遅延素
子Ｄ１〜Ｄ７を通らないようにする。すなわち、遅延さ
せたいクロック時間分に対応する数の遅延素子を信号が
通過するようにする。

【０００６】

【発明が解決しようとする課題】しかし、従来の遅延装
置では、全ての遅延素子に対してバイパスラインと切換
スイッチとが配設されているため、バイパスライン、切
換スイッチの数が多くなり、バイパスラインの開閉制御
が複雑になっていた。

【０００７】また、遅延をかけない場合、信号は多数存
在する全てのバイパスライン、切換スイッチを通過しな
ければならず、この通過時間が１クロック時間をオーバ
ーしたときには、周辺回路の誤動作を招いていた。

【０００８】本発明は、このような事情の下になされた
もので、その目的は、簡単な制御で、かつ周辺回路の誤
動作を招くことなく遅延時間を設定変更できるようにす
ることである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の遅延素子を直列に接続し、各遅延
素子の遅延時間を合計した総遅延時間の範囲内で遅延時
間を変更し得る遅延装置において、２のｎ（ｎ＝０，
１，２，３，…，ｎ）乗個の各遅延素子群を１ブロック
とする各ブロック単位で、信号をバイパスさせるための
バイパスラインと、該バイパスラインを開閉するバイパ
ス開閉部とが設けられている。

【００１０】

【作用】本発明による遅延装置では、信号をバイパスさ
せるためのバイパスラインと、該バイパスラインを開閉
するバイパス開閉部とは、各遅延素子と１対１に設ける
ことなく、２のｎ（ｎ＝０，１，２，３，…，ｎ）乗個
の各遅延素子群、すなわち、２の０乗＝１個、２の１乗
＝２個、２の２乗＝４個、…の各遅延素子群を１ブロッ
クとする各ブロック単位で設けている。

【００１１】この場合、例えば、１個の遅延素子当たり
の遅延時間が１μｓｅｃであるとすると、１μｓｅｃ遅
延させるときは、各ブロックのバイパス開閉部は、１個
の遅延素子のブロックに対応するバイパスラインを閉
じ、他のブロックに対応するバイパスラインを開いて、
信号が１個の遅延素子のみを通るようにする。また、３
μｓｅｃ遅延させるときは、各ブロックのバイパス開閉
部は、１個の遅延素子のブロックと２個の遅延素子のブ
ロックに対応する各バイパスラインを閉じ、他のブロッ
クに対応するバイパスラインを開いて、信号が３個の遅
延素子を通るようにする。

【００１２】このようにして、各遅延素子の遅延時間を
合計した総遅延時間の範囲内で遅延時間を設定変更す
る。この際、上記のように、バイパスラインと、バイパ
ス開閉部とは、各遅延素子と１対１に設けることなく、
２のｎ（ｎ＝０，１，２，３，…，ｎ）乗個の各遅延素
子群を１ブロックとする各ブロック単位で設けることに
より、バイパスラインとバイパス開閉部の数を低減して
いるので、遅延時間を設定変更するときの制御が簡単に
なる。また、同期式の遅延装置において、遅延をかけな
い場合に、信号の通過時間が１クロック時間をオーバー
することがなくなり、周辺回路の誤動作を防止できる。

【００１３】

【実施例】次に、本発明の実施例を図面に基づいて説明
する。

【００１４】図１は本発明の一実施例による遅延装置の
概要を示すブロック図であり、図４における従来の遅延
装置と同様に、７つの遅延素子Ｄ１〜Ｄ７が直列に接続
されている。しかし、バイパスラインと切換スイッチと
は、各遅延素子Ｄ１〜Ｄ７と１対１に設けられていない
点で従来の遅延装置と異なっている。

【００１５】すなわち、遅延素子Ｄ１に対してバイパス
ラインＬ１と切換スイッチＳＷ１とが配設され、遅延素
子Ｄ２、Ｄ３に対してバイパスラインＬ２と切換スイッ
チＳＷ２とが配設され、遅延素子Ｄ４〜Ｄ７に対してバ
イパスラインＬ３と切換スイッチＳＷ３とが配設されて
いる。すなわち、バイパスラインと切換スイッチとは、
従来は７個ずつ設けられていたが本実施例では３個ずつ
設けられ、個数が減らされている。

【００１６】上記のバイパスラインＬ１〜Ｌ３と切換ス
イッチＳＷ１〜ＳＷ３の配設の仕方は、次のような規則
に基づいている。すなわち、２のｎ（ｎ＝０，１，２，
３，…，ｎ）乗個の遅延素子群を１ブロックとする各ブ
ロック単位で、信号をバイパスさせるためのバイパスラ
インと、該バイパスラインを開閉制御するための切換ス
イッチを配設している。すなわち、図２に示したよう
に、２の０乗個の遅延素子のブロック、２の１乗個の遅
延素子のブロック、２の２乗個の遅延素子のブロック、
…、２のｋ乗個の遅延素子のブロック、…、２のｎ乗個
の遅延素子のブロックに対して、各ブロック単位でバイ
パスラインと切換スイッチを配設するようにしている。

【００１７】各遅延素子Ｄ１〜Ｄ７は、それぞれクロッ
クＣＬＫに同期して信号Ｓの入出力を行うものであり、
具体的には、Ｄフリップフロップ、マスタースレーブ形
ＪＫフリップフロップ等により構成されている。また、
切換スイッチＳＷ１〜ＳＷ３は、バイパスラインＬ１〜
Ｌ３を開通させるための接点Ｏと、不通にするための接
点Ｃとを有している。

【００１８】遅延時間設定回路１（図示せず）は、切換
スイッチＳＷ１〜ＳＷ３を、接点Ｏ側、或いは接点Ｃ側
に任意に切換え制御することにより、任意数のクロック
ＣＬＫの時間分の遅延時間を設定するものである。な
お、図１では遅延時間設定回路１を独立した回路として
説明したが、一般の信号処理回路では、遅延時間設定回
路１の制御機能は、ＣＰＵ等が担当している場合が多
い。

【００１９】遅延時間設定回路１は、切換スイッチＳＷ
１〜ＳＷ３を接点Ｏ側に切換えて信号Ｓをバイパスさせ
るとき、すなわち信号Ｓが遅延素子のブロックを通過し
ないようにするときは、バイパス開通信号「０」を切換
スイッチＳＷ１〜ＳＷ３に与え、切換スイッチＳＷ１〜
ＳＷ３を接点Ｃ側に切換えて信号Ｓをバイパスさせない
とき、すなわち信号Ｓが遅延素子のブロックを通過する
ようにするときは、バイパス閉鎖信号「１」を切換スイ
ッチＳＷ１〜ＳＷ３に与える。この場合、バイパス閉鎖
信号「１」を、切換スイッチＳＷ１にのみ与えたときの
遅延時間は２の０乗＝１クロック分となり、切換スイッ
チＳＷ２にのみ与えたときの遅延時間は２の１乗＝２ク
ロック分となり、切換スイッチＳＷ３にのみ与えたとき
の遅延時間は２の２乗＝４クロック分となる。

【００２０】次に、遅延時間設定回路１による遅延時間
設定動作を具体的に説明する。

【００２１】遅延時間設定回路１は、図３のテーブルに
基づいて遅延時間を設定する。すなわち、図３のテーブ
ルは、遅延時間（何クロック分の遅延時間となるか）
と、切換スイッチＳＷ１〜ＳＷ３に与えるバイパス開通
信号「０」、バイパス閉鎖信号「１」との関係を示した
ものである。なお、図３のＳＷ１、ＳＷ２、ＳＷ３の下
に（）で示した数字は、上記の切換スイッチＳＷ１、Ｓ
Ｗ２、ＳＷ３に単独でバイパス閉鎖信号「１」を与えた
ときの遅延時間が、それぞれ何クロック分になるかを示
したものである。

【００２２】図３に示したように、遅延時間設定回路１
は、例えば、信号Ｓを遅延させないとき、すなわち遅延
時間「０」を設定するときは、全ての切換スイッチＳＷ
１〜ＳＷ３に対してバイパス開通信号「０」を与えて、
信号Ｓがどの遅延素子Ｄ１〜Ｄ７をも通らないようにす
る。

【００２３】また、例えば、１クロック分の遅延時間を
設定するときは、切換スイッチＳＷ１に対してバイパス
閉鎖信号「１」を与え、切換スイッチＳＷ２、ＳＷ３に
対してバイパス開通信号「０」を与えることにより、信
号Ｓが遅延素子Ｄ１のみを通るようにする。

【００２４】また、例えば、６クロック分の遅延時間を
設定するときは、切換スイッチＳＷ１に対してバイパス
開通信号「０」を与え、切換スイッチＳＷ２、ＳＷ３に
対してバイパス閉鎖信号「１」を与えることにより、信
号Ｓが、遅延素子Ｄ２、Ｄ３のグループと遅延素子Ｄ４
〜Ｄ７のグループとを通り、合計６個の遅延素子を通る
ようにする。

【００２５】このようにして、遅延時間設定回路１は、
任意のクロック数分の遅延時間を設定する。この場合、
バイパスラインと切換スイッチの数は、従来の７個から
３個に減少しているので、遅延時間設定回路１による制
御が簡単になると共に、遅延をかけない場合に、信号Ｓ
が本遅延装置を通過する時間が１クロック時間をオーバ
ーすることがなくなり、周辺回路の誤動作を回避でき
る。なお、遅延素子の数が多くなるほど、すなわち、設
定し得る遅延時間が長くなるほど、従来の遅延装置に対
するバイパスラインと切換スイッチの数の減少率は大き
くなり、上記の効果が顕著になる。

【００２６】なお、本発明は、上記の実施例に限定され
ることなく、例えば、非同期式の遅延装置に適用するこ
とも可能である。この場合、遅延時間の異なる遅延素子
を組み合わせた複数のグループを形成することにより、
設定可能な各遅延時間の離散の度合いを低減し、きめ細
かく遅延時間を設定することも可能である。

【００２７】また、本実施例では、遅延素子の各グルー
プに対して、信号入力側に切換スイッチを設けたが、信
号出力側に切換スイッチを設けても良い。

【００２８】

【発明の効果】以上詳細に説明したように、本発明の遅
延装置によれば、２のｎ（ｎ＝０，１，２，３，…，
ｎ）乗個の遅延素子群を１ブロックとする各ブロック単
位で、信号をバイパスさせるためのバイパスラインと、
該バイパスラインを開閉する切換スイッチとを設けると
いう構成をとることにより、バイパスラインと切換スイ
ッチの個数を低減させているので、バイパスラインの開
閉制御が簡単になると共に、遅延をかけない場合に、信
号が本遅延装置を通過する時間が１クロック時間をオー
バーせず、周辺回路の誤動作を回避することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の一実施例による遅延装置の概略構成を
示すブロック図である。

【図２】図１の遅延素子のグループ化の規則性を一般化
して示した図である。

【図３】各切換スイッチの切換信号の状態と遅延時間と
の関係を示す図である。

【図４】従来の遅延装置の概略構成を示すブロック図で
ある。

【符号の説明】

１… 遅延時間設定回路Ｄ１〜Ｄ７… 遅延素子Ｌ１〜Ｋ７… バイパスラインＳＷ１〜ＳＷ７… 切換スイッチＳ… 信号ＣＬＫ… クロック

Claims

【特許請求の範囲】

【請求項１】複数の遅延素子を直列に接続し、各遅延
素子の遅延時間を合計した総遅延時間の範囲内で遅延時
間を変更し得る遅延装置において、２のｎ（ｎ＝０，１，２，３，…，ｎ）乗個の各遅延素
子群を１ブロックとする各ブロック単位で、信号をバイ
パスさせるためのバイパスラインと、該バイパスライン
を開閉するバイパス開閉部とを設けたことを特徴とする
遅延装置。