JP2659100B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2659100B2 JP2659100B2 JP1242463A JP24246389A JP2659100B2 JP 2659100 B2 JP2659100 B2 JP 2659100B2 JP 1242463 A JP1242463 A JP 1242463A JP 24246389 A JP24246389 A JP 24246389A JP 2659100 B2 JP2659100 B2 JP 2659100B2
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Description
【発明の詳細な説明】 〔概要〕 複数の回路ブロックを継続接続した構成の半導体集積
回路を試験する半導体集積回路に関し、 所望の回路ブロックを選択して、選択した回路ブロッ
クの機能に応じた試験を行なうことができ、外部端子数
の増加を抑えることを目的とし、 アナログ信号処理回路を有する複数の回路ブロックを
縦続接続した半導体集積回路において、前記複数の回路
ブロックのそれぞれに、外部入力端子よりの入力信号又
は前段の回路ブロックの出力信号のいずれかを選択して
前記それぞれの回路ブロックのアナログ信号処理回路へ
入力する入力切換用スイッチと、前記それぞれの回路ブ
ロックのアナログ信号処理回路の出力信号を外部出力端
子へ供給する出力切換用スイッチとを設け、前記各入力
切換用スイッチは前記外部入力端子に並列的に接続する
と共に、前記各出力切換用スイッチは前記外部出力端子
に並列的に接続し、前記入力切換スイッチ及び前記出力
切換スイッチのそれぞれを制御する制御回路を設け構成
する。
回路を試験する半導体集積回路に関し、 所望の回路ブロックを選択して、選択した回路ブロッ
クの機能に応じた試験を行なうことができ、外部端子数
の増加を抑えることを目的とし、 アナログ信号処理回路を有する複数の回路ブロックを
縦続接続した半導体集積回路において、前記複数の回路
ブロックのそれぞれに、外部入力端子よりの入力信号又
は前段の回路ブロックの出力信号のいずれかを選択して
前記それぞれの回路ブロックのアナログ信号処理回路へ
入力する入力切換用スイッチと、前記それぞれの回路ブ
ロックのアナログ信号処理回路の出力信号を外部出力端
子へ供給する出力切換用スイッチとを設け、前記各入力
切換用スイッチは前記外部入力端子に並列的に接続する
と共に、前記各出力切換用スイッチは前記外部出力端子
に並列的に接続し、前記入力切換スイッチ及び前記出力
切換スイッチのそれぞれを制御する制御回路を設け構成
する。
本発明は半導体集積回路に関し、複数の回路ブロック
を縦続接続した構成の半導体集積回路を試験する半導体
集積回路に関する。
を縦続接続した構成の半導体集積回路を試験する半導体
集積回路に関する。
近年、半導体集積回路の高集積化、多様化に伴い、半
導体集積回路の各回路ブロックの試験も複雑化し、試験
の簡略化が要望されている。
導体集積回路の各回路ブロックの試験も複雑化し、試験
の簡略化が要望されている。
アナログ信号処理を行なう半導体集積回路では第６図
に示す如くアンプ，フィルタ，アッテネータ等の機能単
位の回路ブロック10〜12が縦続接続されており、外部端
子13より入来するアナログ信号が回路ブロック10〜12で
順次処理されて外部端子14より出力される。
に示す如くアンプ，フィルタ，アッテネータ等の機能単
位の回路ブロック10〜12が縦続接続されており、外部端
子13より入来するアナログ信号が回路ブロック10〜12で
順次処理されて外部端子14より出力される。
例えば、回路ブロック10,11がアッテネータであり、
回路ブロック12が高域フィルタである場合には、アッテ
ネータの直流減衰特性を試験しようとしても、高域フィ
ルタで直流成分が遮断されるためこの試験が実現できな
いという問題があった。
回路ブロック12が高域フィルタである場合には、アッテ
ネータの直流減衰特性を試験しようとしても、高域フィ
ルタで直流成分が遮断されるためこの試験が実現できな
いという問題があった。
勿論、各回路ブロック10〜12夫々に信号を入出力する
外部端子を設けると上記の直流減衰特性の試験を行なう
ことも可能ではあるが、その場合には外部端子数が大幅
に増加するため実現は困難である。
外部端子を設けると上記の直流減衰特性の試験を行なう
ことも可能ではあるが、その場合には外部端子数が大幅
に増加するため実現は困難である。
本発明は上記の点に鑑みなされたもので、所望の回路
ブロックを選択して、選択した回路ブロックの機能に応
じた試験を行なうことができ、外部端子数の増加を抑え
る半導体集積回路を提供することを目的とする。
ブロックを選択して、選択した回路ブロックの機能に応
じた試験を行なうことができ、外部端子数の増加を抑え
る半導体集積回路を提供することを目的とする。
第１図は本発明の原理図を示す。
同図中、半導体集積回路は、信号処理の機能で分けら
れる複数の回路ブロック1a〜1cを継続接続した構成であ
る。
れる複数の回路ブロック1a〜1cを継続接続した構成であ
る。
複数の回路ブロック1a〜1c夫々には、第１の外部端子
２よりの入力信号又は前段の回路ブロックの出力信号を
選択して入力する入力切換用のスイッチ３と、 複数の回路ブロック1a〜1c夫々の出力信号を第２の外
部端子４に供給する出力切換用のスイッチ５とが設けら
れている。
２よりの入力信号又は前段の回路ブロックの出力信号を
選択して入力する入力切換用のスイッチ３と、 複数の回路ブロック1a〜1c夫々の出力信号を第２の外
部端子４に供給する出力切換用のスイッチ５とが設けら
れている。
制御回路７は、第３の外部端子６より供給されるクロ
ックにより内部状態を変化させて複数の回路ブロック1a
〜1c夫々の入力切換用及び出力切換用のスイッチ3,5夫
々の切換制御を行なうための制御信号を生成する。
ックにより内部状態を変化させて複数の回路ブロック1a
〜1c夫々の入力切換用及び出力切換用のスイッチ3,5夫
々の切換制御を行なうための制御信号を生成する。
この制御信号により所望の回路ブロックを選択して第
１及び第２の外部端子2,4間に接続し、選択した回路ブ
ロックの試験を行なう。
１及び第２の外部端子2,4間に接続し、選択した回路ブ
ロックの試験を行なう。
本発明においては、各回路ブロック1a〜1cに設けた入
力切換用及び出力切換用のスイッチ3,5を制御回路７の
制御信号で切換制御して所望の回路ブロックだけを第1,
第２の外部端子2,4間に接続し試験することができ、制
御回路７は第３の外部端子６より供給されるクロックに
より内部状態を変化させている。このため選択した所望
の回路ブロックだけの機能に応じた試験を行なうことが
でき、また第３の外部端子を増設するだけで済み、外部
端子数の大幅な増加を抑えることができる。
力切換用及び出力切換用のスイッチ3,5を制御回路７の
制御信号で切換制御して所望の回路ブロックだけを第1,
第２の外部端子2,4間に接続し試験することができ、制
御回路７は第３の外部端子６より供給されるクロックに
より内部状態を変化させている。このため選択した所望
の回路ブロックだけの機能に応じた試験を行なうことが
でき、また第３の外部端子を増設するだけで済み、外部
端子数の大幅な増加を抑えることができる。
第２図は、本発明の第１実施例のブロック図を示す。
第２図（Ａ），（Ｂ）において、21〜23夫々は機能ブ
ロック単位で分割されたアナログ回路ブロックであり、
夫々はアンプ，フィルタ，アッテネータ等のアナログ信
号処理回路21a〜23aと、入力切換用のスイッチ21b〜23b
と、出力切換用のスイッチ21c〜23cとより構成されてい
る。
ロック単位で分割されたアナログ回路ブロックであり、
夫々はアンプ，フィルタ，アッテネータ等のアナログ信
号処理回路21a〜23aと、入力切換用のスイッチ21b〜23b
と、出力切換用のスイッチ21c〜23cとより構成されてい
る。
スイッチ21b〜23bで選択された信号は各回路ブロック
21〜23内のアナログ信号処理回路21a〜23aに供給され、
アナログ信号処理回路21a〜23a夫々の出力信号は自己の
回路ブロック21〜23内のスイッチ21c〜23cに供給される
と共に、次段の回路ブロック22,23のスイッチ22b,23bの
ａ端子又は出力用のスイッチ25に供給される。半導体集
積回路の外部より端子24に供給される信号は初段の回路
ブロック21のスイッチ21bのｂ端子及び全回路ブロック2
1〜23のスイッチ21b〜23b夫々のａ端子に供給される。
スイッチ21c〜23c及び25は外部出力端子26に接続されて
いる。
21〜23内のアナログ信号処理回路21a〜23aに供給され、
アナログ信号処理回路21a〜23a夫々の出力信号は自己の
回路ブロック21〜23内のスイッチ21c〜23cに供給される
と共に、次段の回路ブロック22,23のスイッチ22b,23bの
ａ端子又は出力用のスイッチ25に供給される。半導体集
積回路の外部より端子24に供給される信号は初段の回路
ブロック21のスイッチ21bのｂ端子及び全回路ブロック2
1〜23のスイッチ21b〜23b夫々のａ端子に供給される。
スイッチ21c〜23c及び25は外部出力端子26に接続されて
いる。
制御回路としての６ビットカウンタ30は端子31よりク
ロックCKを供給され、端子32よりリセット信号TCを供給
される。カウンタ30の各ビットはLSBから順にスイッチ2
1b,21c,22b,22c,23b,23cの制御入力とされ、リセット信
号TCはスイッチ25の制御入力とされている。
ロックCKを供給され、端子32よりリセット信号TCを供給
される。カウンタ30の各ビットはLSBから順にスイッチ2
1b,21c,22b,22c,23b,23cの制御入力とされ、リセット信
号TCはスイッチ25の制御入力とされている。
ここで通常モード時には第２図（Ａ）に示す如く、リ
セット信号TCをＨレベルとするとスイッチ25は閉成し、
カウンタ30の全ビットはＬレベルとなってスイッチ21b
〜23bはｂ端子を選択し、スイッチ21c〜23cは開成す
る。これによって端子24の入来信号はアナログ信号処理
回路21c,22b,23aを順に通って端子26より出力される。
セット信号TCをＨレベルとするとスイッチ25は閉成し、
カウンタ30の全ビットはＬレベルとなってスイッチ21b
〜23bはｂ端子を選択し、スイッチ21c〜23cは開成す
る。これによって端子24の入来信号はアナログ信号処理
回路21c,22b,23aを順に通って端子26より出力される。
次に、テストモード時に、アナログ信号処理回路22a,
23aだけの試験を行なう場合には、リセット信号をＬレ
ベルとしてクロックCKを37パルス供給することにより６
ビットカウンタ30の出力をLSBより順に▼101001▼に設
定する。
23aだけの試験を行なう場合には、リセット信号をＬレ
ベルとしてクロックCKを37パルス供給することにより６
ビットカウンタ30の出力をLSBより順に▼101001▼に設
定する。
これによって、スイッチ21b,22bのａ端子及びスイッ
チ23bのｂ端子を選択し、スイッチ21c,22cを開成し、ス
イッチ23cを閉成し、スイッチ25を開成することによ
り、端子20の入来信号はアナログ信号処理回路22a,23a
を通して端子26より出力される。
チ23bのｂ端子を選択し、スイッチ21c,22cを開成し、ス
イッチ23cを閉成し、スイッチ25を開成することによ
り、端子20の入来信号はアナログ信号処理回路22a,23a
を通して端子26より出力される。
同様にしてカウンタ30の設定値を種々変化させ所望の
アナログ処理回路の試験を行なうことができ、直流減衰
特性試験の場合に高域フィルタのアナログ処理回路を信
号経路から分離することも可能となる。
アナログ処理回路の試験を行なうことができ、直流減衰
特性試験の場合に高域フィルタのアナログ処理回路を信
号経路から分離することも可能となる。
このように、各回路ブロック21〜23に設けた入力切換
用及び出力切換用のスイッチ21b〜23b,21c〜23cをカウ
ンタ30の制御信号で切換制御して所望の回路ブロックだ
けを第1,第２の外部端子24,26間に接続し試験すること
ができ、制御回路30は外部端子31より供給されるクロッ
クにより内部状態を変化させている。このため選択した
所望の回路ブロックだけの機能に応じた試験を行なうこ
とができる。また通常モード及びテストモードで外部端
子24,26を共用し、外部端子31,32を増設するだけで通常
モードとテストモードとの切換えを行なうことができ、
外部端子数の大幅な増加を抑えることができる。
用及び出力切換用のスイッチ21b〜23b,21c〜23cをカウ
ンタ30の制御信号で切換制御して所望の回路ブロックだ
けを第1,第２の外部端子24,26間に接続し試験すること
ができ、制御回路30は外部端子31より供給されるクロッ
クにより内部状態を変化させている。このため選択した
所望の回路ブロックだけの機能に応じた試験を行なうこ
とができる。また通常モード及びテストモードで外部端
子24,26を共用し、外部端子31,32を増設するだけで通常
モードとテストモードとの切換えを行なうことができ、
外部端子数の大幅な増加を抑えることができる。
第３図は６ビットカウンタ30の代りに４ビットのリン
グカウンタ35を適用した変形例のブロック図を示す。
グカウンタ35を適用した変形例のブロック図を示す。
第３図（Ａ），（Ｂ）では、リングカウンタ35の出力
するLSBはスイッチ25、第２ビットはスイッチ23b,23c、
第３ビットはスイッチ22b,22c、MSBはスイッチ21b,21c
夫々の制御入力とされる。
するLSBはスイッチ25、第２ビットはスイッチ23b,23c、
第３ビットはスイッチ22b,22c、MSBはスイッチ21b,21c
夫々の制御入力とされる。
通常モード時には第３図（Ａ）に示す如くリセット信
号をＨレベルとしてリングカウンタ３出力のLSBを▼１
▼その他のビットを▼０▼としてスイッチ21b〜23bのａ
端子を選択し、スイッチ21c〜23cを開成、スイッチ25を
閉成する。
号をＨレベルとしてリングカウンタ３出力のLSBを▼１
▼その他のビットを▼０▼としてスイッチ21b〜23bのａ
端子を選択し、スイッチ21c〜23cを開成、スイッチ25を
閉成する。
次にテストモード時には、例えばクロックCKを２パル
ス供給してリングカウンタ35の第３ビットのみを▼１▼
とし、アナログ信号処理回路22aだけの試験を行なうこ
とができる。
ス供給してリングカウンタ35の第３ビットのみを▼１▼
とし、アナログ信号処理回路22aだけの試験を行なうこ
とができる。
ところで、第２図の実施例では制御回路であるカウン
タ30より回路ブロック21〜23内の各スイッチに対して１
ビットの制御信号を供給し、第３図の変形例でも各回路
ブロックに対して１ビットの制御信号を供給する必要が
あり、回路ブロック数が増大すると、制御回路から各回
路ブロックへの制御信号の配線が増大してしまう。
タ30より回路ブロック21〜23内の各スイッチに対して１
ビットの制御信号を供給し、第３図の変形例でも各回路
ブロックに対して１ビットの制御信号を供給する必要が
あり、回路ブロック数が増大すると、制御回路から各回
路ブロックへの制御信号の配線が増大してしまう。
これを防止するには第４図に示す如く、例えば４ビッ
トカウンタ等の制御回路の出力（ビットＡ〜Ｄ）を配線
41〜44に供給し、ビットＡ〜Ｄ夫々をインバータ45〜48
で反転して配線49〜52に供給する。回路ブロック51a〜5
1o夫々には４入力ナンド回路で構成したアドレスデコー
ド部52a〜52oを設けられており、アドレスデコード部52
a〜52o夫々の出力は回路ブロック51a〜51o夫々の２つの
スイッチ（回路ブロック21におけるスイッチ21b,21cに
対応）に供給される。例えばアドレスデコード部52aに
は配線41,42,43,52よりビットA,B,C,を供給する。
トカウンタ等の制御回路の出力（ビットＡ〜Ｄ）を配線
41〜44に供給し、ビットＡ〜Ｄ夫々をインバータ45〜48
で反転して配線49〜52に供給する。回路ブロック51a〜5
1o夫々には４入力ナンド回路で構成したアドレスデコー
ド部52a〜52oを設けられており、アドレスデコード部52
a〜52o夫々の出力は回路ブロック51a〜51o夫々の２つの
スイッチ（回路ブロック21におけるスイッチ21b,21cに
対応）に供給される。例えばアドレスデコード部52aに
は配線41,42,43,52よりビットA,B,C,を供給する。
このような回路構成によって第５図に示す如くコント
ロール信号としてのカウンタ出力A,B,C,Dが▼0001▼の
とき１番目の回路ブロックだけが選択されて半導体集積
回路の入力，出力端子間に接続され試験される。同様に
カウンタ出力A,B,C,Dが▼1111▼のとき15番目の回路ブ
ロック51oだけが選択されて半導体集積回路の入力，出
力端子間に接続され試験される。またカウンタ出力A,B,
C,Dが▼0000▼のときはどの回路ブロック51a〜51oも選
択されず、つまり、回路ブロック51a〜51oが全て縦続接
続された状態で半導体集積回路の入力，出力端子間に接
続され通常モードとなる。
ロール信号としてのカウンタ出力A,B,C,Dが▼0001▼の
とき１番目の回路ブロックだけが選択されて半導体集積
回路の入力，出力端子間に接続され試験される。同様に
カウンタ出力A,B,C,Dが▼1111▼のとき15番目の回路ブ
ロック51oだけが選択されて半導体集積回路の入力，出
力端子間に接続され試験される。またカウンタ出力A,B,
C,Dが▼0000▼のときはどの回路ブロック51a〜51oも選
択されず、つまり、回路ブロック51a〜51oが全て縦続接
続された状態で半導体集積回路の入力，出力端子間に接
続され通常モードとなる。
上述の如く、本発明の半導体集積回路によれば、所望
の回路ブロックを選択して、選択した回路ブロックの機
能に応じた試験を行なうことができ、外部端子数の増加
を抑え、実用上きわめて有用である。
の回路ブロックを選択して、選択した回路ブロックの機
能に応じた試験を行なうことができ、外部端子数の増加
を抑え、実用上きわめて有用である。
第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、 第３図は本発明の変形例のブロック図、 第４図は本発明の他の変形例の回路構成図、 第５図は第４図の変形例を説明するための図、 第６図は従来方法を説明するための図である。 図において、 1a〜1cは回路ブロック、 2,4,6は外部端子、 ３は入力切換用のスイッチ、 ５は出力切換用のスイッチ、 ７は制御回路 を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 邦彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 芳賀 晃 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 古山 智之 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ウ゛ィエルエスアイ株式会社内 (56)参考文献 特開 昭60−13266（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ信号処理回路を有する複数の回路
ブロックを縦続接続した半導体集積回路において、 前記複数の回路ブロックのそれぞれに、 外部入力端子よりの入力信号又は前段の回路ブロックの
出力信号のいずれかを選択して前記それぞれの回路ブロ
ックのアナログ信号処理回路へ入力する入力切換用スイ
ッチと、 前記それぞれの回路ブロックのアナログ信号処理回路の
出力信号を外部出力端子へ供給する出力切換用スイッチ
とを設け、 前記各入力切換用スイッチは前記外部入力端子に並列的
に接続すると共に、 前記各出力切換用スイッチは前記外部出力端子に並列的
に接続し、 前記入力切換スイッチ及び前記出力切換スイッチのそれ
ぞれを制御する制御回路を設けたこと を特徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、前記制御回路は、リセット信号及びクロック信号が
入力されるデジタルカウンタであり、前記デジタルカウ
ンタの各ビットの論理値に基づいて前記入力切換用スイ
ッチ及び出力切換用スイッチのそれぞれを制御すること を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242463A JP2659100B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242463A JP2659100B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03103780A JPH03103780A (ja) | 1991-04-30 |
| JP2659100B2 true JP2659100B2 (ja) | 1997-09-30 |
Family
ID=17089463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242463A Expired - Fee Related JP2659100B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659100B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4915228B2 (ja) * | 2006-12-08 | 2012-04-11 | シンフォニアテクノロジー株式会社 | 振動式コンベア |
| JP4932597B2 (ja) * | 2007-05-22 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置のテスト回路 |
| JP5794940B2 (ja) * | 2012-03-22 | 2015-10-14 | 三菱電機株式会社 | 集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013266A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 診断容易化回路 |
-
1989
- 1989-09-19 JP JP1242463A patent/JP2659100B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03103780A (ja) | 1991-04-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
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