JPH06103731B2 - 半導体パッケ−ジ - Google Patents

半導体パッケ−ジ

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JPH06103731B2
JPH06103731B2 JP62211867A JP21186787A JPH06103731B2 JP H06103731 B2 JPH06103731 B2 JP H06103731B2 JP 62211867 A JP62211867 A JP 62211867A JP 21186787 A JP21186787 A JP 21186787A JP H06103731 B2 JPH06103731 B2 JP H06103731B2
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JP
Japan
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semiconductor package
cap
recess
capacitive element
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    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体パッケージに関し、特に電子装置等に使
用される配線基板にLSI等のICを実装した半導体パッケ
ージに関する。
〔従来の技術〕
従来、この種の半導体パッケージは第２図に示すように
配線基板21とキャップ22とでできる空間部23に容量素子
24を配置したり、あるいは第３図に示すようにキャップ
31に凹部32を設け容量素子33を配置していた。（例えば
実開昭59-149645号） 〔発明が解決しようとする問題点〕 上述した従来の半導体パッケージは第２図のように容量
素子24を空間部23に入れるためには容量素子24の大きさ
だけ空間部23を大きくする必要があり、半導体パッケー
ジの大きさが大きくなり、また第３図のように容量素子
33をキャップ31の凹部32に入れるためにはキャップ31の
厚みを厚くしなければならず、結局半導体パッケージの
大きさが大きくなり、また、キャップ31側に容量素子33
があるために、TAB（Tape Automated Bonding）ICのダ
イ（die）をキャップに接着することができず、TAB IC
の発生する熱をキャップ側から放出するという効率の良
い方法が使えないという欠点がある。
〔問題点を解決するための手段〕
本発明の半導体パッケージは配線基板と該配線基板にフ
ェイスダウンで実装されるICのダイを接着し、かつ前記
配線基板とで該ICを密封するキャップとからなり、前記
配線基板の前記IC実装部中央に凹部を設け、該凹部に容
量素子を前記ICのGND端子と電源端子間に、あるいは、
容量素子に加えて抵抗素子をICの任意の端子間に接続さ
れるように配置している構成を有する。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
実施例は配線基板11とキャップ10とでTAB（Tape Automa
ted Bonding）IC（以下、ICと称す）を密封した半導体
パッケージでIC12のリード13と接続されるリード用パッ
ド104がIC12の実装部の周囲に対応する表面位置に形成
されており、内部配線15によって入出力用パッド16と接
続されるように構成されている。更に配線基板11はIC12
の実装部中央に凹部17が設けられており、凹部17の底部
には容量素子用パッド18が２ケ形成されており、内部配
線15により一方はICのGND端子に他方は電源端子に接続
されるように構成されている。２ケの容量素子用パッド
18には容量素子19の両端の電極がそれぞれ接続される。
IC12は配線基板11にフェイスダウンで実装され、IC12の
リード13はリード用パッド14に接続される。IC12のダイ
はキャップ10に接着され、キャップ10は配線基板11と接
着され、IC12を密封する。また、配線基板11には容量素
子用パッド18を設けたが、内部配線105により任意の端
子に接続されたパッドを設け抵抗素子等を接続してもよ
い。
〔発明の効果〕
以上説明したように本発明は、元々厚みのある配線基板
の使っていない場所に凹所を設け容量素子等を入れるた
め、配線基板を厚くしたり、大きくする必要が全くな
く、更にICをフェイスダウンで実装しICのダイをキャッ
プと接着しているためICの発生する熱をキャップを通し
て効率良く放出することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体パッケージを示
す縦断面図、第２図は従来の半導体パッケージを示す縦
断面図、第３図は第２図の半導体パッケージの変形態用
に用いるキャップを示す縦断面図である。 10,22,31…キャップ、11,21…配線基板、12…IC.13…リ
ード、14…リード用パッド、15…内部配線、16…入出力
用パッド、17,32…凹部、18…容量素子用パッド、19,2
4,33…容量素子、23…空間部。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】配線基板と、該配線基板にフェイスダウン
    で実装されるICのダイを接着するキャップとからなり、
    前記配線基板とキャップとで前記ICを密封する半導体パ
    ッケージにおいて、前記配線基板の前記ICの実装部中央
    に凹部を設け、該凹部に容量素子を前記ICのGND端子と
    電源端子間に接続されるように配置することを特徴とす
    る半導体パッケージ。
  2. 【請求項２】配線基板の凹部には容量素子に加えて、抵
    抗素子を設け、かつICの任意の端子間に接続されるよう
    に配置することを特徴とする特許請求の範囲第１項記載
    の半導体パッケージ。
JP62211867A 1987-08-25 1987-08-25 半導体パッケ−ジ Expired - Fee Related JPH06103731B2 (ja)

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JPH03225859A (ja) * 1990-01-30 1991-10-04 Nec Corp 半導体パッケージ
JPH0794630A (ja) * 1993-09-25 1995-04-07 Nec Corp 半導体装置
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
JP5168863B2 (ja) * 2006-09-20 2013-03-27 日本電気株式会社 プリント配線板製造方法

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