JPH04290121A - 速度変換回路 - Google Patents
速度変換回路Info
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- JPH04290121A JPH04290121A JP5514191A JP5514191A JPH04290121A JP H04290121 A JPH04290121 A JP H04290121A JP 5514191 A JP5514191 A JP 5514191A JP 5514191 A JP5514191 A JP 5514191A JP H04290121 A JPH04290121 A JP H04290121A
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- 238000006243 chemical reaction Methods 0.000 claims description 31
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 239000007853 buffer solution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、エラスティックストア
にデータを書込むときの速度と読出すときの速度を変え
ることによってデータの速度を変換する速度変換回路に
関する。
にデータを書込むときの速度と読出すときの速度を変え
ることによってデータの速度を変換する速度変換回路に
関する。
【０００２】
【従来の技術】デジタル同期多重通信方式の同期多重装
置等では、例えば８ビットでフレーム周期の全てを占有
する低速データ（０次群データ）を時間圧縮して高速デ
ータに変換しフレーム内の特定のタイムスロット（チヤ
ンネル）に出力する低速→高速変換や、その逆の高速→
低速の速度変換を行っている。
置等では、例えば８ビットでフレーム周期の全てを占有
する低速データ（０次群データ）を時間圧縮して高速デ
ータに変換しフレーム内の特定のタイムスロット（チヤ
ンネル）に出力する低速→高速変換や、その逆の高速→
低速の速度変換を行っている。
【０００３】このためには書込み読出しを独立したタイ
ミングとクロックとで制御できるエラスティックストア
が用いられる。高速データと低速データとが同一のフレ
ーム位相を有し、低速データが１２５ μｓ のフレー
ム長の全てを８ビットの１チャンネルデータで占有する
６４ｋｂ／ｓの０次群データの場合、例えば８Ｍｂ／ｓ
の高速側データのフレーム内タイムスロットが何処に設
定されても、データの欠落や重複がなく速度変換が行わ
れるようにするためには、エラスティックストアへの１
フーム分のデータの書込みが終わってから次のフレーム
で読出す必要がある。即ち、６４Ｋ →８Ｍ 変換の場
合には、書き込まれたフレームの次のフレームの所定の
タイムスロットで読出し、また８Ｍ→６４Ｋ 変換の場
合には入力高速データがどのタイムスロットに設定され
ても、該タイムスロットの８Ｍデータの書込みが終了し
てから、次のフレーム周期の先頭から低速データとして
読み出す必要がある。従来は、このためエラスティック
ストアを二つ用いて、セレクタにより書込側の入力デー
タを二つのエラスティックストアに交互に書込み、読出
は逆に切り換えて、一方のエラスティックストアから書
込が終了した前フレームのデータを読出し、他方のエラ
スティックストアには現フレームのデータを書込むよう
にしたダブルバッファ方式が用いられていた。
ミングとクロックとで制御できるエラスティックストア
が用いられる。高速データと低速データとが同一のフレ
ーム位相を有し、低速データが１２５ μｓ のフレー
ム長の全てを８ビットの１チャンネルデータで占有する
６４ｋｂ／ｓの０次群データの場合、例えば８Ｍｂ／ｓ
の高速側データのフレーム内タイムスロットが何処に設
定されても、データの欠落や重複がなく速度変換が行わ
れるようにするためには、エラスティックストアへの１
フーム分のデータの書込みが終わってから次のフレーム
で読出す必要がある。即ち、６４Ｋ →８Ｍ 変換の場
合には、書き込まれたフレームの次のフレームの所定の
タイムスロットで読出し、また８Ｍ→６４Ｋ 変換の場
合には入力高速データがどのタイムスロットに設定され
ても、該タイムスロットの８Ｍデータの書込みが終了し
てから、次のフレーム周期の先頭から低速データとして
読み出す必要がある。従来は、このためエラスティック
ストアを二つ用いて、セレクタにより書込側の入力デー
タを二つのエラスティックストアに交互に書込み、読出
は逆に切り換えて、一方のエラスティックストアから書
込が終了した前フレームのデータを読出し、他方のエラ
スティックストアには現フレームのデータを書込むよう
にしたダブルバッファ方式が用いられていた。
【０００４】
【発明が解決しようとする課題】上記従来の速度変換回
路では、二つのエラスティックストアと、セレクタ回路
が必要であり回路が複雑になるという問題があった。
路では、二つのエラスティックストアと、セレクタ回路
が必要であり回路が複雑になるという問題があった。
【０００５】本発明は上記問題点に鑑み創出されたもの
で、エラスティクストアを一個用いた簡単な回路で読出
しデータが書込データを追い越さないようにすることを
目的とする。
で、エラスティクストアを一個用いた簡単な回路で読出
しデータが書込データを追い越さないようにすることを
目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の速度変換
回路の原理図である。上記課題は、図１に示す如く、書
込クロックに同期して入力データを順次書込み、書込み
クロックと速度の異なる読出クロックに同期して書き込
んだデータを順次読出して出力するエラスティックスト
ア１，２ を用いて、フレームの全区間を占有する低速
データと１フレーム長より短いタイムスロット内の高速
データ間の速度変換をフレーム位相を保ったまま行う速
度変換回路において、フレーム毎に供給される原ライト
リセット／リードリセット信号を間引きすることによっ
て、一回のリセットで該エラスティックストア１，２
に対して複数フレーム分の高速データの書込み／読出し
が行われるように制御するライトリセット／リードリセ
ット信号を生成する高速リセット信号生成回路５と、一
回のリセットでエラスティクストアに対して前記複数フ
レーム分の低速データの読出し／書込みが連続して行わ
れるように制御する低速リードリセット／ライトリセッ
ト信号をフレームクロックから生成する低速リセット信
号生成回路４とを有し、前記の両リセット信号生成回路
４，５ は、書き込まれた或るフレームのデータが次以
降のフレームで読み出されるように、高速リードリセッ
ト信号／低速リードリセット信号を低速ライトリセット
信号／高速ライトリセット信号より所定のタイミングだ
け遅らせて生成することを特徴とする本発明の速度変換
回路により解決される。
回路の原理図である。上記課題は、図１に示す如く、書
込クロックに同期して入力データを順次書込み、書込み
クロックと速度の異なる読出クロックに同期して書き込
んだデータを順次読出して出力するエラスティックスト
ア１，２ を用いて、フレームの全区間を占有する低速
データと１フレーム長より短いタイムスロット内の高速
データ間の速度変換をフレーム位相を保ったまま行う速
度変換回路において、フレーム毎に供給される原ライト
リセット／リードリセット信号を間引きすることによっ
て、一回のリセットで該エラスティックストア１，２
に対して複数フレーム分の高速データの書込み／読出し
が行われるように制御するライトリセット／リードリセ
ット信号を生成する高速リセット信号生成回路５と、一
回のリセットでエラスティクストアに対して前記複数フ
レーム分の低速データの読出し／書込みが連続して行わ
れるように制御する低速リードリセット／ライトリセッ
ト信号をフレームクロックから生成する低速リセット信
号生成回路４とを有し、前記の両リセット信号生成回路
４，５ は、書き込まれた或るフレームのデータが次以
降のフレームで読み出されるように、高速リードリセッ
ト信号／低速リードリセット信号を低速ライトリセット
信号／高速ライトリセット信号より所定のタイミングだ
け遅らせて生成することを特徴とする本発明の速度変換
回路により解決される。
【０００７】
【作用】一回のリセット信号で複数フレーム分のデータ
が書き込まれ，また一回のリセット信号で該複数フレー
ム分のデータが読み出されかつ各フレームで書き込まれ
たデータはそれぞれ次以降のフレームで読み出されるの
で、読出しが書込みを追い越さずでデータの欠落や重複
が生じることなく速度変換を行うことができる。
が書き込まれ，また一回のリセット信号で該複数フレー
ム分のデータが読み出されかつ各フレームで書き込まれ
たデータはそれぞれ次以降のフレームで読み出されるの
で、読出しが書込みを追い越さずでデータの欠落や重複
が生じることなく速度変換を行うことができる。
【０００８】高速リセット信号の間引きを行う簡単な回
路と、フレームクロックから低速リセット信号を生成す
る回路とを設けるだけでエラステックストアやセレクタ
を削減できるので回路構成を簡単にすることが可能とな
る。
路と、フレームクロックから低速リセット信号を生成す
る回路とを設けるだけでエラステックストアやセレクタ
を削減できるので回路構成を簡単にすることが可能とな
る。
【０００９】
【実施例】以下添付図面により本発明の速度変換回路を
説明する。図２は本発明の速度変換回路の実施例構成図
、図３は８Ｍｂ／ｓ →６４Ｋｂ／ｓ変換のタイムチャ
ート、図４は６４Ｋｂ／ｓ→８Ｍｂ／ｓ 変換のタイム
チャートである。なお全図を通じて同一符号は同一対象
物を表す。
説明する。図２は本発明の速度変換回路の実施例構成図
、図３は８Ｍｂ／ｓ →６４Ｋｂ／ｓ変換のタイムチャ
ート、図４は６４Ｋｂ／ｓ→８Ｍｂ／ｓ 変換のタイム
チャートである。なお全図を通じて同一符号は同一対象
物を表す。
【００１０】実施例では、フレーム周波数が８ＫＨｚで
入出力のフレーム位相が同期しており、低速データは１
フレーム長（１２５μｓ）を８ビットのデータが占有す
る６４Ｋｂ／ｓのＰＣＭ信号であり、高速データはそれ
を１２５ 倍に高速化した８Ｍｂ／ｓのデータである場
合を説明する。
入出力のフレーム位相が同期しており、低速データは１
フレーム長（１２５μｓ）を８ビットのデータが占有す
る６４Ｋｂ／ｓのＰＣＭ信号であり、高速データはそれ
を１２５ 倍に高速化した８Ｍｂ／ｓのデータである場
合を説明する。
【００１１】図２において、１は低速→高速変換用のエ
ラスティックストア、２は高速→低速変換用のエラステ
ィックストア、４１はデコーダ、４２はＤ−ＦＦ、５１
、５２はＯＲゲート、５３はインバータである。エラス
ティックストア１ 、２ は同じもので、以下に述べる
各種の制御信号によりそれぞれ高速→低速、低速→高速
の速度変換を行う。エラスティックストア１ 、２ は
２５６ビットの容量を有し、書込みクロックＷＣＫ に
同期してデータ入力Ｄｉｎに入力されているデータを書
込み、読出しクロックＲＣＫ に同期して書込まれてい
るデータをデータ出力Ｄｏｕｔ から出力する機能を有
する。エラスティックストア１ 、２ は書込みアドレ
スカウンタと読出しアドレスカウンタとを内蔵し、ライ
トインヒビット信号Ｗｉが”Ｌ” のときはライトクロ
ックが無効とされ、カウンタが歩進せず書込は行われな
い。またライトリセット信号ＷＲの”Ｌ” により書込
アドレスカウンタは１番地にリセットされる。読出しア
ドレスカウンタはリードリセット信号ＲＲの”Ｌ” が
印加されたタイミングから５読出クロック目に１番地に
リセットされ、リードインヒビット信号Ｒｉが”Ｌ”
のときは４クロック後のクロックが無効とされカウンタ
が歩進せず読出は行われない。
ラスティックストア、２は高速→低速変換用のエラステ
ィックストア、４１はデコーダ、４２はＤ−ＦＦ、５１
、５２はＯＲゲート、５３はインバータである。エラス
ティックストア１ 、２ は同じもので、以下に述べる
各種の制御信号によりそれぞれ高速→低速、低速→高速
の速度変換を行う。エラスティックストア１ 、２ は
２５６ビットの容量を有し、書込みクロックＷＣＫ に
同期してデータ入力Ｄｉｎに入力されているデータを書
込み、読出しクロックＲＣＫ に同期して書込まれてい
るデータをデータ出力Ｄｏｕｔ から出力する機能を有
する。エラスティックストア１ 、２ は書込みアドレ
スカウンタと読出しアドレスカウンタとを内蔵し、ライ
トインヒビット信号Ｗｉが”Ｌ” のときはライトクロ
ックが無効とされ、カウンタが歩進せず書込は行われな
い。またライトリセット信号ＷＲの”Ｌ” により書込
アドレスカウンタは１番地にリセットされる。読出しア
ドレスカウンタはリードリセット信号ＲＲの”Ｌ” が
印加されたタイミングから５読出クロック目に１番地に
リセットされ、リードインヒビット信号Ｒｉが”Ｌ”
のときは４クロック後のクロックが無効とされカウンタ
が歩進せず読出は行われない。
【００１２】低速データを読み出すエラステックストア
１の低速リードインヒビット信号ＬＲｉ と、低速デー
タが書き込まれるエラスティックストア２の低速ライト
インヒビット信号ＬＷｉ は常時、”Ｈ” レベルに設
定されておりフレームの全期間にわたって低速データの
読出しあるいは書込みが行われるようになっている。
１の低速リードインヒビット信号ＬＲｉ と、低速デー
タが書き込まれるエラスティックストア２の低速ライト
インヒビット信号ＬＷｉ は常時、”Ｈ” レベルに設
定されておりフレームの全期間にわたって低速データの
読出しあるいは書込みが行われるようになっている。
【００１３】６４Ｋｂ／ｓの低速データに同期した６４
ＫＨｚクロックは、低速データが書込まれるエラステッ
クストア２の書込クロック端子ＷＣＫ に、またインバ
ータ５３で反転されて低速データを読み出すエラスティ
ックストア１ のリードクロック端子ＲＣＫ にそれぞ
れ供給される。
ＫＨｚクロックは、低速データが書込まれるエラステッ
クストア２の書込クロック端子ＷＣＫ に、またインバ
ータ５３で反転されて低速データを読み出すエラスティ
ックストア１ のリードクロック端子ＲＣＫ にそれぞ
れ供給される。
【００１４】デコーダ４１には８ｋＨｚのフレームクロ
ックと、該フレームクロックを分周または逓倍した４Ｋ
Ｈｚ、１６ＫＨｚ、３２ＫＨｚのクロックが入力され、
Ｙ２出力には８ｋＨｚと３２ＫＨｚが”Ｌ” となるタ
イミング即ちフレームの先頭から３ビット目で”Ｌ”
となる信号が、またＹ７ 出力には８ｋＨｚ、１６ＫＨ
ｚ、３２ＫＨｚの全てが”Ｈ” になるタイミング即ち
フレームの先頭から８ビット目（次のフレームの１ビッ
ト前）に”Ｌ” となる信号が、４ＫＨｚクロックが”
Ｌ” の期間だけそれぞれ出力されるようになっている
。Ｙ２ 出力のパルス幅は６４ＫＨｚ クロックの１サ
イクル長を有し、Ｄ−ＦＦ４２により６４ＫＨｚクロッ
クで叩かれて６４ＫＨｚクロックの半サイクルシフトさ
せ、低速リードリセット信号ＬＲＲ として、高速→低
速変換用エラスティックストア１のリードリセット端子
ＲＲに供給される。またＹ７出力は２フレーム周期でフ
レーム先頭から８ビット目が”Ｌ” となる低速ライト
リセット信号ＬＷＲ として低速→高速変換用のエラス
ティックストア２のライトリセット端子ＷＲに供給され
る。
ックと、該フレームクロックを分周または逓倍した４Ｋ
Ｈｚ、１６ＫＨｚ、３２ＫＨｚのクロックが入力され、
Ｙ２出力には８ｋＨｚと３２ＫＨｚが”Ｌ” となるタ
イミング即ちフレームの先頭から３ビット目で”Ｌ”
となる信号が、またＹ７ 出力には８ｋＨｚ、１６ＫＨ
ｚ、３２ＫＨｚの全てが”Ｈ” になるタイミング即ち
フレームの先頭から８ビット目（次のフレームの１ビッ
ト前）に”Ｌ” となる信号が、４ＫＨｚクロックが”
Ｌ” の期間だけそれぞれ出力されるようになっている
。Ｙ２ 出力のパルス幅は６４ＫＨｚ クロックの１サ
イクル長を有し、Ｄ−ＦＦ４２により６４ＫＨｚクロッ
クで叩かれて６４ＫＨｚクロックの半サイクルシフトさ
せ、低速リードリセット信号ＬＲＲ として、高速→低
速変換用エラスティックストア１のリードリセット端子
ＲＲに供給される。またＹ７出力は２フレーム周期でフ
レーム先頭から８ビット目が”Ｌ” となる低速ライト
リセット信号ＬＷＲ として低速→高速変換用のエラス
ティックストア２のライトリセット端子ＷＲに供給され
る。
【００１５】即ち、デーコーダ３とＤ−ＦＦ４とで、エ
ラステックストア１からの低速データの読出しおよびエ
ラスティックストア２への低速データの書込みがフレー
ムの先頭ビットから始まるように制御するリセット信号
を１フレームおきに生成する低速リセット信号生回路を
構成している。
ラステックストア１からの低速データの読出しおよびエ
ラスティックストア２への低速データの書込みがフレー
ムの先頭ビットから始まるように制御するリセット信号
を１フレームおきに生成する低速リセット信号生回路を
構成している。
【００１６】高速データの書込みおよび読出しは、図示
しないハイウエイコントロールＬＳＩから毎フレームご
とにフレーム内のチャンネルを指定するタイムスロット
のタイミングで、高速ライトリセット信号ＨＷＲ およ
び高速リードリセット信号ＨＲＲ とが供給されるが、
ライトリセット信号はＯＲゲート５１によって、またリ
ードリセット信号はＯＲゲート５２によって、４ＫＨｚ
クロックが”Ｈ” レベルにある期間中は阻止されるの
で、１フレームおきに間引きされてエラステックストア
１、２に供給される。即ち、ＯＲゲート５１，５２ は
毎フレームごとに供給されるリセット信号を間引く高速
リセット信号生成回路を構成する。
しないハイウエイコントロールＬＳＩから毎フレームご
とにフレーム内のチャンネルを指定するタイムスロット
のタイミングで、高速ライトリセット信号ＨＷＲ およ
び高速リードリセット信号ＨＲＲ とが供給されるが、
ライトリセット信号はＯＲゲート５１によって、またリ
ードリセット信号はＯＲゲート５２によって、４ＫＨｚ
クロックが”Ｈ” レベルにある期間中は阻止されるの
で、１フレームおきに間引きされてエラステックストア
１、２に供給される。即ち、ＯＲゲート５１，５２ は
毎フレームごとに供給されるリセット信号を間引く高速
リセット信号生成回路を構成する。
【００１７】そして所望のタイムスロット幅で”Ｈ”
となる高速ライトインヒビット信号ＨＷｉおよび高速リ
ードインヒビット信号ＨＲｉ が毎フレームごとにエラ
ステックストア１、２に供給される。
となる高速ライトインヒビット信号ＨＷｉおよび高速リ
ードインヒビット信号ＨＲｉ が毎フレームごとにエラ
ステックストア１、２に供給される。
【００１８】次に、図３により高速→低速変換の動作を
説明する。エラステックストアの書込カウンタは４ＫＨ
ｚクロックが”Ｌ” であるフレーム＃１の期間に印加
される高速リセット信号ＨＷＲ によりリセットされ、
８Ｍｂ／ｓ入力データのうち高速ライトインヒビット信
号ＨＷｉ の”Ｈ” レベルで指定されるタイムスロッ
トに対応するフレーム＃１ のｂ１〜ｂ８が１番地から
８番地まで、またフレーム＃２のｂ１’ 〜ｂ８’ が
９番地から１６番地まで順次書き込まれる。 一方６４Ｋｂ／ｓの低速データは、読出カウンタがフレ
ーム＃１ の３ ビット目（ フレーム＃２ より５
ビット前） のタイミングで印加された低速リードリセ
ット信号ＬＲＲ によってフレーム＃２ の先頭ビット
で１番地にリセットされるため、フレーム＃２で１ 番
地からのデータｂ１〜ｂ８を、またフレーム＃３ で９
番地以降のデータｂ１’ 〜ｂ８’ を全フレーム長
にわたって順次読み出して出力する。
説明する。エラステックストアの書込カウンタは４ＫＨ
ｚクロックが”Ｌ” であるフレーム＃１の期間に印加
される高速リセット信号ＨＷＲ によりリセットされ、
８Ｍｂ／ｓ入力データのうち高速ライトインヒビット信
号ＨＷｉ の”Ｈ” レベルで指定されるタイムスロッ
トに対応するフレーム＃１ のｂ１〜ｂ８が１番地から
８番地まで、またフレーム＃２のｂ１’ 〜ｂ８’ が
９番地から１６番地まで順次書き込まれる。 一方６４Ｋｂ／ｓの低速データは、読出カウンタがフレ
ーム＃１ の３ ビット目（ フレーム＃２ より５
ビット前） のタイミングで印加された低速リードリセ
ット信号ＬＲＲ によってフレーム＃２ の先頭ビット
で１番地にリセットされるため、フレーム＃２で１ 番
地からのデータｂ１〜ｂ８を、またフレーム＃３ で９
番地以降のデータｂ１’ 〜ｂ８’ を全フレーム長
にわたって順次読み出して出力する。
【００１９】図４の低速→高速変換では、６４Ｋｂ／ｓ
入力データは４ＫＨｚクロックの”Ｌ” 周期に当たる
フレーム＃０の８ビット目に印加される低速ライトリセ
ット信号ＬＷＲ によりフレーム＃１の８ビットｂ１〜
ｂ８ が１番地から８番地に、さらに９番地以降にフレ
ーム＃２の８ビットデータｂ１’〜ｂ８’ が連続して
順次書き込まれる。一方読出しは、４ＫＨｚクロックが
”Ｈ” であるフレーム＃１の期間は高速リードリセッ
ト信号が間引きされ、次のフレーム＃２でリセットされ
るため、高速リードインヒビット信号”Ｈ” で指定さ
れるフレーム＃２の所定タイムスロットで１番地から８
番地までのデータｂ１〜ｂ８ が１Ｍｂ／ｓの速度で読
み出され、フレーム＃３ではリセット信号が無いので９
番地から１６番地までのデータｂ１’ 〜ｂ８’ が読
み出される。
入力データは４ＫＨｚクロックの”Ｌ” 周期に当たる
フレーム＃０の８ビット目に印加される低速ライトリセ
ット信号ＬＷＲ によりフレーム＃１の８ビットｂ１〜
ｂ８ が１番地から８番地に、さらに９番地以降にフレ
ーム＃２の８ビットデータｂ１’〜ｂ８’ が連続して
順次書き込まれる。一方読出しは、４ＫＨｚクロックが
”Ｈ” であるフレーム＃１の期間は高速リードリセッ
ト信号が間引きされ、次のフレーム＃２でリセットされ
るため、高速リードインヒビット信号”Ｈ” で指定さ
れるフレーム＃２の所定タイムスロットで１番地から８
番地までのデータｂ１〜ｂ８ が１Ｍｂ／ｓの速度で読
み出され、フレーム＃３ではリセット信号が無いので９
番地から１６番地までのデータｂ１’ 〜ｂ８’ が読
み出される。
【００２０】このように、書込アドレスカウンタのリセ
ット信号を複数フレームに一回だけ印加し、複数フレー
ムにわたって入力データを書込み、書込が完了したフレ
ームのデータが次フレームで読出されるようにエラステ
ィックストアに対する書込み／読出しのタイミングを制
御することにより簡単な回路でスリップなく速度変換を
行うことができる。
ット信号を複数フレームに一回だけ印加し、複数フレー
ムにわたって入力データを書込み、書込が完了したフレ
ームのデータが次フレームで読出されるようにエラステ
ィックストアに対する書込み／読出しのタイミングを制
御することにより簡単な回路でスリップなく速度変換を
行うことができる。
【００２１】
【発明の効果】以上説明したように、本発明によればエ
ラスティックストアを一個だけ用いて、同一フレーム位
相でフレームの全期間を占有する低速データとフレーム
の一部のタイムスロットを占有する高速データとの間で
の速度変換をスリップなしで行うことが可能となり、速
度変換回路が簡単になるという効果がある。
ラスティックストアを一個だけ用いて、同一フレーム位
相でフレームの全期間を占有する低速データとフレーム
の一部のタイムスロットを占有する高速データとの間で
の速度変換をスリップなしで行うことが可能となり、速
度変換回路が簡単になるという効果がある。
【図１】 本発明の速度変換回路の原理図
【図２】
本発明の速度変換回路の実施例構成図
本発明の速度変換回路の実施例構成図
【図３】 ８
Ｍｂ／ｓ →６４Ｋｂ／ｓ変換のタイムチャート
Ｍｂ／ｓ →６４Ｋｂ／ｓ変換のタイムチャート
【図４
】 ６４Ｋｂ／ｓ→８Ｍｂ／ｓ 変換のタイムチャー
ト
】 ６４Ｋｂ／ｓ→８Ｍｂ／ｓ 変換のタイムチャー
ト
Claims (1)
- 【請求項１】 書込クロックに同期して入力データを
順次書込み、書込みクロックと速度の異なる読出クロッ
クに同期して書き込んだデータを順次読出して出力する
エラスティックストア（１） を用いて、フレームの全
区間を占有する低速データと１フレーム長より短いタイ
ムスロット内の高速データ間の速度変換をフレーム位相
を保ったまま行う速度変換回路において、フレーム毎に
供給される原ライトリセット／リードリセット信号を間
引きすることによって、一回のリセットで該エラスティ
ックストア（１） に対して複数フレーム分の高速デー
タの書込み／読出しが行われるように制御するライトリ
セット／リードリセット信号を生成する高速リセット信
号生成回路（５） と、一回のリセットで該エラスティ
クストア（１） に対して前記複数フレーム分の低速デ
ータの読出し／書込みが連続して行われるように制御す
る低速リードリセット／ライトリセット信号をフレーム
クロックから生成する低速リセット信号生成回路（４）
とを有し、前記の両リセット信号生成回路（４，５）
は、書き込まれた或るフレームのデータが次以降のフ
レームで読み出されるように、高速リードリセット信号
／低速リードリセット信号を低速ライトリセット信号／
高速ライトリセット信号より所定のタイミングだけ遅ら
せて生成することを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5514191A JPH04290121A (ja) | 1991-03-19 | 1991-03-19 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5514191A JPH04290121A (ja) | 1991-03-19 | 1991-03-19 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290121A true JPH04290121A (ja) | 1992-10-14 |
Family
ID=12990501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5514191A Withdrawn JPH04290121A (ja) | 1991-03-19 | 1991-03-19 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188279A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Ltd | ネットワーク装置、エッジルータ及びパケット通信システム |
-
1991
- 1991-03-19 JP JP5514191A patent/JPH04290121A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188279A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Ltd | ネットワーク装置、エッジルータ及びパケット通信システム |
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