JPH059940B2 - - Google Patents
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- JPH059940B2 JPH059940B2 JP57051420A JP5142082A JPH059940B2 JP H059940 B2 JPH059940 B2 JP H059940B2 JP 57051420 A JP57051420 A JP 57051420A JP 5142082 A JP5142082 A JP 5142082A JP H059940 B2 JPH059940 B2 JP H059940B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体薄膜を用いた電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
〔従来技術とその問題点）
近年、多結晶又は非晶質半導体により形成され
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術、エ
ツチング技術等のパターン形成法もそのまま使用
できる場合が多いなどの利点を有するため、目的
に応じて、多種多様の構造の半導体装置が実現で
きる。これらの半導体薄膜を用いた半導体装置の
機能を十分に発揮するために、同一基板内にスイ
ツチング素子や能動回路素子として、上記半導体
薄膜により形成されたTFTを設けることが多い。
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術、エ
ツチング技術等のパターン形成法もそのまま使用
できる場合が多いなどの利点を有するため、目的
に応じて、多種多様の構造の半導体装置が実現で
きる。これらの半導体薄膜を用いた半導体装置の
機能を十分に発揮するために、同一基板内にスイ
ツチング素子や能動回路素子として、上記半導体
薄膜により形成されたTFTを設けることが多い。
第１図および第２図は従来のTFTの２つの基
本構造を概略的に示す図である。これらの図にお
いて、１は基板、２は多結晶あるいは非晶質半導
体薄膜、３はゲート絶縁膜、４はゲート電極、
５，６はそれぞれソース、ドレイン金属電極であ
る。第１図のものは半導体薄膜２の同じ面側にゲ
ート電極４、ソース電極５およびドレイン電極６
が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４、上面側にソース電極５および
ドレイン電極６が設けられている。これらの
TFTは結晶シリコンを用いたいわゆるMOSFET
と類似の電気的特性を示すが、MOSFETとの動
作原理の根本的な違いは、トランジスタのチヤン
ネルのしや断条件が、MOSFETではPN接合の
逆方向特性を利用するのに対し、TFTでは半導
体薄膜２の高抵抗を利用する点である。チヤンネ
ルの導通状態は共に、電界効果による半導体表面
の反転あるいはキヤリヤ蓄積を利用する。従つ
て、これらのTFTを構成するためには、半導体
薄膜２の非導通状態での抵抗がチヤンネル形成時
の抵抗に比べ十分高いことが必要である。
本構造を概略的に示す図である。これらの図にお
いて、１は基板、２は多結晶あるいは非晶質半導
体薄膜、３はゲート絶縁膜、４はゲート電極、
５，６はそれぞれソース、ドレイン金属電極であ
る。第１図のものは半導体薄膜２の同じ面側にゲ
ート電極４、ソース電極５およびドレイン電極６
が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４、上面側にソース電極５および
ドレイン電極６が設けられている。これらの
TFTは結晶シリコンを用いたいわゆるMOSFET
と類似の電気的特性を示すが、MOSFETとの動
作原理の根本的な違いは、トランジスタのチヤン
ネルのしや断条件が、MOSFETではPN接合の
逆方向特性を利用するのに対し、TFTでは半導
体薄膜２の高抵抗を利用する点である。チヤンネ
ルの導通状態は共に、電界効果による半導体表面
の反転あるいはキヤリヤ蓄積を利用する。従つ
て、これらのTFTを構成するためには、半導体
薄膜２の非導通状態での抵抗がチヤンネル形成時
の抵抗に比べ十分高いことが必要である。
さて、これらのTFTは多結晶又は非晶質半導
体薄膜を用いるため結晶半導体に比べ、キヤリヤ
となる電子や正孔の移動度が低くなる。特に非晶
質半導体では顕著である。このため、結晶半導体
材料を用いたMOSFETに比べ、TFTの動作周波
数の限界はかなり低くなつてしまう。また、この
ようなTFTを基板上に複数個集積化した場合に
は、その動作速度は、上記動作周波数の限界より
も一般にかなり遅くなる。これは、主に配線やト
ランジスタ構造に基づく寄生容量のための時間遅
れが原因となる。TFTでは、絶縁体の基板を使
用できるため、配線と基板間の寄生容量をさける
ことは容易であるが、第１図あるいは第２図の構
造では、ソース・ゲート間あるいは第２図の構造
では、ソース・ゲート間あるいはドレイン・ゲー
ト間の電極の重なりによる寄生容量の影響が大き
い。一般に、寄生容量を有するTFTを含む回路
の動作速度を上げるためには、TFTのON状態に
おける抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質的な動作速度の向上とはならない。
体薄膜を用いるため結晶半導体に比べ、キヤリヤ
となる電子や正孔の移動度が低くなる。特に非晶
質半導体では顕著である。このため、結晶半導体
材料を用いたMOSFETに比べ、TFTの動作周波
数の限界はかなり低くなつてしまう。また、この
ようなTFTを基板上に複数個集積化した場合に
は、その動作速度は、上記動作周波数の限界より
も一般にかなり遅くなる。これは、主に配線やト
ランジスタ構造に基づく寄生容量のための時間遅
れが原因となる。TFTでは、絶縁体の基板を使
用できるため、配線と基板間の寄生容量をさける
ことは容易であるが、第１図あるいは第２図の構
造では、ソース・ゲート間あるいは第２図の構造
では、ソース・ゲート間あるいはドレイン・ゲー
ト間の電極の重なりによる寄生容量の影響が大き
い。一般に、寄生容量を有するTFTを含む回路
の動作速度を上げるためには、TFTのON状態に
おける抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質的な動作速度の向上とはならない。
〔発明の目的）
本発明は上記の点に鑑み、ゲート電極とソース
ドレイン電極とを自己整合させてTFT回路の動
作速度の向上を図り、素子の微細化と高集積化を
可能とするTFTの製造方法を提供するものであ
る。又、ソース・ドレイン電極のコンタクト抵抗
を下げて特性を向上させる事を第２の目的とす
る。
ドレイン電極とを自己整合させてTFT回路の動
作速度の向上を図り、素子の微細化と高集積化を
可能とするTFTの製造方法を提供するものであ
る。又、ソース・ドレイン電極のコンタクト抵抗
を下げて特性を向上させる事を第２の目的とす
る。
本発明においては、基板上にまず所定パターン
のゲート電極を形成し、この上にゲート絶縁膜を
介してソースドレイン電極を形成し、その上に高
抵抗半導体薄膜を堆積する。この場合、基板とゲ
ート絶縁膜を透明材料とし、ゲート電極を不透明
材料とする。そして更にソース、ドレイン電極と
なる低抵抗半導体薄膜を形成する。このソース、
ドレイン電極を基板裏面からの露光を利用してゲ
ート電極に自己整合させてパターニングする。即
ちその上にレジストを塗布してフオトエツチング
工程により基板裏面からゲート電極をマスクとし
て露光し、これを現像して、低抵抗半導体膜をゲ
ート電極に自己整合されたソース、ドレイン電極
としてパターニングする。
のゲート電極を形成し、この上にゲート絶縁膜を
介してソースドレイン電極を形成し、その上に高
抵抗半導体薄膜を堆積する。この場合、基板とゲ
ート絶縁膜を透明材料とし、ゲート電極を不透明
材料とする。そして更にソース、ドレイン電極と
なる低抵抗半導体薄膜を形成する。このソース、
ドレイン電極を基板裏面からの露光を利用してゲ
ート電極に自己整合させてパターニングする。即
ちその上にレジストを塗布してフオトエツチング
工程により基板裏面からゲート電極をマスクとし
て露光し、これを現像して、低抵抗半導体膜をゲ
ート電極に自己整合されたソース、ドレイン電極
としてパターニングする。
本発明によれば、ゲート電極とソース、ドレイ
ン電極との間の寄生容量が小さく、高速動作が可
能となるだけでなく、TFT回路の微細化、高集
積化を図ることができ、又、低抵抗半導体薄膜に
よる良好なオーミツクコンタクトが取れる。
ン電極との間の寄生容量が小さく、高速動作が可
能となるだけでなく、TFT回路の微細化、高集
積化を図ることができ、又、低抵抗半導体薄膜に
よる良好なオーミツクコンタクトが取れる。
以下、本発明の実施例を第３図ａ〜ｅを用いて
説明する。まず、透明ガラス基板１１上に厚さ
1000ÅのAlのスパツター及びパターニングによ
りゲート電極１２を形成し、次いで透明なゲート
絶縁膜として、スパツターにより厚さ3000Åの酸
化シリコン膜１３を堆積させ、高抵抗非晶質シリ
コン膜１４を堆積した後にSiH4のグロー放電に
より、約1000Åの低抵抗非晶質シリコン膜１５ａ
を堆積する。次にポジ型レジスト（スフエリー
AZ1350J）１６を約1.2μｍコートし、基板１１の
裏面よりゲート電極１２をマスクとして紫外光で
露光し、現像してレジスト１６をパターニングす
る。この上にMoを約500Å15b、Alを約2500Å
15c蒸着した後にレジスト１６を除去する。しか
る後、Al膜１５ｃをマスクとして低抵抗非晶質
シリコン膜１５ａをエツチングし、表面に露出し
た不要部を除去する。最後にソース、ドレインの
素子領域外配線部を所望のパターンに形成して
TFTを完成させる。
説明する。まず、透明ガラス基板１１上に厚さ
1000ÅのAlのスパツター及びパターニングによ
りゲート電極１２を形成し、次いで透明なゲート
絶縁膜として、スパツターにより厚さ3000Åの酸
化シリコン膜１３を堆積させ、高抵抗非晶質シリ
コン膜１４を堆積した後にSiH4のグロー放電に
より、約1000Åの低抵抗非晶質シリコン膜１５ａ
を堆積する。次にポジ型レジスト（スフエリー
AZ1350J）１６を約1.2μｍコートし、基板１１の
裏面よりゲート電極１２をマスクとして紫外光で
露光し、現像してレジスト１６をパターニングす
る。この上にMoを約500Å15b、Alを約2500Å
15c蒸着した後にレジスト１６を除去する。しか
る後、Al膜１５ｃをマスクとして低抵抗非晶質
シリコン膜１５ａをエツチングし、表面に露出し
た不要部を除去する。最後にソース、ドレインの
素子領域外配線部を所望のパターンに形成して
TFTを完成させる。
ここで酸化シリコンやインジウム、スズ酸化膜
等の導電膜は透明体であるが、上記非晶質シリコ
ン膜も充分光を透過させる事ができる。即ち、通
常ポジレジストの分光感度域は5000Å程度以下で
あるが、〜3000Åの非晶質シリコンであれば充分
コントラスト高くレジストを感光させる事が出来
た。良好なオーミツクコンタクトを得る上では低
抵抗層は30〜1000Åあれば良いが、従つてソー
ス、ドレイン電極を精度良く形成する事が出来
る。又、チヤネルの厚さは数百Å以下である為、
高抵抗半導体薄膜の厚さは1000Å〜2000Åあれば
充分である。
等の導電膜は透明体であるが、上記非晶質シリコ
ン膜も充分光を透過させる事ができる。即ち、通
常ポジレジストの分光感度域は5000Å程度以下で
あるが、〜3000Åの非晶質シリコンであれば充分
コントラスト高くレジストを感光させる事が出来
た。良好なオーミツクコンタクトを得る上では低
抵抗層は30〜1000Åあれば良いが、従つてソー
ス、ドレイン電極を精度良く形成する事が出来
る。又、チヤネルの厚さは数百Å以下である為、
高抵抗半導体薄膜の厚さは1000Å〜2000Åあれば
充分である。
以上説明した事から明らかな様に、本発明によ
ればソース、ドレイン電極とゲート電極間の重な
り部分をほぼなくすことができるため、これら電
極間の寄生容量を最少にし、TFT回路の動作速
度を著しく向上することができる。また、ソー
ス、ドレイン電極はゲート電極をマスクとする基
板裏面からの露光により容易にゲート電極に自己
整合させることができる。従つてまたTFT回路
の素子の微細化、高集積化を図ることができる。
ればソース、ドレイン電極とゲート電極間の重な
り部分をほぼなくすことができるため、これら電
極間の寄生容量を最少にし、TFT回路の動作速
度を著しく向上することができる。また、ソー
ス、ドレイン電極はゲート電極をマスクとする基
板裏面からの露光により容易にゲート電極に自己
整合させることができる。従つてまたTFT回路
の素子の微細化、高集積化を図ることができる。
更に、ソース、ドレイン電極をチヤネル領域の
半導体薄膜と良好にオーミツクコンタクトさせる
事が出来る。
半導体薄膜と良好にオーミツクコンタクトさせる
事が出来る。
なお、本発明は上記実施例に限定されない。
又、ゲート絶縁膜はSiO2に限らずSi3N4やそれ以
外の透明絶縁体でもよいし、ゲート電極は不透明
な導電材料であればなんでもよい。
又、ゲート絶縁膜はSiO2に限らずSi3N4やそれ以
外の透明絶縁体でもよいし、ゲート電極は不透明
な導電材料であればなんでもよい。
第１図および第２図は従来構造のTFTの断面
図、第３図ａ〜ｅは本発明の一実施例のTFTの
製造工程を示す断面図である。 図に於いて、１１……透明ガラス、１２……ゲ
ート電極（Al）、１３……ゲート絶縁膜、１４…
…高抵抗非晶質シリコン膜、１５ａ……低抵抗非
晶質シリコン膜、１５ｂ……Mo、１５ｃ……
Al、１５1……ソース電極、１５2……ドレイン電
極、１５……レジスト膜。
図、第３図ａ〜ｅは本発明の一実施例のTFTの
製造工程を示す断面図である。 図に於いて、１１……透明ガラス、１２……ゲ
ート電極（Al）、１３……ゲート絶縁膜、１４…
…高抵抗非晶質シリコン膜、１５ａ……低抵抗非
晶質シリコン膜、１５ｂ……Mo、１５ｃ……
Al、１５1……ソース電極、１５2……ドレイン電
極、１５……レジスト膜。
Claims (1)
- 【特許請求の範囲】 １ 透明基板上にゲート電極を覆う様にゲート絶
縁膜を形成する工程と、 このゲート絶縁膜上に高抵抗非晶質シリコン薄
膜、ソース、ドレイン電極となり前記高抵抗非晶
質シリコン薄膜より膜厚が薄い低抵抗非晶質シリ
コン薄膜をこの順に２層の膜厚合計が3000Å以下
となるように積層形成する工程と、 前記低抵抗非晶質シリコン薄膜上にポジ型レジ
スト膜を形成する工程と、 前記基板裏面から露光するフオトエツチングに
より前記ポジ型レジスト膜をゲート電極に自己整
合してパターニングする工程と、 前記レジスト膜及び低抵抗非晶質シリコン薄膜
上に金属膜を形成し、リフトオフにより金属膜を
パターニングする工程と、 前記金属膜をマスクに低抵抗非晶質シリコン薄
膜をエツチングする工程とを具備してなることを
特徴とする薄膜電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142082A JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142082A JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170064A JPS58170064A (ja) | 1983-10-06 |
| JPH059940B2 true JPH059940B2 (ja) | 1993-02-08 |
Family
ID=12886426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142082A Granted JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170064A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| JP3907726B2 (ja) * | 1995-12-09 | 2007-04-18 | 株式会社半導体エネルギー研究所 | 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法 |
-
1982
- 1982-03-31 JP JP5142082A patent/JPS58170064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58170064A (ja) | 1983-10-06 |
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