JPH0595566A - デイジタル信号伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】光伝送装置等の高レ−トデ−タ転送装置におい
て、高速動作を要求されるディジタル回路の規模を縮小
することにより、コストおよび消費電力の低減、安定性
の向上を図る。 【構成】送信側のパラレル−シリアル変換、受信側のシ
リアル−パラレル変換をそれぞれ２段階に分けて行い、
送信側で第１のパラレル−シリアル変換を行う際、各チ
ャネル共通のワ−ド同期信号とチャネル間で相異なるＩ
Ｄコ−ドを付加しておき、受信側では比較的低速の第２
段階のシリアル−パラレル変換部でワード同期及びＩＤ
コードの検出を行う。受信側の第１のシリアル−パラレ
ル変換手段でチャネルの入れ替わりが起きても、第２の
シリアル−パラレル変換手段でパラレル信号を復元した
上、チャネルの入れ替わりをチェックし訂正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンポ−ネントディジ
タルカラ−ＴＶ信号等の、同期した多チャネル信号を高
速で伝送するディジタル信号伝送装置に関するものであ
る。

【０００２】

【従来の技術】近年光ファイバ−ケ−ブルの実用化等に
伴い、より高速のディジタル信号伝送が可能になってき
ている。このため、テレビジョンのＲＧＢコンポ−ネン
ト信号のように、同期がとれている信号に関しては、こ
れを３チャネルまとめてシリアル伝送するケ−スが増え
てきている。従来の技術の例としてＲ，Ｇ，Ｂ３チャネ
ル信号伝送装置の伝送部のブロック図を図３に示し、以
下この動作を簡単に説明する。入力端子から加えられた
各チャネルｍビットからなるパラレル信号は、同期付加
回路４０−４２で伝送するデ−タの先頭に受信側でワ−
ドの切れ目を知る目印となるための、ワ−ド同期コ−ド
を付加された後、パラレル−シリアル変換回路４３でＲ
ｍ，Ｒｍ−１，．．．．．．Ｒ１，Ｇｍ．．．．．とい
う順番のシリアル信号に変換される。各部の出力波形を
図４に示すと、入力デ−タ（Ａ）はパラレル−シリアル
変換回路出力では（Ｂ）のようになる。 なお、上記ワ
−ド同期コ−ドは、通常映像信号のブランキング期間の
ようなデ−タの切れ目に挿入され、この付加方法は普
通、本例のようにパラレル信号の状態で行われるが、パ
ラレル−シリアル変換後にこれを付加しても問題ない。

【０００３】ここで例をあげてワ−ド同期コ−ドをもう
少し詳しく説明すると、このコ−ドはたとえば１１１１
００００１１１１といった１２ビットのコ−ドのような
ものが用いられ、このコ−ドの直後からワ−ドの先頭が
始まると定義して使用されるものである。受信装置では
伝送されてきたシリアル信号から、このワ−ド同期コ−
ドを検出し元のパラレル信号を復元する。この同期検出
回路例を図５に示すと、これはシフトレジスタ回路５１
とこの各ステ−ジの出力を入力とするデコ−ド回路５２
で構成され、上記ワ−ド同期コ−ドを１１１１００００
１１１１とした場合、デコ−ド回路５２はこのデ−タパ
タ−ンをデコ−ドする。また、通常シリアル−パラレル
変換回路は、カウンタ５０とシリアルＩＮ，パラレルＯ
ＵＴのシフトレジスタ５３で構成される。このため、上
記デコ−ダ出力をこのカウンタ５０のリセットパルスと
して用い、カウンタ出力をシフトレジスタ５３のパラレ
ル出力ロ−ドクロックに用いることでシリアル−パラレ
ル変換が可能となる。

【０００４】

【発明が解決しようとする課題】しかし、例えば映像信
号を多重して伝送するようなケ−スでは、デ−タの伝送
レ−トは通常４００Ｍｂｐｓ以上に達する。このような
高速で動作するロジック回路は、一般に高価かつ消費電
力が大きいのに加え、配線処理に関しても、反射等を十
分に考慮しないと安定に動作しない。ところが、上記ワ
−ド同期コ−ドにしても、通常は２０ビット以上は必要
であるので、従来の方式では多段のシフトレジスタと多
入力のデコ−ド回路が必要となり、コスト、電力、実装
上の困難さといった問題を回避することが出来なかっ
た。本発明はこれらの欠点である高速動作回路の規模が
大きいためコスト、電力が大きく、安定性にも問題があ
るといった点を解決しようとするものである。

【０００５】

【課題を解決するための手段】本発明では、ｎチャネル
のパラレル入力信号をシリアル信号に変換するｎ個の第
１のパラレル−シリアル変換手段、各チャネル共通のワ
−ド同期信号とチャネル間で相異なるＩＤコ−ドを付加
するｎ個の同期信号付加手段、変換されたｎチャネルの
シリアル信号を更に１本のシリアル信号に変換する第２
のパラレル−シリアル変換手段、シリアル化された信号
を伝送する手段、送られてきた信号を受信する手段、こ
の信号をｎチャネルのシリアル信号に復元する第１のシ
リアル−パラレル変換手段、ｎチャネルのシリアル信号
から元のｎチャネルのパラレル信号を復元する第２のシ
リアル−パラレル変換手段、復元されたパラレル信号の
チャネル名を判定しこれが所定のチャネル出力となるよ
うにｎチャネルのパラレル信号を切替出力する手段、も
しくは、第１のシリアル−パラレル変換手段をコントロ
−ルする手段を用いる。

【０００６】

【作用】本発明は高速で動作しなければならない回路を
最小限にとどめるため、上記第２のパラレル−シリアル
変換手段でｎチャネルの信号を１本のシリアル信号に変
換する際、通常必要となるワ−ド同期信号の付加と、上
記第１のシリアル−パラレル変換手段でシリアル信号を
パラレル信号に変換する際通常必要となるワ−ド検出を
不要にするものである。

【０００７】通常ワ−ド同期符号を付加せずに、ｎチャ
ネルの信号をシリアル化して伝送し、これを再び受信側
でパラレル信号に戻すと、送信側と、受信側でチャネル
の入れ替わりが生ずることになる。本発明は送信側で第
１のパラレル−シリアル変換を行う際、各チャネル共通
のワ−ド同期信号とチャネル間で相異なるＩＤコ−ドを
付加しておき、受信側の第１のシリアル−パラレル変換
手段でチャネルの入れ替わりが起きても、第２のシリア
ル−パラレル変換手段でパラレル信号を復元した上、チ
ャネルの入れ替わりをチェックすることを可能にし、チ
ャネルの入れ替わりを直すことで所望の出力を得ること
を可能にするものである。

【０００８】

【実施例】図１に本発明の第１の実施例を示し、以下本
発明の動作を詳しく説明する。なお、以下の説明では入
力信号はＲ，Ｇ，Ｂの３チャネルであるケ−スを例にと
る。Ｒ，Ｇ，Ｂ３チャネルのパラレル入力デ−タは入力
端子１−３から入力され、ワ−ド同期コ−ド付加回路４
−６で各チャネル共通のワ−ド同期コ−ドを付加され、
更にチャネルＩＤ付加回路７〜９でチャネル毎に異なる
ＩＤコ−ドを付加される。このワ−ド同期コ−ド及びチ
ャネルＩＤコ−ドを付加されたパラレルデ−タは、第１
のパラレル−シリアル変換回路１０−１２でシリアルデ
−タに変換され、シリアルデ−タ出力１３−１５にな
る。この３本のシリアルデ−タは更に第２のパラレル−
シリアル変換回路１６で、３チャネル多重された１本の
シリアルデ−タに変換され、伝送インタフェ−ス１７か
ら伝送路１８に出力される。

【０００９】以上が送信部の動作であるが、次に受信部
の動作を説明する。受信インタフェ−ス回路１９は、伝
送路を介して伝送されてきたデ−タを受信し、シリアル
デ−タとクロックを再生する。このシリアルデ−タとク
ロックはシリアルＩＮ−パラレルＯＵＴのシフトレジス
タ２０と、３分周カウンタ２１からなる第１のシリアル
−パラレル変換回路に送られる。ここで、シリアルデ−
タはシフトレジスタのシリアルＩＮ端子に、また分周前
のクロックはシリアルクロック端子に、分周後のクロッ
クはパラレルロ−ドクロック端子に接続される。こうす
ると、シフトレジスタのパラレルＯＵＴ端子からは、シ
リアル化されたＲ，Ｇ，Ｂ３チャネルのデ−タが元のシ
リアルデ−タの１／３にレ−トダウンされて出力され
る。しかし、このシリアル−パラレル変換では、シリア
ル化されたデ−タのワ−ドの切れ目に相当する、Ｒ，
Ｇ，Ｂ３チャネルの区切りがどこであるかを判定せず、
単純にシリアル信号をパラレル化しているので、３つの
パラレルＯＵＴ端子のうちどれからＲ，Ｇ，Ｂチャネル
の信号が出力されるかは確定しない。通常これを確定さ
せるためには、送信部の上記第２のパラレル−シリアル
変換を行う際に、ワ−ド同期コ−ドを付加しておき、受
信部では、受信したシリアルデ−タの中からこれを検出
し、上記３分周カウンタ２１をリセットする必要があ
る。しかし、こうすると前にも説明したように高速で動
作しなければならない回路が増えることになる。

【００１０】このため、本発明では以下の方法で、出力
チャネルが確定しないまま後段の処理を可能にしてい
る。即ち、シフトレジスタ２０のパラレルＯＵＴ端子か
らから出力された３本のシリアル信号は、３つある第２
のシリアル−パラレル変換回路２２−２４に加えられ
る。なお、このシリアル−パラレル変換回路の構成は、
図５に示した従来例のものと同じである。

【００１１】さて、上に述べたようにこの３つのシリア
ル−パラレル変換回路の各々に入力される信号はどのチ
ャネルの信号かは確定していない。しかし、送信部で各
チャネル共通のワ−ド同期コ−ドが付加されているの
で、どのチャネルのシリアル信号が入力されても、出力
からはパラレル化されたデ−タが得られる。次に、パラ
レル化された出力のうちシリアル−パラレル変換回路２
２の出力はチャネルＩＤ判定回路２５に送られ、送信部
で付加されたチャネルＩＤコ−ドを読解され、この信号
が何チャネルの信号であるかを判定される。なお、２２
の出力だけがチャネルＩＤ判定回路に送られるのは、３
つの内１つのチャネルが判定できれば他の２つは自ずか
ら確定するからであり、２２の替わりに２３又は２４の
出力で判定を行っても差し支えない。また、第２のシリ
アル−パラレル変換回路２２−２４の出力は、３チャネ
ルのパラレル入力と同じく３チャネルのパラレル出力を
有するスイッチング回路２６に送られる。また、チャネ
ルＩＤ判定回路２５の出力はスイッチング制御回路２７
に送られる。そして、スイッチング制御回路２７はスイ
ッチング回路２６の出力が上から順にＲ，Ｇ，Ｂチャネ
ルとなるようスイッチング回路２６を制御する。

【００１２】以上のように本発明では、第１のシリアル
−パラレル変換時にワ−ド同期検出を行わなくても、正
しいチャネルのパラレルデ−タが得られる。よって、本
発明を用いれば、最も高速で動作する回路は第２のパラ
レル−シリアル変換回路１６、シフトレジスタ回路２０
と３分周カウンタ回路２１だけですむ。

【００１３】図２に本発明の第２の実施例をしめす。第
１の実施例との違いは、スイッチング回路２６を用いず
に、チャネルＩＤ判定回路２５の出力で制御されるカウ
ンタリセット回路２８を用い、３分周カウンタ回路２１
のリセットを行うようにした点にある。３分周カウンタ
のリセットを行うと、シフトレジスタ回路２０のパラレ
ル出力が入れ替わることになるので、第２のシリアル−
パラレル変換回路２２−２４の入力が各々順番にＲ，
Ｇ，Ｂチャネルのデ−タとなるようなフィ−ドバック制
御が可能となり、スイッチング回路２６を用いなくと
も、第１の実施例同様正しいチャネルのパラレルデ−タ
を得ることができる。

【００１４】

【効果】以上のように本発明を用いると、最も高速で動
作する回路の規模を大幅に制限することが可能になり、
従来方式で問題となっていた高速動作回路が多いためコ
スト、電力が大きく、安定性にも問題があるといった点
を解決することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来技術における送信部の構成を示すブロック
図である。

【図４】図３に示す従来技術におけるデ−タフォ−マッ
トを説明する図である。

【図５】ワ−ド同期検出回路とシリアル−パラレル変換
回路の構成を説明する図である。

【符号の説明】

１〜３ 入力端子 ４〜６ ワード同期コード付加回路 ７〜９ チャネルＩＤ付加回路 １０〜１２ パラレル−シリアル変換回路 １３〜１５ シリアルデータ出力 １６ パラレル−シリアル変換回路 １７ 伝送インターフェース回路 １８ 伝送路 １９ 受信インタフェース回路 ２０ シフトレジスタ ２１ ３分周カウンタ ２２〜２４ シリアル−パラレル変換回路 ２５ ＩＤ判定回路 ２６ スイッチング回路 ２７ スイッチング制御回路 ２８ カウンタリセット回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同期したｎ（ｎは整数）チャネルのパラ
   レルディジタル信号を入力する手段と、ｎチャネル同一
   のワ−ド同期符号を挿入するする手段とチャネルにより
   異なるＩＤコ−ドを付加する手段と、ｎチャネルのパラ
   レル信号を各々シリアル信号に変換しｎチャネルのシリ
   アル信号を得る手段と、ｎチャネルのシリアル信号を更
   に１本のシリアル信号に変換しこれを伝送する手段と、
   該信号を受信し伝送レ−トクロックを再生する手段と、
   このクロックをカウントするｎ進カウンタと、該カウン
   タ出力をデコ−ドし伝送シリアル信号をｎチャネルのシ
   リアル信号に変換する手段と、該ｎチャネルの各シリア
   ル信号を上記ワ−ド同期符号を目安に元のパラレル信号
   に変換する手段と、該パラレル信号のＩＤコ−ドをチェ
   ックする手段と、これが間違っていた場合は上記ｎ進カ
   ウンタを中途リセットし正しいチャネルの信号を受信す
   るようにする手段あるいはｎチャネルの信号をスイッチ
   ングして元のｎチャネルのパラレルディジタル信号を復
   元して出力する手段とを有することを特徴とするディジ
   タル信号伝送装置。