JPH0590537A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0590537A JPH0590537A JP3248843A JP24884391A JPH0590537A JP H0590537 A JPH0590537 A JP H0590537A JP 3248843 A JP3248843 A JP 3248843A JP 24884391 A JP24884391 A JP 24884391A JP H0590537 A JPH0590537 A JP H0590537A
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- film
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 微細化したＭＯＳトランジスタより構成され
る半導体集積回路において、ＭＯＳトランジスタの活性
領域へのコンタクト面積を確保する。 【構成】 ｐ型半導体基板１上にゲート酸化膜３、ゲー
ト電極４、を形成後、第１の絶縁膜７、第２の絶縁膜
８、第３の絶縁膜９を堆積する。次に第１のレジストパ
ターン１０をマスクとして、第３の絶縁膜９を選択的に
除去する。マスク１０を除去後、トランジスタの活性領
が露出するまで残存する第３の絶縁膜９、第２の絶縁膜
８、第１の絶縁膜７をエッチングバックして、ゲート電
極の側壁に異なる膜厚の側壁保護膜を形成する。
る半導体集積回路において、ＭＯＳトランジスタの活性
領域へのコンタクト面積を確保する。 【構成】 ｐ型半導体基板１上にゲート酸化膜３、ゲー
ト電極４、を形成後、第１の絶縁膜７、第２の絶縁膜
８、第３の絶縁膜９を堆積する。次に第１のレジストパ
ターン１０をマスクとして、第３の絶縁膜９を選択的に
除去する。マスク１０を除去後、トランジスタの活性領
が露出するまで残存する第３の絶縁膜９、第２の絶縁膜
８、第１の絶縁膜７をエッチングバックして、ゲート電
極の側壁に異なる膜厚の側壁保護膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタより
構成される半導体装置に関し、異なる膜厚のゲート電極
側壁保護膜を備えたＭＯＳトランジスタより構成される
半導体装置とその製造方法に関するものである。
構成される半導体装置に関し、異なる膜厚のゲート電極
側壁保護膜を備えたＭＯＳトランジスタより構成される
半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタより構成される半導
体装置の代表的なものの一つにＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）がある。高密度ＤＲＡ
Ｍ用メモリセルとして、１トランジスタと１個の記憶容
量から構成される「１トランジスタ、１キャパシタ」型
メモリセルは、構成要素が少なく、セル面積の微小化が
容易なため、広く使用されている。トランジスタとして
は、ＭＯＳトランジスタが使用されているが、近年ソー
ス・ドレイン注入欠陥によるポーズタイムの低下を避け
るために、メモリセル内のＭＯＳトランジスタの活性領
域をｎ−拡散層のみで形成するようになった。
体装置の代表的なものの一つにＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）がある。高密度ＤＲＡ
Ｍ用メモリセルとして、１トランジスタと１個の記憶容
量から構成される「１トランジスタ、１キャパシタ」型
メモリセルは、構成要素が少なく、セル面積の微小化が
容易なため、広く使用されている。トランジスタとして
は、ＭＯＳトランジスタが使用されているが、近年ソー
ス・ドレイン注入欠陥によるポーズタイムの低下を避け
るために、メモリセル内のＭＯＳトランジスタの活性領
域をｎ−拡散層のみで形成するようになった。
【０００３】図２は従来のＤＲＡＭ用ＭＯＳトランジス
タの製造方法を示す工程断面図であり、以下図２を用い
て説明する。図２（ａ）では、まずｐ型半導体基板１上
にＬＯＣＯＳ法によってＳｉＯ2膜２を形成する。その
後公知技術を用いてゲート酸化膜３、ＨＴＯ５を表面に
被覆したゲート電極４を形成後、ＬＤＤ型のＭＯＳトラ
ンジスタ形成のために、イオン注入によりｎ−拡散層を
形成する。その後、ソース・ドレイン注入のマスクとな
るゲート電極側壁保護膜を形成するために、第１の絶縁
膜７を堆積する。
タの製造方法を示す工程断面図であり、以下図２を用い
て説明する。図２（ａ）では、まずｐ型半導体基板１上
にＬＯＣＯＳ法によってＳｉＯ2膜２を形成する。その
後公知技術を用いてゲート酸化膜３、ＨＴＯ５を表面に
被覆したゲート電極４を形成後、ＬＤＤ型のＭＯＳトラ
ンジスタ形成のために、イオン注入によりｎ−拡散層を
形成する。その後、ソース・ドレイン注入のマスクとな
るゲート電極側壁保護膜を形成するために、第１の絶縁
膜７を堆積する。
【０００４】図２（ｂ）では、前記第１の絶縁膜７をエ
ッチングバックしてゲート電極側壁保護膜を形成し、周
辺回路のＭＯＳトランジスタのソース・ドレイン注入マ
スク２０を形成した後、ソース・ドレイン注入を行な
う。図２（ｃ）では、いわゆる自己整合的なコンタクト
を形成するために、薄い第２の絶縁膜８を堆積し、コン
タクト用レジストパターン１３を形成する。図２（ｄ）
では、前記レジストパターン１３をマスクに第２の絶縁
膜８をエッチング除去してコンタクトを開口して、例え
ばビット線となる配線１４を形成する。
ッチングバックしてゲート電極側壁保護膜を形成し、周
辺回路のＭＯＳトランジスタのソース・ドレイン注入マ
スク２０を形成した後、ソース・ドレイン注入を行な
う。図２（ｃ）では、いわゆる自己整合的なコンタクト
を形成するために、薄い第２の絶縁膜８を堆積し、コン
タクト用レジストパターン１３を形成する。図２（ｄ）
では、前記レジストパターン１３をマスクに第２の絶縁
膜８をエッチング除去してコンタクトを開口して、例え
ばビット線となる配線１４を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、素子の微細化にともなってＭＯＳトラン
ジスタのゲート間が、第１の絶縁膜７よりなる側壁保護
膜で埋め込まれてしまい、メモリセル内配線１４ｂのセ
ルフアラインコンタクトの形成が不可能となってしまう
問題点を有していた。これは、周辺回路のＬＤＤ型ＭＯ
Ｓトランジスタの信頼性確保のためにソース・ドレイン
注入のマスクとなる第１の絶縁膜７よりなる側壁保護膜
の膜厚の下限が限定される一方で、より微細なデザイン
ルールで設計されるメモリセル内のＭＯＳトランジスタ
に同時に側壁保護膜を形成すると、メモリセル内トラン
ジスタのゲート間隔が側壁保護膜の２倍以内になったと
き、このゲート間は第１の絶縁膜で完全に埋め込まれる
ことになる。
うな構成では、素子の微細化にともなってＭＯＳトラン
ジスタのゲート間が、第１の絶縁膜７よりなる側壁保護
膜で埋め込まれてしまい、メモリセル内配線１４ｂのセ
ルフアラインコンタクトの形成が不可能となってしまう
問題点を有していた。これは、周辺回路のＬＤＤ型ＭＯ
Ｓトランジスタの信頼性確保のためにソース・ドレイン
注入のマスクとなる第１の絶縁膜７よりなる側壁保護膜
の膜厚の下限が限定される一方で、より微細なデザイン
ルールで設計されるメモリセル内のＭＯＳトランジスタ
に同時に側壁保護膜を形成すると、メモリセル内トラン
ジスタのゲート間隔が側壁保護膜の２倍以内になったと
き、このゲート間は第１の絶縁膜で完全に埋め込まれる
ことになる。
【０００６】本発明は上記問題点に鑑み、より微細化し
たＤＲＡＭにおいても周辺回路のＭＯＳトランジスタの
信頼性を犠牲にすることなく、メモリセル内トランジス
タの活性領域にセルフアラインコンタクト法でコンタク
トを開口できる半導体装置とその製造方法を提供するも
のである。
たＤＲＡＭにおいても周辺回路のＭＯＳトランジスタの
信頼性を犠牲にすることなく、メモリセル内トランジス
タの活性領域にセルフアラインコンタクト法でコンタク
トを開口できる半導体装置とその製造方法を提供するも
のである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、ＭＯＳトランジスタより構
成される半導体集積回路に於て、ゲート電極側壁に異な
る膜厚の側壁保護膜を形成したＭＯＳトランジスタを備
えたことを特徴とする。
めに本発明の半導体装置は、ＭＯＳトランジスタより構
成される半導体集積回路に於て、ゲート電極側壁に異な
る膜厚の側壁保護膜を形成したＭＯＳトランジスタを備
えたことを特徴とする。
【０００８】またその製造方法は、半導体基板上にゲー
ト酸化膜、ゲート電極を形成後、第１の絶縁膜、第２の
絶縁膜及び第３の絶縁膜を堆積する工程と、前記ゲート
電極の一部を被うマスクを形成する工程と、前記マスク
を用いて前記第３の絶縁膜を選択的に除去する工程と、
前記マスクを除去後、トランジスタの活性領域が露出す
るまで残存する第３の絶縁膜及び前記第２の絶縁膜、第
１の絶縁膜をエッチングバックする工程とを備え、ゲー
ト電極側壁に異なる膜厚の側壁保護膜を形成することを
特徴とする。
ト酸化膜、ゲート電極を形成後、第１の絶縁膜、第２の
絶縁膜及び第３の絶縁膜を堆積する工程と、前記ゲート
電極の一部を被うマスクを形成する工程と、前記マスク
を用いて前記第３の絶縁膜を選択的に除去する工程と、
前記マスクを除去後、トランジスタの活性領域が露出す
るまで残存する第３の絶縁膜及び前記第２の絶縁膜、第
１の絶縁膜をエッチングバックする工程とを備え、ゲー
ト電極側壁に異なる膜厚の側壁保護膜を形成することを
特徴とする。
【０００９】
【作用】本発明は上記した構成によって、周辺回路のＭ
ＯＳトランジスタの信頼性を確保できる側壁保護膜を形
成すると同時に、周辺回路よりも薄い側壁保護膜をメモ
リセル内ＭＯＳトランジスタに形成して、コンタクトを
開口するスペースを設けて、セルフアラインコンタクト
法を用いてコンタクトを形成することが可能となる。
ＯＳトランジスタの信頼性を確保できる側壁保護膜を形
成すると同時に、周辺回路よりも薄い側壁保護膜をメモ
リセル内ＭＯＳトランジスタに形成して、コンタクトを
開口するスペースを設けて、セルフアラインコンタクト
法を用いてコンタクトを形成することが可能となる。
【００１０】
【実施例】以下本発明の一実施例の半導体装置とその製
造方法について、図面を参照しながら説明する。図１は
本発明の実施例における半導体装置の製造方法を示すも
のである。
造方法について、図面を参照しながら説明する。図１は
本発明の実施例における半導体装置の製造方法を示すも
のである。
【００１１】図１（ａ）ではｐ型半導体基板１上にＬＯ
ＣＯＳ法によってＳｉＯ2膜２を形成する。その後ゲー
ト酸化膜３、ゲート電極４、高温ＣＶＤ酸化シリコン膜
（ＨＴＯ）５を形成し、そのパターニング後、Ｐイオン
注入によりｎチャンネルトランジスタのＬＤＤのｎ−拡
散層６を形成する。その後第１の絶縁膜７としてＨＴＯ
膜８０ｎｍ、第２の絶縁膜８として窒化シリコン膜２０
ｎｍ、第３の絶縁膜９としてＨＴＯ５０ｎｍを堆積す
る。なお、本図には記載していないが、ｐチャンネルト
ランジスタに対しては、Ｂイオン注入によりｐ−拡散層
を形成する。
ＣＯＳ法によってＳｉＯ2膜２を形成する。その後ゲー
ト酸化膜３、ゲート電極４、高温ＣＶＤ酸化シリコン膜
（ＨＴＯ）５を形成し、そのパターニング後、Ｐイオン
注入によりｎチャンネルトランジスタのＬＤＤのｎ−拡
散層６を形成する。その後第１の絶縁膜７としてＨＴＯ
膜８０ｎｍ、第２の絶縁膜８として窒化シリコン膜２０
ｎｍ、第３の絶縁膜９としてＨＴＯ５０ｎｍを堆積す
る。なお、本図には記載していないが、ｐチャンネルト
ランジスタに対しては、Ｂイオン注入によりｐ−拡散層
を形成する。
【００１２】図１（ｂ）では周辺回路部を被うように第
１のレジストパターン１０を形成後、これをマスクとし
て、メモリセル内の第３の絶縁膜９のＨＴＯを弗化水素
酸溶液で選択的に除去する。
１のレジストパターン１０を形成後、これをマスクとし
て、メモリセル内の第３の絶縁膜９のＨＴＯを弗化水素
酸溶液で選択的に除去する。
【００１３】図１（ｃ）ではその後、メモリセル内の第
２の絶縁膜８、第１の絶縁膜７及び、周辺回路の第３の
絶縁膜９、第２の絶縁膜８、第１の絶縁膜７をエッチン
グバックして、ゲート電極の側壁保護膜を形成した後、
周辺回路のソース・ドレイン注入用マスク２０を形成
し、Ａｓイオン注入によりｎチャンネルトランジスタの
ｎ＋拡散層を形成し、ＬＤＤ型ＭＯＳトランジスタを形
成する。なお、本図には記載してないが、ｐチャンネル
トランジスタに関しては、同様にしてＢＦ2イオン注入
によりソース・ドレインを形成する。
２の絶縁膜８、第１の絶縁膜７及び、周辺回路の第３の
絶縁膜９、第２の絶縁膜８、第１の絶縁膜７をエッチン
グバックして、ゲート電極の側壁保護膜を形成した後、
周辺回路のソース・ドレイン注入用マスク２０を形成
し、Ａｓイオン注入によりｎチャンネルトランジスタの
ｎ＋拡散層を形成し、ＬＤＤ型ＭＯＳトランジスタを形
成する。なお、本図には記載してないが、ｐチャンネル
トランジスタに関しては、同様にしてＢＦ2イオン注入
によりソース・ドレインを形成する。
【００１４】図１（ｄ）では、メモリセル内のトランジ
スタ間が埋まらないように、薄い第４の絶縁膜１２を堆
積した後、コンタクト用レジストパターン１３を形成す
る。
スタ間が埋まらないように、薄い第４の絶縁膜１２を堆
積した後、コンタクト用レジストパターン１３を形成す
る。
【００１５】図１（ｅ）では前記レジストパターン１３
をマスクに第４の絶縁膜１２を除去してコンタクト窓を
開口後、ビット線となる配線１４を形成する。
をマスクに第４の絶縁膜１２を除去してコンタクト窓を
開口後、ビット線となる配線１４を形成する。
【００１６】図１（ｆ）では、その後公知技術を用いて
容量部分１５、多層配線１６を形成してＤＲＡＭが完成
する。
容量部分１５、多層配線１６を形成してＤＲＡＭが完成
する。
【００１７】以上のように本実施例によれば、周辺回路
には、信頼性を確保するための１５０ｎｍの側壁保護膜
（ＬＤＤスペーサ）を形成し、一方メモリセル内は，１
００ｎｍの側壁保護膜を形成することによりビット線の
コンタクト面積を確保してセルフアラインコンタクトを
形成することが可能となる。
には、信頼性を確保するための１５０ｎｍの側壁保護膜
（ＬＤＤスペーサ）を形成し、一方メモリセル内は，１
００ｎｍの側壁保護膜を形成することによりビット線の
コンタクト面積を確保してセルフアラインコンタクトを
形成することが可能となる。
【００１８】
【発明の効果】以上のように本発明によれば、ＭＯＳト
ランジスタより構成される半導体集積回路に於て、ＭＯ
Ｓトランジスタのゲート電極の側壁に異なる膜厚の側壁
保護膜を設けることにより、より微細で高集積な半導体
装置の製造を可能としその実用的効果は大きい。特に、
ＤＲＡＭでは、周辺回路のトランジスタの信頼性を損な
うことなくメモリセルの微細化を同時に実現できるため
その実用的効果は特に大きい。
ランジスタより構成される半導体集積回路に於て、ＭＯ
Ｓトランジスタのゲート電極の側壁に異なる膜厚の側壁
保護膜を設けることにより、より微細で高集積な半導体
装置の製造を可能としその実用的効果は大きい。特に、
ＤＲＡＭでは、周辺回路のトランジスタの信頼性を損な
うことなくメモリセルの微細化を同時に実現できるため
その実用的効果は特に大きい。
【図１】本発明の実施例におけるＤＲＡＭの製造方法の
工程断面図
工程断面図
【図２】従来のＤＲＡＭ用ＭＯＳトランジスタの製造方
法の工程断面図
法の工程断面図
７ 第１の絶縁膜 ８ 第２の絶縁膜 ９ 第３の絶縁膜 １０ 第４の絶縁膜 １４ 配線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (3)
- 【請求項１】ＭＯＳトランジスタより構成される半導体
集積回路に於て、ゲート電極側壁に異なる膜厚の側壁保
護膜を形成したＭＯＳトランジスタを備えたことを特徴
とする半導体装置。 - 【請求項２】半導体基板上にゲート酸化膜、ゲート電極
を形成後、第１の絶縁膜、第２の絶縁膜及び第３の絶縁
膜を堆積する工程と、前記ゲート電極の一部を被うマス
クを形成する工程と、前記マスクを用いて前記第３の絶
縁膜を選択的に除去する工程と、前記マスクを除去後ト
ランジスタの活性領域が露出するまで残存する第３の絶
縁膜及び前記第２の絶縁膜、第１の絶縁膜をエッチング
バックする工程とを備え、ゲート電極側壁に異なる膜厚
の側壁保護膜を形成することを特徴とする半導体装置の
製造方法。 - 【請求項３】請求項２記載の第１の絶縁膜及び第３の絶
縁膜が酸化シリコン膜、第２の絶縁膜が窒化シリコン膜
であることを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248843A JPH0590537A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248843A JPH0590537A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590537A true JPH0590537A (ja) | 1993-04-09 |
Family
ID=17184247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248843A Pending JPH0590537A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590537A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
| US6153476A (en) * | 1997-02-27 | 2000-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
| JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
| JP2009503891A (ja) * | 2005-08-02 | 2009-01-29 | マイクロン テクノロジー， インク． | 異なる絶縁体の側壁スペーサを有するメモリ回路を形成するための方法 |
-
1991
- 1991-09-27 JP JP3248843A patent/JPH0590537A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
| US6153476A (en) * | 1997-02-27 | 2000-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR100319356B1 (ko) * | 1997-02-27 | 2002-02-19 | 니시무로 타이죠 | 반도체 장치 |
| US6448618B1 (en) | 1997-02-27 | 2002-09-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
| JP2009503891A (ja) * | 2005-08-02 | 2009-01-29 | マイクロン テクノロジー， インク． | 異なる絶縁体の側壁スペーサを有するメモリ回路を形成するための方法 |
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