JPH0590252A - 化合物半導体の表面不活性化方法 - Google Patents
化合物半導体の表面不活性化方法Info
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- JPH0590252A JPH0590252A JP27314691A JP27314691A JPH0590252A JP H0590252 A JPH0590252 A JP H0590252A JP 27314691 A JP27314691 A JP 27314691A JP 27314691 A JP27314691 A JP 27314691A JP H0590252 A JPH0590252 A JP H0590252A
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Abstract
(57)【要約】
【目的】 化合物半導体の表面不活性化のための硫黄処
理を、大量の純水を使うことなくドライ方式により所定
の装置内で一貫して有効に行い、これにより生産性向上
を図った表面不活性化方法を提供すること。 【構成】 インジュウムリンＩｎＰ等の化合物半導体の
表面を有機洗浄して自然酸化膜を除去し、その後、当該
化合物半導体の表面にチッ化シリコンＳｉＮｘ等の絶縁
膜を成膜する化合物半導体の表面不活性化方法におい
て、前記自然酸化膜を除去後，絶縁膜の成膜前に、ＳＦ
６のガス中で所定時間紫外線を照射し気相中での硫黄処
理を成すこと。
理を、大量の純水を使うことなくドライ方式により所定
の装置内で一貫して有効に行い、これにより生産性向上
を図った表面不活性化方法を提供すること。 【構成】 インジュウムリンＩｎＰ等の化合物半導体の
表面を有機洗浄して自然酸化膜を除去し、その後、当該
化合物半導体の表面にチッ化シリコンＳｉＮｘ等の絶縁
膜を成膜する化合物半導体の表面不活性化方法におい
て、前記自然酸化膜を除去後，絶縁膜の成膜前に、ＳＦ
６のガス中で所定時間紫外線を照射し気相中での硫黄処
理を成すこと。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体の表面不
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジュウムリン等の化合物半導体の表面
にチッ化シリコン等の絶縁膜を成膜する化合物半導体の
表面不活性化方法に関する。
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジュウムリン等の化合物半導体の表面
にチッ化シリコン等の絶縁膜を成膜する化合物半導体の
表面不活性化方法に関する。
【０００２】
【背景の技術】半導体表面に良質の絶縁膜を形成するこ
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。
【０００３】ところで、SiO2ーSi系は理想に近い絶縁膜
ー半導体（ＩーＳ）界面を実現し、MOS デバイスに応用
されている。一方、ガリュウム砒素（GaAs）やインジュ
ウム燐（InP ）などの高移動度を有する化合物半導体に
対しても、表面不活性化は当然必要であり、シリコン
（Si）なみのプロセス技術の開発が要求されている。こ
の場合、拡散マスク，passivation 或いは配線の絶縁に
どういう種類の材料が適しているかの探索が必要にな
る。
ー半導体（ＩーＳ）界面を実現し、MOS デバイスに応用
されている。一方、ガリュウム砒素（GaAs）やインジュ
ウム燐（InP ）などの高移動度を有する化合物半導体に
対しても、表面不活性化は当然必要であり、シリコン
（Si）なみのプロセス技術の開発が要求されている。こ
の場合、拡散マスク，passivation 或いは配線の絶縁に
どういう種類の材料が適しているかの探索が必要にな
る。
【０００４】化合物半導体を直接酸化することは、組成
面からも困難で、CVD,PVD 等の被着方が主となるが、こ
れもプロセス温度が低くなければ、第三族・第五族，第
二族・第六族の化合物半導体では、第五族及び第六族元
素の蒸気圧が高いことに起因して膜の被着時に界面で反
応が起こり、当該界面に変成層と称される膜（基板とは
性質を異にする領域）を生じる。このため、MIS 特性は
界面準位の多い不満足なものしか得られない。換言する
と、この分野こそ、新材料，新被着法の開発が必要な分
野であり従来より多くの研究がなされているが、前述し
たSiO2ーSi系にしってきする物理的，化学的そして又電
気的に安定した絶縁膜を形成する技術は未だ確立されて
いない。ここに、光電子集積回路用としての化合物半導
体デバイスの急速な進展と共に，化合物半導体の表面不
活性化技術の確立が急がれている理由がある。
面からも困難で、CVD,PVD 等の被着方が主となるが、こ
れもプロセス温度が低くなければ、第三族・第五族，第
二族・第六族の化合物半導体では、第五族及び第六族元
素の蒸気圧が高いことに起因して膜の被着時に界面で反
応が起こり、当該界面に変成層と称される膜（基板とは
性質を異にする領域）を生じる。このため、MIS 特性は
界面準位の多い不満足なものしか得られない。換言する
と、この分野こそ、新材料，新被着法の開発が必要な分
野であり従来より多くの研究がなされているが、前述し
たSiO2ーSi系にしってきする物理的，化学的そして又電
気的に安定した絶縁膜を形成する技術は未だ確立されて
いない。ここに、光電子集積回路用としての化合物半導
体デバイスの急速な進展と共に，化合物半導体の表面不
活性化技術の確立が急がれている理由がある。
【０００５】次に、従来より行われている化合物半導体
の表面不活性化方法の具体例として、光ＣＶＤによるSi
N X 膜を第三族・第五族化合物半導体であるインジュウ
ム燐(InP) に堆積させる場合の工程例を開示する。
の表面不活性化方法の具体例として、光ＣＶＤによるSi
N X 膜を第三族・第五族化合物半導体であるインジュウ
ム燐(InP) に堆積させる場合の工程例を開示する。
【０００６】．まず、InP 基板の有機洗浄を行う。
．次に、InP 基板のN2ブローを行う。．成膜前に、
(NH4)SX の溶液を使用し硫黄処理を行う。．InP 基板
の表面に光ＣＶＤによりSiN X 膜を成膜する。これによ
り、化合物半導体の表面不活性化処理が、比較的有効に
成されるようになっている。
．次に、InP 基板のN2ブローを行う。．成膜前に、
(NH4)SX の溶液を使用し硫黄処理を行う。．InP 基板
の表面に光ＣＶＤによりSiN X 膜を成膜する。これによ
り、化合物半導体の表面不活性化処理が、比較的有効に
成されるようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、化合物半導体の表面不活性化処理が、
(NH4)SX の溶液を使用した所謂ウエット処理による硫黄
処理であることから、当該硫黄処理のために大量の純水
およびそのための規模の大きい設備が必要になってい
る。また、かかる硫黄処理は、当然のことながらInP 基
板を成膜処理用のチャンバーから外部へ搬出しなければ
ならない、という煩わしさがあり、成膜処理に際しては
再びチャンバー内に戻さなければ成らず、これがため、
多くの手間と労力を要するという不都合がある。このた
め、かかる従来例にあっては生産性が悪く、また原価低
減の一つの障害ともなっていた。
来例にあっては、化合物半導体の表面不活性化処理が、
(NH4)SX の溶液を使用した所謂ウエット処理による硫黄
処理であることから、当該硫黄処理のために大量の純水
およびそのための規模の大きい設備が必要になってい
る。また、かかる硫黄処理は、当然のことながらInP 基
板を成膜処理用のチャンバーから外部へ搬出しなければ
ならない、という煩わしさがあり、成膜処理に際しては
再びチャンバー内に戻さなければ成らず、これがため、
多くの手間と労力を要するという不都合がある。このた
め、かかる従来例にあっては生産性が悪く、また原価低
減の一つの障害ともなっていた。
【０００８】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、大量の純水を必要とすることなく化
合物半導体の表面不活性化のための硫黄処理を有効に成
すことができ、これにより化合物半導体にかかる表面不
活性化処理の経済性及び生産性の向上を図った化合物半
導体の表面不活性化方法を提供することを、その目的と
する。
を改善し、とくに、大量の純水を必要とすることなく化
合物半導体の表面不活性化のための硫黄処理を有効に成
すことができ、これにより化合物半導体にかかる表面不
活性化処理の経済性及び生産性の向上を図った化合物半
導体の表面不活性化方法を提供することを、その目的と
する。
【０００９】
【課題を解決するための手段】本発明では、インジュウ
ムリン等の化合物半導体の表面を有機洗浄して自然酸化
膜を除去し、その後、当該化合物半導体の表面にチッ化
シリコン等の絶縁膜を成膜する化合物半導体の表面不活
性化方法において、前記自然酸化膜を除去後，絶縁膜の
成膜前に、ＳＦ6 のガス中で所定時間紫外線を照射し気
相中での硫黄処理を成す、という構成を採っている。こ
れによって前述した目的を達成しようとするものであ
る。
ムリン等の化合物半導体の表面を有機洗浄して自然酸化
膜を除去し、その後、当該化合物半導体の表面にチッ化
シリコン等の絶縁膜を成膜する化合物半導体の表面不活
性化方法において、前記自然酸化膜を除去後，絶縁膜の
成膜前に、ＳＦ6 のガス中で所定時間紫外線を照射し気
相中での硫黄処理を成す、という構成を採っている。こ
れによって前述した目的を達成しようとするものであ
る。
【００１０】
【発明の実施例】以下、本発明の一実施例をInP MIS ダ
イオードの製作を例にとって説明する。はじめに、化合
物半導体の表面に形成される絶縁膜についての必要性に
つき、説明する。
イオードの製作を例にとって説明する。はじめに、化合
物半導体の表面に形成される絶縁膜についての必要性に
つき、説明する。
【００１１】半導体集積回路における絶縁膜の役割とし
ては、表面の不活性化（安定化）；MIS デバイスに
おける絶縁体ー半導体界面物性の利用；イオン注入後
のアニール保護膜；多層配線用の層間絶縁膜；外部
に対する機械的保護，がある。ここで、化合物半導体の
プロセス技術においては、シリコン（Si）に対する酸化
シリコン（SiO2) のような良質な絶縁膜を形成するのは
困難である。化合物半導体における絶縁膜は、実用的に
は、専ら上述した〜を意図して形成されているのが
現状である。
ては、表面の不活性化（安定化）；MIS デバイスに
おける絶縁体ー半導体界面物性の利用；イオン注入後
のアニール保護膜；多層配線用の層間絶縁膜；外部
に対する機械的保護，がある。ここで、化合物半導体の
プロセス技術においては、シリコン（Si）に対する酸化
シリコン（SiO2) のような良質な絶縁膜を形成するのは
困難である。化合物半導体における絶縁膜は、実用的に
は、専ら上述した〜を意図して形成されているのが
現状である。
【００１２】本実施例では、とくに「表面の不活性化
（安定化）」を意図して、InP MISダイオードの製作を
試みた。最初に、気相中での硫黄処理を行わない場合，
次に気相中での硫黄処理を行った場合，そして最後に気
相中での硫黄処理を行い且つアニール処理を行った場合
についてのInP MIS ダイオードの製作工程を開示し、気
相中での硫黄処理の有用性を明らかにする。
（安定化）」を意図して、InP MISダイオードの製作を
試みた。最初に、気相中での硫黄処理を行わない場合，
次に気相中での硫黄処理を行った場合，そして最後に気
相中での硫黄処理を行い且つアニール処理を行った場合
についてのInP MIS ダイオードの製作工程を開示し、気
相中での硫黄処理の有用性を明らかにする。
【００１３】図１，図２に、使用した反応室及びその付
属装置を含む装置全体の系統図を示す。InP 基板として
は面方位〈1.0.0 〉，Ｆeドープ型を使用した。キャリ
ア濃度は、１×１０16／cm3 である。
属装置を含む装置全体の系統図を示す。InP 基板として
は面方位〈1.0.0 〉，Ｆeドープ型を使用した。キャリ
ア濃度は、１×１０16／cm3 である。
【００１４】図１において、符号１は反応室を示す。こ
の反応室１内には、図１に示すように上部にヒータ内蔵
の試料台２Ａが設けられ、これに対向して下部に紫外線
を出力する光源ランプ２Ｂが配設されている。そして、
反応室１の左側壁１Ａ部分には必要とするガスを送り込
むガス導入部３が設けられている。また、反応室１の右
側壁１Ｂ部分には反応室１内の気体を排気するための気
体排気部４が設けられている。
の反応室１内には、図１に示すように上部にヒータ内蔵
の試料台２Ａが設けられ、これに対向して下部に紫外線
を出力する光源ランプ２Ｂが配設されている。そして、
反応室１の左側壁１Ａ部分には必要とするガスを送り込
むガス導入部３が設けられている。また、反応室１の右
側壁１Ｂ部分には反応室１内の気体を排気するための気
体排気部４が設けられている。
【００１５】気体排気部４には、吸い出し用のターボ分
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ2 ボンベ
８Ａが装備され、また電磁弁用のＮ2 ボンベ８Ｂが別に
準備されている。
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ2 ボンベ
８Ａが装備され、また電磁弁用のＮ2 ボンベ８Ｂが別に
準備されている。
【００１６】一方、ガス導入部２には、Si2H 6ボンベ１
１，NH3 ボンベ１２，Ｎ2 ボンベ１３，及びSF6 ボンベ
１４が装備されている。これらの各ボンベ１１〜１４内
の気体は、個別に装備されたマスフロメータ２１〜２４
により、その流量が制御されるようになっている。図１
において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及びＸＶ
は、それぞれバルブを示す。次に、この装置を使用して
成された実施例を具体的に説明する。
１，NH3 ボンベ１２，Ｎ2 ボンベ１３，及びSF6 ボンベ
１４が装備されている。これらの各ボンベ１１〜１４内
の気体は、個別に装備されたマスフロメータ２１〜２４
により、その流量が制御されるようになっている。図１
において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及びＸＶ
は、それぞれバルブを示す。次に、この装置を使用して
成された実施例を具体的に説明する。
【００１７】（Ａ）気相中での硫黄処理を行わない場
合：
合：
【００１８】(1) まず、 InP基板の有機洗浄を行う（ア
セトン３min ×３）。；(2) 次に、InP基板のエッチン
グを行う（１％Ｂr ーメタノール１min ）。；(3) 更
に、エッチング液を除去するため有機洗浄を行う（アセ
トン３min ×３）。；(4)InP基板のN2ブローを行う。；
(5) 成膜前に、光ＣＶＤ装置の反応室内で、InP 基板表
面に紫外光を３０min 照射する（但し、NH3/N2雰囲気
内）。；(6)InP基板表面に、光ＣＶＤ法によってSiN X
膜を成膜する（但し、Si2H6:2SCcm 、NH3:100SCcm、N2:
100SCcm、全圧力：400pa 、反応温度：200 °C 、反応
時間：30min ）。；(7) ｎ型オーミック電極を蒸着する
（Ni:50nm 、In：250nm ）。；(8)SiN X膜表面にMIS 電
極を蒸着する（Ni:50nm 、Au：250nm ）。；(9) ｎ型オ
ーミック電極のアロイングをN2雰囲気中で行う（300 °
C 、30sec)。そして、これらの各工程は、いずれもInP
基板を反応室１内に固定したままの状態で採り行った。
セトン３min ×３）。；(2) 次に、InP基板のエッチン
グを行う（１％Ｂr ーメタノール１min ）。；(3) 更
に、エッチング液を除去するため有機洗浄を行う（アセ
トン３min ×３）。；(4)InP基板のN2ブローを行う。；
(5) 成膜前に、光ＣＶＤ装置の反応室内で、InP 基板表
面に紫外光を３０min 照射する（但し、NH3/N2雰囲気
内）。；(6)InP基板表面に、光ＣＶＤ法によってSiN X
膜を成膜する（但し、Si2H6:2SCcm 、NH3:100SCcm、N2:
100SCcm、全圧力：400pa 、反応温度：200 °C 、反応
時間：30min ）。；(7) ｎ型オーミック電極を蒸着する
（Ni:50nm 、In：250nm ）。；(8)SiN X膜表面にMIS 電
極を蒸着する（Ni:50nm 、Au：250nm ）。；(9) ｎ型オ
ーミック電極のアロイングをN2雰囲気中で行う（300 °
C 、30sec)。そして、これらの各工程は、いずれもInP
基板を反応室１内に固定したままの状態で採り行った。
【００１９】図３に、この場合の１ＭＨz の高周波Ｃー
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でSiN X膜の成膜前にN2雰囲気
中でアニール処理（300 °C ，１時間）を行った場合を
示す。この結果、この場合におけるSiN X膜の成膜に際
してはアニール処理を行った方が、その高周波ＣーＶ特
性におけるヒステリシスが著しく改善されていること
（ＣーＶ特性におけるヒステリシスを少ないこと）が判
明し、アニールの有効性が明らかとなった。図４乃至図
５は処理時間を変えた場合のアニールの効能を示す実験
データである。これより、処理時間を９時間程度に設定
しても有効なものを得ることができることが判明した。
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でSiN X膜の成膜前にN2雰囲気
中でアニール処理（300 °C ，１時間）を行った場合を
示す。この結果、この場合におけるSiN X膜の成膜に際
してはアニール処理を行った方が、その高周波ＣーＶ特
性におけるヒステリシスが著しく改善されていること
（ＣーＶ特性におけるヒステリシスを少ないこと）が判
明し、アニールの有効性が明らかとなった。図４乃至図
５は処理時間を変えた場合のアニールの効能を示す実験
データである。これより、処理時間を９時間程度に設定
しても有効なものを得ることができることが判明した。
【００２０】（Ｂ）気相中での硫黄処理を行った場合：
【００２１】工程(1) 〜(6) は、上述した（Ａ）気相中
での硫黄処理を行わない場合と同一工程を採用；(7)SF6
を50SCcm導入し、30分間紫外光を照射して気相中での硫
黄処理（ドライ処理）を行う（但し、全圧力：400 pa、
温度：成膜温度と同じ200 °C ）。；(8) ｎ型オーミッ
ク電極を蒸着する（Ni:50nm 、In：250nm ）。；(9)SiN
X膜表面にMIS 電極を蒸着する（Ni:50nm 、Au：250n
m）。；(10)ｎ型オーミック電極のアロイングをN2雰囲
気中で行う（300 °C 、30sec)。この場合、(7)の気相
中での硫黄処理は、InP 基板を反応室１内に固定したま
まの状態で採り行った。
での硫黄処理を行わない場合と同一工程を採用；(7)SF6
を50SCcm導入し、30分間紫外光を照射して気相中での硫
黄処理（ドライ処理）を行う（但し、全圧力：400 pa、
温度：成膜温度と同じ200 °C ）。；(8) ｎ型オーミッ
ク電極を蒸着する（Ni:50nm 、In：250nm ）。；(9)SiN
X膜表面にMIS 電極を蒸着する（Ni:50nm 、Au：250n
m）。；(10)ｎ型オーミック電極のアロイングをN2雰囲
気中で行う（300 °C 、30sec)。この場合、(7)の気相
中での硫黄処理は、InP 基板を反応室１内に固定したま
まの状態で採り行った。
【００２２】図６に、この場合の１ＭＨz の高周波Ｃー
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波ＣーＶ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波ＣーＶ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。
【００２３】（Ｃ）気相中での硫黄処理を行い、その後
アニール処理を行った場合：
アニール処理を行った場合：
【００２４】工程 (1) 〜(7) は上述した（Ｂ）気相中
での硫黄処理を行った場合と同一工程を採用；(8) N2雰
囲気中で300 °C ，４時間のアニールを行う。；(9) ｎ
型オーミック電極を蒸着する（Ni:50nm 、In：250nm
）。；(10)SiN X 膜表面にMIS電極を蒸着する（Ni:50n
m 、Au：250nm ）。；(11)ｎ型オーミック電極のアロイ
ングをN2雰囲気中で行う（300 °C 、30sec)。この場合
も、(7) の気相中での硫黄処理は、InP 基板を反応室１
内に固定したままの状態で採り行った。
での硫黄処理を行った場合と同一工程を採用；(8) N2雰
囲気中で300 °C ，４時間のアニールを行う。；(9) ｎ
型オーミック電極を蒸着する（Ni:50nm 、In：250nm
）。；(10)SiN X 膜表面にMIS電極を蒸着する（Ni:50n
m 、Au：250nm ）。；(11)ｎ型オーミック電極のアロイ
ングをN2雰囲気中で行う（300 °C 、30sec)。この場合
も、(7) の気相中での硫黄処理は、InP 基板を反応室１
内に固定したままの状態で採り行った。
【００２５】図７乃至図８に、この場合の１ＭＨz の高
周波ＣーＶ特性を示す（点線はアニール処理を行わなか
った場合を示す）。この図７乃至図８からも明らかのよ
うに、硫黄処理を行い且つアニール処理を行ったものに
ついては、その高周波ＣーＶ特性におけるヒステリシス
が大幅に且つ著しく改善されていることが判明し、硫黄
処理およびアニール処理の有効性が明らかとなった。
周波ＣーＶ特性を示す（点線はアニール処理を行わなか
った場合を示す）。この図７乃至図８からも明らかのよ
うに、硫黄処理を行い且つアニール処理を行ったものに
ついては、その高周波ＣーＶ特性におけるヒステリシス
が大幅に且つ著しく改善されていることが判明し、硫黄
処理およびアニール処理の有効性が明らかとなった。
【００２６】ここで、上記各処理の有無と界面準位密度
（Ｎss）との関係について説明する。この界面準位密度
（Ｎss）は、界面不活性化の状況を表すもので、ＣーＶ
特性より所謂ターマン法に基づいて算定される。図９，
図１０，図１１にその結果を示す。この内、図９はアニ
ール処理の有無による界面準位密度（Ｎss）の変化を示
し、図１０はアニール処理の処理時間の相違による界面
準位密度（Ｎss）の変化を示し、図１１は硫黄処理の有
無による界面準位密度（Ｎss）の変化を示し、す。 こ
の結果、InP 等の化合物半導体の表面に対するSiN X 膜
等の絶縁膜の蒸着に際し、当該絶縁膜の蒸着工程の前
に、ドライ処理による硫黄処理，アニール処理またはそ
の両方を取り入れることにより、Ｎss特性を有効に低く
設定することができ、絶縁膜が蒸着されたInP 等の化合
物半導体表面の界面不活性化をより有効に促進すること
ができるという利点がある。
（Ｎss）との関係について説明する。この界面準位密度
（Ｎss）は、界面不活性化の状況を表すもので、ＣーＶ
特性より所謂ターマン法に基づいて算定される。図９，
図１０，図１１にその結果を示す。この内、図９はアニ
ール処理の有無による界面準位密度（Ｎss）の変化を示
し、図１０はアニール処理の処理時間の相違による界面
準位密度（Ｎss）の変化を示し、図１１は硫黄処理の有
無による界面準位密度（Ｎss）の変化を示し、す。 こ
の結果、InP 等の化合物半導体の表面に対するSiN X 膜
等の絶縁膜の蒸着に際し、当該絶縁膜の蒸着工程の前
に、ドライ処理による硫黄処理，アニール処理またはそ
の両方を取り入れることにより、Ｎss特性を有効に低く
設定することができ、絶縁膜が蒸着されたInP 等の化合
物半導体表面の界面不活性化をより有効に促進すること
ができるという利点がある。
【００２７】また、硫黄処理については，特に従来全く
行われていなかったドライ処理を新たに開発したことか
ら、これを含めこれらの各処理を全て反応室１内で採り
行うことができ、従って本実施例を使用すると、例えば
硫黄処理についても，従来の硫黄処理（ウエット処理）
に比較して、その時間と労力，更には必要とする膨大な
設備投資が不要となりかかる点においてもシステム全体
としては、その経済性および生産性を著しく改善するこ
とが出来るという利点がある。
行われていなかったドライ処理を新たに開発したことか
ら、これを含めこれらの各処理を全て反応室１内で採り
行うことができ、従って本実施例を使用すると、例えば
硫黄処理についても，従来の硫黄処理（ウエット処理）
に比較して、その時間と労力，更には必要とする膨大な
設備投資が不要となりかかる点においてもシステム全体
としては、その経済性および生産性を著しく改善するこ
とが出来るという利点がある。
【００２８】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、InP 等の化合物半導体表面の界面
不活性化をより有効に促進することができ、とくにドラ
イ処理方式の新たな硫黄処理を開発すると共に，SiN X
膜等の絶縁膜の蒸着に際しては該絶縁膜の蒸着工程の前
にこれを組み込むという構成を採っているので、従来の
硫黄処理の如く大量の純水およびそのための設備投資を
不要とし、しかも化合物半導体の表面不活性化の効能を
有効に備えさせることができ、従って、これを実施する
ことによりInP 等の化合物半導体の表面不活性化処理の
経済性および生産性を著しく向上させることができると
いう従来にない優れた化合物半導体の表面不活性化方法
を提供することができる。
ので、これによると、InP 等の化合物半導体表面の界面
不活性化をより有効に促進することができ、とくにドラ
イ処理方式の新たな硫黄処理を開発すると共に，SiN X
膜等の絶縁膜の蒸着に際しては該絶縁膜の蒸着工程の前
にこれを組み込むという構成を採っているので、従来の
硫黄処理の如く大量の純水およびそのための設備投資を
不要とし、しかも化合物半導体の表面不活性化の効能を
有効に備えさせることができ、従って、これを実施する
ことによりInP 等の化合物半導体の表面不活性化処理の
経済性および生産性を著しく向上させることができると
いう従来にない優れた化合物半導体の表面不活性化方法
を提供することができる。
【図１】本発明の実施に際し使用した装置の一例を示す
全体的系統図
全体的系統図
【図２】図１における反応室部分を示す説明図
【図３乃至図５】図１で成された実施例に於けるアニー
ル処理の有効性を示すＣーＶ特性線図
ル処理の有効性を示すＣーＶ特性線図
【図６】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣーＶ特性線図
イ処理）の有効性を示すＣーＶ特性線図
【図７】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣーＶ特性線図
イ処理）の有効性を示すＣーＶ特性線図
【図８】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）後にアニール処理を行った場合の有効性を示す
ＣーＶ特性線図
イ処理）後にアニール処理を行った場合の有効性を示す
ＣーＶ特性線図
【図９乃至図１０】図１で成された実施例に於けるアニ
ール処理の有効性を示す界面準位密度（Ｎss）を示す線
図
ール処理の有効性を示す界面準位密度（Ｎss）を示す線
図
【図１１】図１で成された実施例に於ける硫黄処理（ド
ライ処理）の有効性を示す界面準位密度（Ｎss）を示す
線図である。
ライ処理）の有効性を示す界面準位密度（Ｎss）を示す
線図である。
１ 反応室 ２Ａ 試料台 ２Ｂ 光源ランプ ３ 処理用ガス導入部 ４ 気体排気部 １１乃至１４ 反応室に導入用の各種の気体を収納した
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 化合物半導体の表面不活性化方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、化合物半導体の表面不
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジウムリン等の化合物半導体の表面に
チッ化シリコン等の絶縁膜を成膜する化合物半導体の表
面不活性化方法に関する。
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジウムリン等の化合物半導体の表面に
チッ化シリコン等の絶縁膜を成膜する化合物半導体の表
面不活性化方法に関する。
【０００２】
【背景の技術】半導体表面に良質の絶縁膜を形成するこ
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。
【０００３】ところで、ＳｉＯ２−Ｓｉ系は理想に近い
絶縁膜−半導体（Ｉ−Ｓ）界面を実現し、ＭＯＳデバイ
スに応用されている。一方、ガリュウム砒素（ＧａＡ
ｓ）やインジウムリン（ＩｎＰ）などの高移動度を有す
る化合物半導体に対しても、表面不活性化は当然必要で
あり、シリコン（Ｓｉ）なみのプロセス技術の開発が要
求されている。この場合、拡散マスク，ｐａｓｓｉｖａ
ｔｉｏｎ或いは配線の絶縁にどういう種類の材料が適し
ているかの探索が必要になる。
絶縁膜−半導体（Ｉ−Ｓ）界面を実現し、ＭＯＳデバイ
スに応用されている。一方、ガリュウム砒素（ＧａＡ
ｓ）やインジウムリン（ＩｎＰ）などの高移動度を有す
る化合物半導体に対しても、表面不活性化は当然必要で
あり、シリコン（Ｓｉ）なみのプロセス技術の開発が要
求されている。この場合、拡散マスク，ｐａｓｓｉｖａ
ｔｉｏｎ或いは配線の絶縁にどういう種類の材料が適し
ているかの探索が必要になる。
【０００４】化合物半導体を直接酸化することは、組成
面からも困難で、ＣＶＤ，ＰＶＤ等の被着方が主となる
が、これもプロセス温度が低くなければ、第三族・第五
族，第二族・第六族の化合物半導体では、それぞれ第五
族及び第六族元素の蒸気圧が高いことに起因して膜の被
着時に界面で反応が起こり、当該界面に変成層と称され
る膜（基板とは性質を異にする領域）を生じる。このた
め、ＭＩＳ特性は界面準位の多い不満足なものしか得ら
れない。換言すると、この分野こそ、新材料，新被着法
の開発が必要な分野であり従来より多くの研究がなされ
ているが、前述したＳｉＯ２−Ｓｉ系にしってきする物
理的，化学的そして又電気的に安定した絶縁膜を形成す
る技術は未だ確立されていない。ここに、光電子集積回
路用としての化合物半導体デバイスの急速な進展と共
に，化合物半導体の表面不活性化技術の確立が急がれて
いる理由がある。
面からも困難で、ＣＶＤ，ＰＶＤ等の被着方が主となる
が、これもプロセス温度が低くなければ、第三族・第五
族，第二族・第六族の化合物半導体では、それぞれ第五
族及び第六族元素の蒸気圧が高いことに起因して膜の被
着時に界面で反応が起こり、当該界面に変成層と称され
る膜（基板とは性質を異にする領域）を生じる。このた
め、ＭＩＳ特性は界面準位の多い不満足なものしか得ら
れない。換言すると、この分野こそ、新材料，新被着法
の開発が必要な分野であり従来より多くの研究がなされ
ているが、前述したＳｉＯ２−Ｓｉ系にしってきする物
理的，化学的そして又電気的に安定した絶縁膜を形成す
る技術は未だ確立されていない。ここに、光電子集積回
路用としての化合物半導体デバイスの急速な進展と共
に，化合物半導体の表面不活性化技術の確立が急がれて
いる理由がある。
【０００５】次に、従来より行われている化合物半導体
の表面不活性化方法の具体例として、光ＣＶＤによるＳ
ｉＮｘ膜を第三族・第五族化合物半導体であるインジウ
ムリン（ＩｎＰ）に堆積させる場合の工程例を開示す
る。
の表面不活性化方法の具体例として、光ＣＶＤによるＳ
ｉＮｘ膜を第三族・第五族化合物半導体であるインジウ
ムリン（ＩｎＰ）に堆積させる場合の工程例を開示す
る。
【０００６】．まず、ＩｎＰ基板の有機洗浄を行う。
．つぎに、ＩｎＰ基板のＮ２ブローを行う。．成膜
前に、（ＮＨ４）２Ｓｘの処理溶液を使用し硫黄処理を
行う。．ＩｎＰ基板の表面に光ＣＶＤによりＳｉＮｘ
膜を成膜する。これにより、化合物半導体の表面不活性
化処理が、比較的有効に成されるようになっている。
．つぎに、ＩｎＰ基板のＮ２ブローを行う。．成膜
前に、（ＮＨ４）２Ｓｘの処理溶液を使用し硫黄処理を
行う。．ＩｎＰ基板の表面に光ＣＶＤによりＳｉＮｘ
膜を成膜する。これにより、化合物半導体の表面不活性
化処理が、比較的有効に成されるようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、化合物半導体の表面不活性化処理が、
（ＮＨ４）２Ｓｘの溶液を使用した所謂ウエット処理に
よる硫黄処理であることから、当該硫黄処理のために純
水を使用するという煩わしさがあり、又そのためのプロ
セスに例えばＩｎＰ基板の乾燥工程を入れる必要性が生
じ、プロセス全体が複雑化する等の不都合があった。
来例にあっては、化合物半導体の表面不活性化処理が、
（ＮＨ４）２Ｓｘの溶液を使用した所謂ウエット処理に
よる硫黄処理であることから、当該硫黄処理のために純
水を使用するという煩わしさがあり、又そのためのプロ
セスに例えばＩｎＰ基板の乾燥工程を入れる必要性が生
じ、プロセス全体が複雑化する等の不都合があった。
【０００８】また、かかる硫黄処理は、当然のことなが
らＩｎＰ基板を成膜処理用のチャンバーから外部へ搬出
しなければならない、という煩わしさがあり、成膜処理
に際しては再びチャンバー内に戻さなければ成らず、こ
れがため、多くの手間と労力を要するという不都合があ
った。このため、かかる従来例にあっては生産性が悪
く、また原価低減に際しては一つの障害ともなってい
た。
らＩｎＰ基板を成膜処理用のチャンバーから外部へ搬出
しなければならない、という煩わしさがあり、成膜処理
に際しては再びチャンバー内に戻さなければ成らず、こ
れがため、多くの手間と労力を要するという不都合があ
った。このため、かかる従来例にあっては生産性が悪
く、また原価低減に際しては一つの障害ともなってい
た。
【０００９】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、純水を必要とすることなく化合物半
導体の表面不活性化のための硫黄処理を、ドライ処理に
より有効且つ迅速に成すことができ、これにより化合物
半導体にかかる表面不活性化処理の経済性及び生産性の
向上を図った化合物半導体の表面不活性化方法を提供す
ることを、その目的とする。
を改善し、とくに、純水を必要とすることなく化合物半
導体の表面不活性化のための硫黄処理を、ドライ処理に
より有効且つ迅速に成すことができ、これにより化合物
半導体にかかる表面不活性化処理の経済性及び生産性の
向上を図った化合物半導体の表面不活性化方法を提供す
ることを、その目的とする。
【００１０】
【課題を解決するための手段】本発明では、インジウム
リン等の化合物半導体の表面を有機洗浄して自然酸化膜
を除去し、その後、当該化合物半導体の表面にチッ化シ
リコン等の絶縁膜を成膜する化合物半導体の表面不活性
化方法において、前記自然酸化膜を除去後，絶縁膜の成
膜前に、ＳＦ６のガス中で所定時間紫外線を照射し気相
中での硫黄処理を成す、という構成を採っている。これ
によって前述した目的を達成しようとするものである。
リン等の化合物半導体の表面を有機洗浄して自然酸化膜
を除去し、その後、当該化合物半導体の表面にチッ化シ
リコン等の絶縁膜を成膜する化合物半導体の表面不活性
化方法において、前記自然酸化膜を除去後，絶縁膜の成
膜前に、ＳＦ６のガス中で所定時間紫外線を照射し気相
中での硫黄処理を成す、という構成を採っている。これ
によって前述した目的を達成しようとするものである。
【００１１】
【発明の実施例】以下、本発明の一実施例をＩｎＰ Ｍ
ＩＳダイオードの製作を例にとって説明する。はじめ
に、化合物半導体の表面に形成される絶縁膜についての
必要性につき、説明する。
ＩＳダイオードの製作を例にとって説明する。はじめ
に、化合物半導体の表面に形成される絶縁膜についての
必要性につき、説明する。
【００１２】半導体集積回路における絶縁膜の役割とし
ては、表面の不活性化（安定化）；ＭＩＳデバイス
における絶縁体−半導体界面物性の利用；イオン注入
後のアニール保護膜；多層配線用の層間絶縁膜；外
部に対する機械的保護，がある。ここで、化合物半導体
のプロセス技術においては、シリコン（Ｓｉ）に対する
酸化シリコン（ＳｉＯ２）のような良質な絶縁膜を形成
するのは困難である。化合物半導体における絶縁膜は、
実用的には、専ら上述した〜を意図して形成されて
いるのが現状である。
ては、表面の不活性化（安定化）；ＭＩＳデバイス
における絶縁体−半導体界面物性の利用；イオン注入
後のアニール保護膜；多層配線用の層間絶縁膜；外
部に対する機械的保護，がある。ここで、化合物半導体
のプロセス技術においては、シリコン（Ｓｉ）に対する
酸化シリコン（ＳｉＯ２）のような良質な絶縁膜を形成
するのは困難である。化合物半導体における絶縁膜は、
実用的には、専ら上述した〜を意図して形成されて
いるのが現状である。
【００１３】本実施例では、とくに「表面の不活性化
（安定化）」を意図して、ＩｎＰＭＩＳダイオードの製
作を試みた。最初に、気相中での硫黄処理を行わない場
合，次に気相中での硫黄処理を行った場合，そして最後
に気相中での硫黄処理を行い且つアニール処理を行った
場合についてのＩｎＰ ＭＩＳダイオードの製作工程を
開示し、気相中での硫黄処理の有用性を明らかにする。
（安定化）」を意図して、ＩｎＰＭＩＳダイオードの製
作を試みた。最初に、気相中での硫黄処理を行わない場
合，次に気相中での硫黄処理を行った場合，そして最後
に気相中での硫黄処理を行い且つアニール処理を行った
場合についてのＩｎＰ ＭＩＳダイオードの製作工程を
開示し、気相中での硫黄処理の有用性を明らかにする。
【００１４】図１に、使用した反応室及びその付属装置
を含む装置全体の系統図を示す。ＩｎＰ基板としては面
方位（１．０．０）である。
を含む装置全体の系統図を示す。ＩｎＰ基板としては面
方位（１．０．０）である。
【００１５】図１及び図２において、符号１は反応室を
示す。この反応室１内には、図１に示すように上部にヒ
ータ内蔵の試料台２Ａが設けられ、これに対向して下部
に紫外線を出力する光源ランプ２Ｂが配設されている。
そして、反応室１の左側壁１Ａ部分には必要とするガス
を送り込むガス導入部３が設けられている。また、反応
室１の右側壁１Ｂ部分には反応室１内の気体を排気する
ための気体排気部４が設けられている。
示す。この反応室１内には、図１に示すように上部にヒ
ータ内蔵の試料台２Ａが設けられ、これに対向して下部
に紫外線を出力する光源ランプ２Ｂが配設されている。
そして、反応室１の左側壁１Ａ部分には必要とするガス
を送り込むガス導入部３が設けられている。また、反応
室１の右側壁１Ｂ部分には反応室１内の気体を排気する
ための気体排気部４が設けられている。
【００１６】気体排気部４には、吸い出し用のターボ分
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ２ボンベ
８Ａが装備され、また電磁弁用のＮ２ボンベ８Ｂが別に
準備されている。
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ２ボンベ
８Ａが装備され、また電磁弁用のＮ２ボンベ８Ｂが別に
準備されている。
【００１７】一方、ガス導入部３には、Ｓｉ２Ｈ６ボン
ベ１１，ＮＨ３ボンベ１２，Ｎ２ボンベ１３，及びＳＦ
６ボンベ１４が装備されている。これらの各ボンベ１１
〜１４内の気体は、個別に装備されたマスフロメータ２
１〜２４により、その流量が制御されるようになってい
る。図１において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及
びＸＶは、それぞれバルブを示す。次に、この装置を使
用して成された実施例を具体的に説明する。
ベ１１，ＮＨ３ボンベ１２，Ｎ２ボンベ１３，及びＳＦ
６ボンベ１４が装備されている。これらの各ボンベ１１
〜１４内の気体は、個別に装備されたマスフロメータ２
１〜２４により、その流量が制御されるようになってい
る。図１において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及
びＸＶは、それぞれバルブを示す。次に、この装置を使
用して成された実施例を具体的に説明する。
【００１８】 （Ａ）．気相中での硫黄処理を行わない場合 （１）まず、ＩｎＰ基板の有機洗浄を行う（アセトン３
ｍｉｎ×３）。；（２）次に、ＩｎＰ基板表面の自然酸
化膜除去のためのエッチングを行う（１％Ｂｒ−メタノ
ール１ｍｉｎ）。；（３）更に、エッチング液を除去す
るため有機洗浄を行う（アセトン３ｍｉｎ×３）。；
（４）ＩｎＰ基板のＮ２ブローを行う。；（５）成膜前
に、光ＣＶＤ装置の反応室内で、ＩｎＰ基板表面に紫外
光を３０ｍｉｎ照射する（但し、ＮＨ３／Ｎ２雰囲気
内）。；（６）ＩｎＰ基板表面に、光ＣＶＤ法によって
ＳｉＮｘ膜を成膜する（但し、Ｓｉ２Ｈ６：２ｓｃｃ
ｍ、ＮＨ３：１００ｓｃｃｍ、Ｎ２：１００ｓｃｃｍ、
全圧力：４００ｐａ、反応温度：２００°Ｃ、反応時
間：３０ｍｉｎ）。；（７）ｎ型オーミック電極を蒸着
する（Ｎｉ：５０ｎｍ、Ｉｎ：２５０ｎｍ）。；（８）
ＳｉＮｘ膜表面にＭＩＳ電極を蒸着する（Ｎｉ：５０ｎ
ｍ、Ａｕ：２５０ｎｍ）。；（９）ｎ型オーミック電極
のアロイングをＮ２雰囲気中で行う（３００°Ｃ、３０
ｓｅｃ）。そして、これらの各工程は、いずれもＩｎＰ
基板を反応室１内に固定したままの状態で採り行った。
ｍｉｎ×３）。；（２）次に、ＩｎＰ基板表面の自然酸
化膜除去のためのエッチングを行う（１％Ｂｒ−メタノ
ール１ｍｉｎ）。；（３）更に、エッチング液を除去す
るため有機洗浄を行う（アセトン３ｍｉｎ×３）。；
（４）ＩｎＰ基板のＮ２ブローを行う。；（５）成膜前
に、光ＣＶＤ装置の反応室内で、ＩｎＰ基板表面に紫外
光を３０ｍｉｎ照射する（但し、ＮＨ３／Ｎ２雰囲気
内）。；（６）ＩｎＰ基板表面に、光ＣＶＤ法によって
ＳｉＮｘ膜を成膜する（但し、Ｓｉ２Ｈ６：２ｓｃｃ
ｍ、ＮＨ３：１００ｓｃｃｍ、Ｎ２：１００ｓｃｃｍ、
全圧力：４００ｐａ、反応温度：２００°Ｃ、反応時
間：３０ｍｉｎ）。；（７）ｎ型オーミック電極を蒸着
する（Ｎｉ：５０ｎｍ、Ｉｎ：２５０ｎｍ）。；（８）
ＳｉＮｘ膜表面にＭＩＳ電極を蒸着する（Ｎｉ：５０ｎ
ｍ、Ａｕ：２５０ｎｍ）。；（９）ｎ型オーミック電極
のアロイングをＮ２雰囲気中で行う（３００°Ｃ、３０
ｓｅｃ）。そして、これらの各工程は、いずれもＩｎＰ
基板を反応室１内に固定したままの状態で採り行った。
【００１９】図３に、この場合のＩＭＨｚの高周波Ｃ−
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でＳｉＮｘ膜の成膜後にＮ２雰
囲気中でアニール処理（３００゜Ｃ，１時間）を行った
場合を示す。この結果、この場合におけるＳｉＮｘ膜の
成膜に際してはアニール処理を行った方が、その高周波
Ｃ−Ｖ特性におけるΔＶが少なくなり、ヒステリシスが
著しく改善されていること（Ｃ−Ｖ特性におけるヒステ
リシスを少ないこと）が判明し、アニールの有効性が明
らかとなった。
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でＳｉＮｘ膜の成膜後にＮ２雰
囲気中でアニール処理（３００゜Ｃ，１時間）を行った
場合を示す。この結果、この場合におけるＳｉＮｘ膜の
成膜に際してはアニール処理を行った方が、その高周波
Ｃ−Ｖ特性におけるΔＶが少なくなり、ヒステリシスが
著しく改善されていること（Ｃ−Ｖ特性におけるヒステ
リシスを少ないこと）が判明し、アニールの有効性が明
らかとなった。
【００２０】図４乃至図５は処理時間を変えた場合のア
ニールの効能を示す実験データである。これより、処理
時間を９時間程度に設定しても有効なものを得ることが
できることが判明した。
ニールの効能を示す実験データである。これより、処理
時間を９時間程度に設定しても有効なものを得ることが
できることが判明した。
【００２１】（Ｂ）．気相中での硫黄処理を行った場合 まず最初の工程（１）〜（５）は、上述した（Ａ）気相
中での硫黄処理を行わない場合と同一工程を採用。
（６）ＳＦ６を５０ｓｃｃｍ導入し、３０分間紫外光を
照射して気相中での硫黄処理（ドライ処理）を行う（但
し、ＮＨ３／Ｎ２雰囲気内，全圧力：４００ｐａ、温
度：成膜温度と同じ２００°Ｃ）。 （７）ＩｎＰ基板
表面に、光ＣＶＤ法によってＳｉＮｘ膜を成膜する（但
し、Ｓｉ２Ｈ６：２ｓｃｃｍ、ＮＨ３：１００ｓｃｃ
ｍ、Ｎ２：１００ｓｃｃｍ、全圧力：４００ｐａ、反応
温度：２００°Ｃ、反応時間：３０ｍｉｎ）。 （８）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （９）ＳｉＮｘ膜表面にＭＩＳ電
極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎｍ）。
（１０）ｎ型オーミック電極のアロイングをＮ２雰囲
気中で行う（３００°Ｃ、３０ｓｅｃ）。この場合、
（６）の気相中での硫黄処理は、ＩｎＰ基板を反応室１
内に固定したままの状態で行った。
中での硫黄処理を行わない場合と同一工程を採用。
（６）ＳＦ６を５０ｓｃｃｍ導入し、３０分間紫外光を
照射して気相中での硫黄処理（ドライ処理）を行う（但
し、ＮＨ３／Ｎ２雰囲気内，全圧力：４００ｐａ、温
度：成膜温度と同じ２００°Ｃ）。 （７）ＩｎＰ基板
表面に、光ＣＶＤ法によってＳｉＮｘ膜を成膜する（但
し、Ｓｉ２Ｈ６：２ｓｃｃｍ、ＮＨ３：１００ｓｃｃ
ｍ、Ｎ２：１００ｓｃｃｍ、全圧力：４００ｐａ、反応
温度：２００°Ｃ、反応時間：３０ｍｉｎ）。 （８）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （９）ＳｉＮｘ膜表面にＭＩＳ電
極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎｍ）。
（１０）ｎ型オーミック電極のアロイングをＮ２雰囲
気中で行う（３００°Ｃ、３０ｓｅｃ）。この場合、
（６）の気相中での硫黄処理は、ＩｎＰ基板を反応室１
内に固定したままの状態で行った。
【００２２】図６に、この場合の１ＭＨｚの高周波Ｃ−
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波Ｃ−Ｖ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波Ｃ−Ｖ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。
【００２３】（Ｃ）．気相中での硫黄処理を行い、その
後アニール処理を行った場合 工程 （１）〜（７）は上述した（Ｂ）気相中での硫黄
処理を行った場合と同一工程を採用。 （８）Ｎ２雰囲
気中で３００°Ｃ，４時間のアニールを行う。；（９）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （１０）ＳｉＮｘ膜表面にＭＩＳ
電極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎ
ｍ）。 （１１）ｎ型オーミック電極のアロイングをＮ
２雰囲気中で行う（３００°Ｃ、３０ｓｅｃ）。この場
合も、（７）の気相中での硫黄処理は、ＩｎＰ基板を反
応室１内に固定したままの状態で採り行った。
後アニール処理を行った場合 工程 （１）〜（７）は上述した（Ｂ）気相中での硫黄
処理を行った場合と同一工程を採用。 （８）Ｎ２雰囲
気中で３００°Ｃ，４時間のアニールを行う。；（９）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （１０）ＳｉＮｘ膜表面にＭＩＳ
電極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎ
ｍ）。 （１１）ｎ型オーミック電極のアロイングをＮ
２雰囲気中で行う（３００°Ｃ、３０ｓｅｃ）。この場
合も、（７）の気相中での硫黄処理は、ＩｎＰ基板を反
応室１内に固定したままの状態で採り行った。
【００２４】図７乃至図８に、この場合の１ＭＨｚの高
周波Ｃ−Ｖ特性を示す。この図７乃至図８からも明らか
のように、硫黄処理を行い且つアニール処理を行ったも
のについては、その高周波Ｃ−Ｖ特性におけるヒステリ
シスが大幅に且つ著しく改善されていることが判明し、
硫黄処理およびアニール処理の有効性が明らかとなっ
た。
周波Ｃ−Ｖ特性を示す。この図７乃至図８からも明らか
のように、硫黄処理を行い且つアニール処理を行ったも
のについては、その高周波Ｃ−Ｖ特性におけるヒステリ
シスが大幅に且つ著しく改善されていることが判明し、
硫黄処理およびアニール処理の有効性が明らかとなっ
た。
【００２５】ここで、上記各処理の有無と界面準位密度
（Ｎｓｓ）との関係について説明する。この界面準位密
度（Ｎｓｓ）は、界面不活性化の状況を表すもので、Ｃ
−Ｖ特性より所謂ターマン法に基づいて算定される。図
９，図１０，図１１にその結果を示す。この内、図９は
アニール処理の有無による界面準位密度（Ｎｓｓ）の変
化を示し、図１０はアニール処理の処理時間の相違によ
る界面準位密度（Ｎｓｓ）の変化を示し、図１１は硫黄
処理の有無による界面準位密度（Ｎｓｓ）の変化を示
し、す。
（Ｎｓｓ）との関係について説明する。この界面準位密
度（Ｎｓｓ）は、界面不活性化の状況を表すもので、Ｃ
−Ｖ特性より所謂ターマン法に基づいて算定される。図
９，図１０，図１１にその結果を示す。この内、図９は
アニール処理の有無による界面準位密度（Ｎｓｓ）の変
化を示し、図１０はアニール処理の処理時間の相違によ
る界面準位密度（Ｎｓｓ）の変化を示し、図１１は硫黄
処理の有無による界面準位密度（Ｎｓｓ）の変化を示
し、す。
【００２６】この結果、ＩｎＰ等の化合物半導体の表面
に対するＳｉＮｘ膜等の絶縁膜の堆積に際し、当該絶縁
膜の堆積工程の前に、ドライ処理による硫黄処理，アニ
ール処理またはその両方を取り入れることにより、Ｎｓ
ｓ特性を有効に低く設定することができ、絶縁膜が堆積
されたＩｎＰ等の化合物半導体表面の界面不活性化をよ
り有効に促進することができるという利点がある。
に対するＳｉＮｘ膜等の絶縁膜の堆積に際し、当該絶縁
膜の堆積工程の前に、ドライ処理による硫黄処理，アニ
ール処理またはその両方を取り入れることにより、Ｎｓ
ｓ特性を有効に低く設定することができ、絶縁膜が堆積
されたＩｎＰ等の化合物半導体表面の界面不活性化をよ
り有効に促進することができるという利点がある。
【００２７】また、硫黄処理については，上述した如く
ドライ処理に行う手法を新たに開発したことから、これ
を含めこれらの各処理を全て反応室１内で採り行うこと
ができ、従って本実施例を使用すると、例えば硫黄処理
についても，従来の硫黄処理（ウエット処理）に比較し
て、その時間と労力，更には必要とする膨大な設備投資
が不要となり、かかる点においてもシステム全体として
は、その経済性および生産性を著しく改善することが出
来るという利点がある。
ドライ処理に行う手法を新たに開発したことから、これ
を含めこれらの各処理を全て反応室１内で採り行うこと
ができ、従って本実施例を使用すると、例えば硫黄処理
についても，従来の硫黄処理（ウエット処理）に比較し
て、その時間と労力，更には必要とする膨大な設備投資
が不要となり、かかる点においてもシステム全体として
は、その経済性および生産性を著しく改善することが出
来るという利点がある。
【００２８】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、ＩｎＰ等の化合物半導体表面の界
面不活性化をより有効に促進することができ、とくにド
ライ処理方式の新たなＳＦ６での硫黄処理を開発すると
共に，ＳｉＮｘ膜等の絶縁膜の堆積に際しては該絶縁膜
の堆積工程の前にこれを組み込むという構成を採ってい
るので、従来のウエット方式による硫黄処理に必要な設
備投資を全て不要とし、しかも化合物半導体の表面不活
性化の効能を有効に備えさせることができ、従って、こ
れを実施することによりＩｎＰ等の化合物半導体の表面
不活性化処理の経済性および生産性を著しく向上させる
ことができるという従来にない優れた化合物半導体の表
面不活性化方法を提供することができる。
ので、これによると、ＩｎＰ等の化合物半導体表面の界
面不活性化をより有効に促進することができ、とくにド
ライ処理方式の新たなＳＦ６での硫黄処理を開発すると
共に，ＳｉＮｘ膜等の絶縁膜の堆積に際しては該絶縁膜
の堆積工程の前にこれを組み込むという構成を採ってい
るので、従来のウエット方式による硫黄処理に必要な設
備投資を全て不要とし、しかも化合物半導体の表面不活
性化の効能を有効に備えさせることができ、従って、こ
れを実施することによりＩｎＰ等の化合物半導体の表面
不活性化処理の経済性および生産性を著しく向上させる
ことができるという従来にない優れた化合物半導体の表
面不活性化方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施に際し使用した装置の一例を示す
全体的系統図である。
全体的系統図である。
【図２】図１における反応室部分を示す説明図である。
【図３】図１で成された実施例に於けるアニール処理の
有効性を示すＣ−Ｖ特性線図である。
有効性を示すＣ−Ｖ特性線図である。
【図４】図１で成された実施例のアニール処理（３００
°Ｃ：４時間）の有効性を示すＣ−Ｖ特性線図である。
°Ｃ：４時間）の有効性を示すＣ−Ｖ特性線図である。
【図５】図１で成された実施例のアニール処理（３００
°Ｃ：９時間）の有効性を示すＣ−Ｖ特性線図である。
°Ｃ：９時間）の有効性を示すＣ−Ｖ特性線図である。
【図６】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣ−Ｖ特性線図である。
イ処理）の有効性を示すＣ−Ｖ特性線図である。
【図７】図１で成された実施例に於ける硫黄処理（ドラ
イ処理：アニールなし）の有効性を示すＣ−Ｖ特性線図
である。
イ処理：アニールなし）の有効性を示すＣ−Ｖ特性線図
である。
【図８】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）後にアニール処理を行った場合の有効性を示す
Ｃ−Ｖ特性線図である。
イ処理）後にアニール処理を行った場合の有効性を示す
Ｃ−Ｖ特性線図である。
【図９】図１で成された実施例に於けるアニール処理の
有効性を示す界面準位密度（Ｎｓｓ）を示す線図であ
る。
有効性を示す界面準位密度（Ｎｓｓ）を示す線図であ
る。
【図１０】図１で成された実施例に於けるアニール処理
（３００°Ｃ：４時間，９時間）の有効性を示す界面準
位密度（Ｎｓｓ）を示す線図である。
（３００°Ｃ：４時間，９時間）の有効性を示す界面準
位密度（Ｎｓｓ）を示す線図である。
【図１１】図１で成された実施例に於けるＳＦ６での硫
黄処理（ドライ処理）の有効性を示す界面準位密度（Ｎ
ｓｓ）を示す線図である。
黄処理（ドライ処理）の有効性を示す界面準位密度（Ｎ
ｓｓ）を示す線図である。
【符号の説明】 １ 反応室 ２Ａ 試料台 ２Ｂ 光源ランプ ３ 処理用ガス導入部 ４ 気体排気部 １１乃至１４ 反応室に導入用の各種の気体を収納した
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (2)
- 【請求項１】 インジュウムリン等の化合物半導体の表
面を有機洗浄して自然酸化膜を除去し、その後、当該化
合物半導体の表面にチッ化シリコン等の絶縁膜を成膜す
る化合物半導体の表面不活性化方法において、前記自然
酸化膜を除去後，絶縁膜の成膜前に、ＳＦ6 のガス中で
所定時間紫外線を照射し気相中での硫黄処理を成すこと
を特徴とした化合物半導体の表面不活性化方法。 - 【請求項２】 インジュウムリン等の化合物半導体の表
面を有機洗浄して自然酸化膜を除去し、その後、当該化
合物半導体の表面にチッ化シリコン等の絶縁膜を成膜す
る化合物半導体の表面不活性化方法において、前記自然
酸化膜を除去後，絶縁膜の成膜前に、ＳＦ6 のガス中で
所定時間紫外線を照射し気相中での硫黄処理を成すと共
に，その後，所定温度の雰囲気内で所定時間アニール処
理を行うことを特徴とした化合物半導体の表面不活性化
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273146A JP3038063B2 (ja) | 1991-09-25 | 1991-09-25 | 化合物半導体の表面不活性化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273146A JP3038063B2 (ja) | 1991-09-25 | 1991-09-25 | 化合物半導体の表面不活性化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590252A true JPH0590252A (ja) | 1993-04-09 |
| JP3038063B2 JP3038063B2 (ja) | 2000-05-08 |
Family
ID=17523760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273146A Expired - Fee Related JP3038063B2 (ja) | 1991-09-25 | 1991-09-25 | 化合物半導体の表面不活性化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038063B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007064492A1 (en) | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US9048314B2 (en) | 2005-02-23 | 2015-06-02 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6086542B2 (ja) * | 2014-04-18 | 2017-03-01 | 株式会社高知丸高 | 手巻き式ゴンドラ |
-
1991
- 1991-09-25 JP JP3273146A patent/JP3038063B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US10236356B2 (en) | 2004-10-25 | 2019-03-19 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9048314B2 (en) | 2005-02-23 | 2015-06-02 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| WO2007064492A1 (en) | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| EP2273538A3 (en) * | 2005-11-30 | 2011-03-02 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
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| Publication number | Publication date |
|---|---|
| JP3038063B2 (ja) | 2000-05-08 |
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