JPH0590252A - Surface deactivation method of compound semicondcutor - Google Patents
Surface deactivation method of compound semicondcutorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、化合物半導体の表面不
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジュウムリン等の化合物半導体の表面
にチッ化シリコン等の絶縁膜を成膜する化合物半導体の
表面不活性化方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for inactivating the surface of a compound semiconductor, and more particularly, to the surface of a compound semiconductor such as indium phosphide, which is attracting attention as a substrate material for optical ICs. The present invention relates to a method of deactivating a surface of a compound semiconductor for forming an insulating film.
【０００２】[0002]
【背景の技術】半導体表面に良質の絶縁膜を形成するこ
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。BACKGROUND ART It is clear from the history of the development of silicon planar integration technology how many applications can be achieved by forming a good quality insulating film on a semiconductor surface. All semiconductor devices have a surface on their structure, which is where the periodicity of crystal bonds is broken. As a result, many surface positions are generated in the forbidden band, and the dangling ponds on the surface adsorb ions and atoms in the atmosphere, and the surface potential of the semiconductor changes. As described above, since the semiconductor surface is active and unstable, it is the aim of the surface passivation technology to inactivate and stabilize it by covering it with a physically and chemically stable insulator.
【０００３】ところで、SiO2ーSi系は理想に近い絶縁膜
ー半導体（ＩーＳ）界面を実現し、MOS デバイスに応用
されている。一方、ガリュウム砒素（GaAs）やインジュ
ウム燐（InP ）などの高移動度を有する化合物半導体に
対しても、表面不活性化は当然必要であり、シリコン
（Si）なみのプロセス技術の開発が要求されている。こ
の場合、拡散マスク，passivation 或いは配線の絶縁に
どういう種類の材料が適しているかの探索が必要にな
る。By the way, the SiO 2 -Si system realizes a nearly ideal insulating film-semiconductor (IS) interface and is applied to a MOS device. On the other hand, surface deactivation is also necessary for compound semiconductors with high mobility such as gallium arsenide (GaAs) and indium phosphide (InP), and development of process technology similar to silicon (Si) is required. ing. In this case, it is necessary to search what kind of material is suitable for diffusion mask, passivation or insulation of wiring.
【０００４】化合物半導体を直接酸化することは、組成
面からも困難で、CVD,PVD 等の被着方が主となるが、こ
れもプロセス温度が低くなければ、第三族・第五族，第
二族・第六族の化合物半導体では、第五族及び第六族元
素の蒸気圧が高いことに起因して膜の被着時に界面で反
応が起こり、当該界面に変成層と称される膜（基板とは
性質を異にする領域）を生じる。このため、MIS 特性は
界面準位の多い不満足なものしか得られない。換言する
と、この分野こそ、新材料，新被着法の開発が必要な分
野であり従来より多くの研究がなされているが、前述し
たSiO2ーSi系にしってきする物理的，化学的そして又電
気的に安定した絶縁膜を形成する技術は未だ確立されて
いない。ここに、光電子集積回路用としての化合物半導
体デバイスの急速な進展と共に，化合物半導体の表面不
活性化技術の確立が急がれている理由がある。It is difficult to directly oxidize a compound semiconductor from the viewpoint of composition, and the method of depositing CVD, PVD, etc. is the main method. However, if the process temperature is not low, this is also the third group, fifth group, In Group 2 and Group 6 compound semiconductors, reactions occur at the interface during film deposition due to the high vapor pressures of Group 5 and Group 6 elements, and the interface is called a metamorphic layer. A film (a region having a property different from that of the substrate) is formed. Therefore, the MIS characteristics can only be unsatisfactory with many interface states. In other words, this field what, new materials, but newly developed deposition technique is an area necessary number of studies have been conventionally made, physically sake know the SiO 2 chromatography Si system described above, chemical and Further, a technique for forming an electrically stable insulating film has not yet been established. Here, there is a urgent need to establish a surface passivation technique for compound semiconductors with the rapid progress of compound semiconductor devices for optoelectronic integrated circuits.
【０００５】次に、従来より行われている化合物半導体
の表面不活性化方法の具体例として、光ＣＶＤによるSi
N X 膜を第三族・第五族化合物半導体であるインジュウ
ム燐(InP) に堆積させる場合の工程例を開示する。Next, as a concrete example of a conventional method for passivating a surface of a compound semiconductor, Si by photo CVD is used.
An example of steps for depositing an N X film on indium phosphide (InP), which is a group 3 / group 5 compound semiconductor, is disclosed.
【０００６】．まず、InP 基板の有機洗浄を行う。
．次に、InP 基板のN2ブローを行う。．成膜前に、
(NH4)SX の溶液を使用し硫黄処理を行う。．InP 基板
の表面に光ＣＶＤによりSiN X 膜を成膜する。これによ
り、化合物半導体の表面不活性化処理が、比較的有効に
成されるようになっている。[0006]. First, the InP substrate is organically cleaned.
． Next, the N 2 blow of the InP substrate is performed. ． Before film formation
Sulfur treatment is performed using a solution of (NH 4 ) S X. ． A SiN x film is formed on the surface of the InP substrate by photo CVD. Thereby, the surface passivation treatment of the compound semiconductor can be performed relatively effectively.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、化合物半導体の表面不活性化処理が、
(NH4)SX の溶液を使用した所謂ウエット処理による硫黄
処理であることから、当該硫黄処理のために大量の純水
およびそのための規模の大きい設備が必要になってい
る。また、かかる硫黄処理は、当然のことながらInP 基
板を成膜処理用のチャンバーから外部へ搬出しなければ
ならない、という煩わしさがあり、成膜処理に際しては
再びチャンバー内に戻さなければ成らず、これがため、
多くの手間と労力を要するという不都合がある。このた
め、かかる従来例にあっては生産性が悪く、また原価低
減の一つの障害ともなっていた。However, in the above conventional example, the surface passivation treatment of the compound semiconductor is
Since the sulfur treatment is a so-called wet treatment using a solution of (NH 4 ) S X , a large amount of pure water and a large-scale facility therefor are required for the sulfur treatment. Further, such a sulfur treatment has a trouble that the InP substrate must be carried out from the chamber for film formation processing to the outside, and therefore, the film must be returned to the chamber again during film formation processing. Because of this
There is an inconvenience that it takes a lot of time and labor. For this reason, in such a conventional example, productivity was poor, and it was one of the obstacles to cost reduction.
【０００８】[0008]
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、大量の純水を必要とすることなく化
合物半導体の表面不活性化のための硫黄処理を有効に成
すことができ、これにより化合物半導体にかかる表面不
活性化処理の経済性及び生産性の向上を図った化合物半
導体の表面不活性化方法を提供することを、その目的と
する。The object of the present invention is to improve the disadvantages of the conventional example, and in particular, it is possible to effectively carry out the sulfur treatment for surface passivation of the compound semiconductor without requiring a large amount of pure water. An object of the present invention is to provide a surface deactivation method for a compound semiconductor, which improves the economical efficiency and productivity of the surface deactivation treatment for the compound semiconductor.
【０００９】[0009]
【課題を解決するための手段】本発明では、インジュウ
ムリン等の化合物半導体の表面を有機洗浄して自然酸化
膜を除去し、その後、当該化合物半導体の表面にチッ化
シリコン等の絶縁膜を成膜する化合物半導体の表面不活
性化方法において、前記自然酸化膜を除去後，絶縁膜の
成膜前に、ＳＦ6 のガス中で所定時間紫外線を照射し気
相中での硫黄処理を成す、という構成を採っている。こ
れによって前述した目的を達成しようとするものであ
る。In the present invention, the surface of a compound semiconductor such as indium phosphorus is organically cleaned to remove a natural oxide film, and then an insulating film such as silicon nitride is formed on the surface of the compound semiconductor. In the surface passivation method of a compound semiconductor to be formed, after removing the natural oxide film and before forming an insulating film, ultraviolet rays are irradiated for a predetermined time in SF 6 gas to perform sulfur treatment in a gas phase. , Is adopted. This aims to achieve the above-mentioned object.
【００１０】[0010]
【発明の実施例】以下、本発明の一実施例をInP MIS ダ
イオードの製作を例にとって説明する。はじめに、化合
物半導体の表面に形成される絶縁膜についての必要性に
つき、説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below by taking an InP MIS diode as an example. First, the necessity for the insulating film formed on the surface of the compound semiconductor will be described.
【００１１】半導体集積回路における絶縁膜の役割とし
ては、表面の不活性化（安定化）；MIS デバイスに
おける絶縁体ー半導体界面物性の利用；イオン注入後
のアニール保護膜；多層配線用の層間絶縁膜；外部
に対する機械的保護，がある。ここで、化合物半導体の
プロセス技術においては、シリコン（Si）に対する酸化
シリコン（SiO2) のような良質な絶縁膜を形成するのは
困難である。化合物半導体における絶縁膜は、実用的に
は、専ら上述した〜を意図して形成されているのが
現状である。The role of the insulating film in the semiconductor integrated circuit is as follows: passivation (stabilization) of the surface; utilization of physical properties of the insulator-semiconductor interface in the MIS device; annealing protective film after ion implantation; interlayer insulation for multilayer wiring. Membrane; mechanical protection against the outside. Here, in the compound semiconductor process technology, it is difficult to form a high-quality insulating film such as silicon oxide (SiO 2 ) with respect to silicon (Si). Under the present circumstances, the insulating film in the compound semiconductor is practically formed exclusively with the intention of (1) to (3) described above.
【００１２】本実施例では、とくに「表面の不活性化
（安定化）」を意図して、InP MISダイオードの製作を
試みた。最初に、気相中での硫黄処理を行わない場合，
次に気相中での硫黄処理を行った場合，そして最後に気
相中での硫黄処理を行い且つアニール処理を行った場合
についてのInP MIS ダイオードの製作工程を開示し、気
相中での硫黄処理の有用性を明らかにする。In the present embodiment, the production of the InP MIS diode was attempted with the intention of "passivation (stabilization) of the surface". First, if no sulfur treatment in the gas phase,
Next, the manufacturing process of the InP MIS diode in the case of performing the sulfur treatment in the gas phase and finally in the case of performing the sulfur treatment in the gas phase and the annealing treatment is disclosed, and To clarify the usefulness of sulfur treatment.
【００１３】図１，図２に、使用した反応室及びその付
属装置を含む装置全体の系統図を示す。InP 基板として
は面方位〈1.0.0 〉，Ｆeドープ型を使用した。キャリ
ア濃度は、１×１０16／cm3 である。FIG. 1 and FIG. 2 show system diagrams of the entire apparatus including the reaction chamber used and its auxiliary equipment. As the InP substrate, a plane orientation <1.0.0>, Fe-doped type was used. The carrier concentration is 1 × 10 16 / cm 3 .
【００１４】図１において、符号１は反応室を示す。こ
の反応室１内には、図１に示すように上部にヒータ内蔵
の試料台２Ａが設けられ、これに対向して下部に紫外線
を出力する光源ランプ２Ｂが配設されている。そして、
反応室１の左側壁１Ａ部分には必要とするガスを送り込
むガス導入部３が設けられている。また、反応室１の右
側壁１Ｂ部分には反応室１内の気体を排気するための気
体排気部４が設けられている。In FIG. 1, reference numeral 1 indicates a reaction chamber. As shown in FIG. 1, a sample stage 2A having a built-in heater is provided in the upper part of the reaction chamber 1, and a light source lamp 2B for outputting ultraviolet rays is provided in the lower part so as to face the sample stage 2A. And
On the left side wall 1A portion of the reaction chamber 1, a gas introduction part 3 for feeding a required gas is provided. A gas exhaust unit 4 for exhausting the gas in the reaction chamber 1 is provided on the right side wall 1B of the reaction chamber 1.
【００１５】気体排気部４には、吸い出し用のターボ分
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ2 ボンベ
８Ａが装備され、また電磁弁用のＮ2 ボンベ８Ｂが別に
準備されている。The gas exhaust unit 4 is equipped with a turbo molecular pump 5 and a rotary pump 6 for sucking out, and a branch passage used as needed. Symbol R
V, MV, and FV represent valves, respectively. Reference numeral 7 indicates a reaction gas processing tank. An air pump 7A is installed side by side with the reaction gas treatment tank 7 so that outside air can be introduced from the outside as needed. Further, the turbo molecular pump 5 and the rotary pump 6 are equipped with a leak N 2 cylinder 8A, and a solenoid valve N 2 cylinder 8B is separately prepared.
【００１６】一方、ガス導入部２には、Si2H 6ボンベ１
１，NH3 ボンベ１２，Ｎ2 ボンベ１３，及びSF6 ボンベ
１４が装備されている。これらの各ボンベ１１〜１４内
の気体は、個別に装備されたマスフロメータ２１〜２４
により、その流量が制御されるようになっている。図１
において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及びＸＶ
は、それぞれバルブを示す。次に、この装置を使用して
成された実施例を具体的に説明する。On the other hand, the gas introduction part 2 has a Si 2 H 6 cylinder 1
1, NH 3 cylinder 12, N 2 cylinder 13, and SF 6 cylinder 14 are equipped. The gas in each of the cylinders 11 to 14 is the mass flow meter 21 to 24 individually equipped.
The flow rate is controlled by. Figure 1
, GV1 to GV4, SV1, SV2 and XV
Indicate valves respectively. Next, an example made by using this apparatus will be specifically described.
【００１７】（Ａ）気相中での硫黄処理を行わない場
合：(A) Without sulfur treatment in the gas phase:
【００１８】(1) まず、 InP基板の有機洗浄を行う（ア
セトン３min ×３）。；(2) 次に、InP基板のエッチン
グを行う（１％Ｂr ーメタノール１min ）。；(3) 更
に、エッチング液を除去するため有機洗浄を行う（アセ
トン３min ×３）。；(4)InP基板のN2ブローを行う。；
(5) 成膜前に、光ＣＶＤ装置の反応室内で、InP 基板表
面に紫外光を３０min 照射する（但し、NH3/N2雰囲気
内）。；(6)InP基板表面に、光ＣＶＤ法によってSiN X
膜を成膜する（但し、Si2H6:2SCcm 、NH3:100SCcm、N2:
100SCcm、全圧力：400pa 、反応温度：200 °C 、反応
時間：30min ）。；(7) ｎ型オーミック電極を蒸着する
（Ni:50nm 、In：250nm ）。；(8)SiN X膜表面にMIS 電
極を蒸着する（Ni:50nm 、Au：250nm ）。；(9) ｎ型オ
ーミック電極のアロイングをN2雰囲気中で行う（300 °
C 、30sec)。そして、これらの各工程は、いずれもInP
基板を反応室１内に固定したままの状態で採り行った。(1) First, the InP substrate is washed organically (acetone 3 min × 3). (2) Next, the InP substrate is etched (1% Br-methanol 1 min). (3) Further, organic cleaning is performed to remove the etching solution (acetone 3 min × 3). (4) N 2 blow the InP substrate. ;
(5) Before film formation, the surface of the InP substrate is irradiated with ultraviolet light for 30 min in the reaction chamber of the photo-CVD apparatus (however, in an NH 3 / N 2 atmosphere). ; (6) SiN X on the InP substrate surface by photo CVD method
Form a film (however, Si 2 H 6 : 2SCcm, NH 3 : 100SCcm, N 2 :
100SCcm, total pressure: 400pa, reaction temperature: 200 ° C, reaction time: 30min). (7) Evaporate an n-type ohmic electrode (Ni: 50nm, In: 250nm). (8) Deposit a MIS electrode on the surface of the SiN X film (Ni: 50 nm, Au: 250 nm). (9) Alloying the n-type ohmic electrode in N 2 atmosphere (300 °
C, 30 sec). And, each of these processes is InP
The substrate was taken while it was fixed in the reaction chamber 1.
【００１９】図３に、この場合の１ＭＨz の高周波Ｃー
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でSiN X膜の成膜前にN2雰囲気
中でアニール処理（300 °C ，１時間）を行った場合を
示す。この結果、この場合におけるSiN X膜の成膜に際
してはアニール処理を行った方が、その高周波ＣーＶ特
性におけるヒステリシスが著しく改善されていること
（ＣーＶ特性におけるヒステリシスを少ないこと）が判
明し、アニールの有効性が明らかとなった。図４乃至図
５は処理時間を変えた場合のアニールの効能を示す実験
データである。これより、処理時間を９時間程度に設定
しても有効なものを得ることができることが判明した。FIG. 3 shows a high frequency CV characteristic of 1 MHz in this case. The dotted line shows the case without annealing.
The solid line shows the case where annealing treatment (300 ° C, 1 hour) was performed in an N 2 atmosphere before the SiN X film was formed by the above procedure. As a result, it was found that the annealing at the time of forming the SiN X film in this case significantly improved the hysteresis in the high frequency CV characteristics (the hysteresis in the CV characteristics was small). However, the effectiveness of annealing became clear. 4 to 5 are experimental data showing the effect of annealing when the processing time is changed. From this, it was found that an effective product can be obtained even if the processing time is set to about 9 hours.
【００２０】（Ｂ）気相中での硫黄処理を行った場合：(B) When sulfur treatment in the gas phase is performed:
【００２１】工程(1) 〜(6) は、上述した（Ａ）気相中
での硫黄処理を行わない場合と同一工程を採用；(7)SF6
を50SCcm導入し、30分間紫外光を照射して気相中での硫
黄処理（ドライ処理）を行う（但し、全圧力：400 pa、
温度：成膜温度と同じ200 °C ）。；(8) ｎ型オーミッ
ク電極を蒸着する（Ni:50nm 、In：250nm ）。；(9)SiN
X膜表面にMIS 電極を蒸着する（Ni:50nm 、Au：250n
m）。；(10)ｎ型オーミック電極のアロイングをN2雰囲
気中で行う（300 °C 、30sec)。この場合、(7)の気相
中での硫黄処理は、InP 基板を反応室１内に固定したま
まの状態で採り行った。The steps (1) to (6) are the same as the above-mentioned step (A) without the sulfur treatment in the gas phase; (7) SF 6
Is introduced at 50 SCcm and irradiated with UV light for 30 minutes to perform sulfur treatment (dry treatment) in the gas phase (however, total pressure: 400 pa,
Temperature: 200 ° C same as film formation temperature). (8) Evaporate an n-type ohmic electrode (Ni: 50nm, In: 250nm). ; (9) SiN
MIS electrode is deposited on the surface of X film (Ni: 50nm, Au: 250n
m). (10) The alloying of the n-type ohmic electrode is performed in an N 2 atmosphere (300 ° C, 30 sec). In this case, the sulfur treatment in the vapor phase of (7) was performed with the InP substrate fixed in the reaction chamber 1.
【００２２】図６に、この場合の１ＭＨz の高周波Ｃー
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波ＣーＶ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。FIG. 6 shows a high frequency CV characteristic of 1 MHz in this case (dotted line shows the case where sulfur treatment is not performed). As is clear from FIG. 6, it was found that the sulfur-treated ones had a significantly improved hysteresis in the high-frequency CV characteristics, and the effectiveness of the sulfur treatment was clarified.
【００２３】（Ｃ）気相中での硫黄処理を行い、その後
アニール処理を行った場合：(C) When the sulfur treatment in the vapor phase is performed and then the annealing treatment is performed:
【００２４】工程 (1) 〜(7) は上述した（Ｂ）気相中
での硫黄処理を行った場合と同一工程を採用；(8) N2雰
囲気中で300 °C ，４時間のアニールを行う。；(9) ｎ
型オーミック電極を蒸着する（Ni:50nm 、In：250nm
）。；(10)SiN X 膜表面にMIS電極を蒸着する（Ni:50n
m 、Au：250nm ）。；(11)ｎ型オーミック電極のアロイ
ングをN2雰囲気中で行う（300 °C 、30sec)。この場合
も、(7) の気相中での硫黄処理は、InP 基板を反応室１
内に固定したままの状態で採り行った。The steps (1) to (7) employ the same steps as those in the case of performing the sulfur treatment in the gas phase (B) described above; (8) annealing at 300 ° C. for 4 hours in an N 2 atmosphere. I do. ; (9) n
Type ohmic electrode is deposited (Ni: 50nm, In: 250nm
). ； (10) Evaporate MIS electrode on the surface of SiN X film (Ni: 50n
m, Au: 250 nm). (11) The alloying of the n-type ohmic electrode is performed in an N 2 atmosphere (300 ° C, 30 sec). In this case also, the sulfur treatment in the vapor phase in (7) is performed by using the InP substrate in the reaction chamber 1
It was taken while it was fixed inside.
【００２５】図７乃至図８に、この場合の１ＭＨz の高
周波ＣーＶ特性を示す（点線はアニール処理を行わなか
った場合を示す）。この図７乃至図８からも明らかのよ
うに、硫黄処理を行い且つアニール処理を行ったものに
ついては、その高周波ＣーＶ特性におけるヒステリシス
が大幅に且つ著しく改善されていることが判明し、硫黄
処理およびアニール処理の有効性が明らかとなった。FIGS. 7 to 8 show the high frequency CV characteristics of 1 MHz in this case (dotted line shows the case where no annealing treatment is performed). As is clear from FIGS. 7 to 8, it was found that the hysteresis in the high frequency CV characteristics was significantly and significantly improved in the case of the sulfur treatment and the annealing treatment. The effectiveness of treatment and annealing treatment became clear.
【００２６】ここで、上記各処理の有無と界面準位密度
（Ｎss）との関係について説明する。この界面準位密度
（Ｎss）は、界面不活性化の状況を表すもので、ＣーＶ
特性より所謂ターマン法に基づいて算定される。図９，
図１０，図１１にその結果を示す。この内、図９はアニ
ール処理の有無による界面準位密度（Ｎss）の変化を示
し、図１０はアニール処理の処理時間の相違による界面
準位密度（Ｎss）の変化を示し、図１１は硫黄処理の有
無による界面準位密度（Ｎss）の変化を示し、す。 こ
の結果、InP 等の化合物半導体の表面に対するSiN X 膜
等の絶縁膜の蒸着に際し、当該絶縁膜の蒸着工程の前
に、ドライ処理による硫黄処理，アニール処理またはそ
の両方を取り入れることにより、Ｎss特性を有効に低く
設定することができ、絶縁膜が蒸着されたInP 等の化合
物半導体表面の界面不活性化をより有効に促進すること
ができるという利点がある。The relationship between the presence or absence of each of the above treatments and the interface state density (Nss) will be described below. This interface state density (Nss) represents the state of interface deactivation, and is CV
It is calculated from the characteristics based on the so-called Tarman method. Figure 9,
The results are shown in FIGS. 10 and 11. Among these, FIG. 9 shows the change of the interface state density (Nss) depending on the presence or absence of the annealing treatment, FIG. 10 shows the change of the interface state density (Nss) due to the difference in the treatment time of the annealing treatment, and FIG. 11 shows the sulfur. The change in interface state density (Nss) depending on the presence or absence of treatment is shown. As a result, when the insulating film such as the SiN X film is vapor-deposited on the surface of the compound semiconductor such as InP, the sulfur treatment by the dry treatment, the annealing treatment, or both of them are introduced before the vapor-deposition process of the insulating film. Can be effectively set to be low, and the interface deactivation of the surface of the compound semiconductor such as InP on which the insulating film is deposited can be effectively promoted.
【００２７】また、硫黄処理については，特に従来全く
行われていなかったドライ処理を新たに開発したことか
ら、これを含めこれらの各処理を全て反応室１内で採り
行うことができ、従って本実施例を使用すると、例えば
硫黄処理についても，従来の硫黄処理（ウエット処理）
に比較して、その時間と労力，更には必要とする膨大な
設備投資が不要となりかかる点においてもシステム全体
としては、その経済性および生産性を著しく改善するこ
とが出来るという利点がある。Regarding the sulfur treatment, since the dry treatment which has not been performed at all in the past has been newly developed, all of these treatments including this can be carried out in the reaction chamber 1. Using the embodiment, for example, conventional sulfur treatment (wet treatment) is also performed for sulfur treatment.
In comparison with the above, there is an advantage that the economical efficiency and the productivity of the entire system can be remarkably improved in that the time and labor, and the enormous required capital investment are not required.
【００２８】[0028]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、InP 等の化合物半導体表面の界面
不活性化をより有効に促進することができ、とくにドラ
イ処理方式の新たな硫黄処理を開発すると共に，SiN X
膜等の絶縁膜の蒸着に際しては該絶縁膜の蒸着工程の前
にこれを組み込むという構成を採っているので、従来の
硫黄処理の如く大量の純水およびそのための設備投資を
不要とし、しかも化合物半導体の表面不活性化の効能を
有効に備えさせることができ、従って、これを実施する
ことによりInP 等の化合物半導体の表面不活性化処理の
経済性および生産性を著しく向上させることができると
いう従来にない優れた化合物半導体の表面不活性化方法
を提供することができる。Since the present invention is constructed and functions as described above, it is possible to more effectively promote the interfacial passivation of the surface of a compound semiconductor such as InP, and in particular, the new dry treatment method is used. In addition to developing sulfur treatment, SiN X
When the insulating film such as a film is vapor-deposited, it is incorporated before the step of vapor-depositing the insulating film, so that a large amount of pure water and facility investment therefor as in the conventional sulfur treatment are unnecessary, and It is possible to effectively prepare the surface passivation effect of semiconductors. Therefore, by implementing this, it is possible to significantly improve the economical efficiency and productivity of the surface passivation treatment of compound semiconductors such as InP. It is possible to provide an unprecedented excellent method of deactivating the surface of a compound semiconductor.
【図１】本発明の実施に際し使用した装置の一例を示す
全体的系統図FIG. 1 is an overall system diagram showing an example of an apparatus used for carrying out the present invention.
【図２】図１における反応室部分を示す説明図FIG. 2 is an explanatory view showing a reaction chamber portion in FIG.
【図３乃至図５】図１で成された実施例に於けるアニー
ル処理の有効性を示すＣーＶ特性線図3 to 5 are CV characteristic diagrams showing the effectiveness of the annealing treatment in the embodiment made in FIG.
【図６】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣーＶ特性線図FIG. 6 is a CV characteristic diagram showing the effectiveness of sulfur treatment (dry treatment) in the example made in FIG.
【図７】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣーＶ特性線図FIG. 7 is a CV characteristic diagram showing the effectiveness of sulfur treatment (dry treatment) in the example made in FIG.
【図８】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）後にアニール処理を行った場合の有効性を示す
ＣーＶ特性線図FIG. 8 is a CV characteristic diagram showing effectiveness in the case where annealing treatment is performed after sulfur treatment (dry treatment) in the example made in FIG. 1;
【図９乃至図１０】図１で成された実施例に於けるアニ
ール処理の有効性を示す界面準位密度（Ｎss）を示す線
図9 to 10 are diagrams showing the interface state density (Nss) showing the effectiveness of the annealing treatment in the embodiment made in FIG.
【図１１】図１で成された実施例に於ける硫黄処理（ド
ライ処理）の有効性を示す界面準位密度（Ｎss）を示す
線図である。11 is a diagram showing an interface state density (Nss) showing the effectiveness of sulfur treatment (dry treatment) in the example made in FIG. 1. FIG.
１ 反応室 ２Ａ 試料台 ２Ｂ 光源ランプ ３ 処理用ガス導入部 ４ 気体排気部 １１乃至１４ 反応室に導入用の各種の気体を収納した
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ1 Reaction Chamber 2A Sample Stage 2B Light Source Lamp 3 Processing Gas Introducing Section 4 Gas Exhausting Section 11 to 14 Cylinder 21 to 24 that Stores Various Gases for Introduction into the Reaction Chamber Controls the amount of various gases sent to the reaction chamber Mass flow meter
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年９月１６日[Submission date] September 16, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Name of item to be corrected] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 化合物半導体の表面不活性化方法Title: Method for surface deactivating compound semiconductor
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、化合物半導体の表面不
活性化方法に係り、とくに、光ＩＣ用の基板材として注
目されているインジウムリン等の化合物半導体の表面に
チッ化シリコン等の絶縁膜を成膜する化合物半導体の表
面不活性化方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of passivating a surface of a compound semiconductor, and particularly to insulating the surface of a compound semiconductor such as indium phosphide, which is attracting attention as a substrate material for optical ICs, with silicon nitride or the like. The present invention relates to a surface deactivation method of a compound semiconductor for forming a film.
【０００２】[0002]
【背景の技術】半導体表面に良質の絶縁膜を形成するこ
とがいかに多くの応用をもたらすかは、シリコンプレー
ナ集積化技術の発展の歴史上からも明らかである。全て
の半導体デバイスは、その構造上表面を持つが、表面と
は結晶結合の周期性の破れる所である。これにより、禁
制帯内に多くの表面順位が発生し表面のダングリングポ
ンドは、雰囲気中のイオンや原子を吸着し、半導体の表
面ポテンシャルは変化する。このように、半導体表面は
活性で不安定なため、これを物理的，化学的に安定な絶
縁物で覆って不活性化し安定化するのが表面不活性化技
術のめざすところである。BACKGROUND ART It is clear from the history of the development of silicon planar integration technology how many applications can be achieved by forming a good quality insulating film on a semiconductor surface. All semiconductor devices have a surface on their structure, which is where the periodicity of crystal bonds is broken. As a result, many surface positions are generated in the forbidden band, and the dangling ponds on the surface adsorb ions and atoms in the atmosphere, and the surface potential of the semiconductor changes. As described above, since the semiconductor surface is active and unstable, it is the aim of the surface passivation technology to inactivate and stabilize it by covering it with a physically and chemically stable insulator.
【０００３】ところで、ＳｉＯ２−Ｓｉ系は理想に近い
絶縁膜−半導体（Ｉ−Ｓ）界面を実現し、ＭＯＳデバイ
スに応用されている。一方、ガリュウム砒素（ＧａＡ
ｓ）やインジウムリン（ＩｎＰ）などの高移動度を有す
る化合物半導体に対しても、表面不活性化は当然必要で
あり、シリコン（Ｓｉ）なみのプロセス技術の開発が要
求されている。この場合、拡散マスク，ｐａｓｓｉｖａ
ｔｉｏｎ或いは配線の絶縁にどういう種類の材料が適し
ているかの探索が必要になる。By the way, the SiO 2 —Si system realizes a nearly ideal insulating film-semiconductor (IS) interface and is applied to a MOS device. On the other hand, gallium arsenide (GaA
The surface passivation is of course also necessary for compound semiconductors having high mobility such as s) and indium phosphide (InP), and development of process technology similar to silicon (Si) is required. In this case, diffusion mask, passive
It is necessary to search what kind of material is suitable for the insulation of the ion or the wiring.
【０００４】化合物半導体を直接酸化することは、組成
面からも困難で、ＣＶＤ，ＰＶＤ等の被着方が主となる
が、これもプロセス温度が低くなければ、第三族・第五
族，第二族・第六族の化合物半導体では、それぞれ第五
族及び第六族元素の蒸気圧が高いことに起因して膜の被
着時に界面で反応が起こり、当該界面に変成層と称され
る膜（基板とは性質を異にする領域）を生じる。このた
め、ＭＩＳ特性は界面準位の多い不満足なものしか得ら
れない。換言すると、この分野こそ、新材料，新被着法
の開発が必要な分野であり従来より多くの研究がなされ
ているが、前述したＳｉＯ２−Ｓｉ系にしってきする物
理的，化学的そして又電気的に安定した絶縁膜を形成す
る技術は未だ確立されていない。ここに、光電子集積回
路用としての化合物半導体デバイスの急速な進展と共
に，化合物半導体の表面不活性化技術の確立が急がれて
いる理由がある。It is difficult to directly oxidize a compound semiconductor from the viewpoint of composition, and the method of deposition such as CVD and PVD is the main method. However, if the process temperature is not low, this is also the third group / fifth group. In Group 2 and Group 6 compound semiconductors, due to the high vapor pressures of Group 5 and Group 6 elements, respectively, a reaction occurs at the interface when the film is deposited, and this interface is called a metamorphic layer. Film (a region having different properties from the substrate) is formed. For this reason, the MIS characteristics can only be unsatisfactory with many interface states. In other words, this field what, new materials, but newly developed deposition technique is an area necessary number of studies have been conventionally made, physically sake know the SiO 2 -Si system described above, chemical and Further, a technique for forming an electrically stable insulating film has not yet been established. Here, there is a urgent need to establish a surface passivation technique for compound semiconductors with the rapid progress of compound semiconductor devices for optoelectronic integrated circuits.
【０００５】次に、従来より行われている化合物半導体
の表面不活性化方法の具体例として、光ＣＶＤによるＳ
ｉＮｘ膜を第三族・第五族化合物半導体であるインジウ
ムリン（ＩｎＰ）に堆積させる場合の工程例を開示す
る。Next, as a concrete example of a conventional method for passivating a surface of a compound semiconductor, S by photo CVD is used.
A process example of depositing an iNx film on indium phosphide (InP), which is a group III / group V compound semiconductor, is disclosed.
【０００６】．まず、ＩｎＰ基板の有機洗浄を行う。
．つぎに、ＩｎＰ基板のＮ２ブローを行う。．成膜
前に、（ＮＨ４）２Ｓｘの処理溶液を使用し硫黄処理を
行う。．ＩｎＰ基板の表面に光ＣＶＤによりＳｉＮｘ
膜を成膜する。これにより、化合物半導体の表面不活性
化処理が、比較的有効に成されるようになっている。[0006]. First, the InP substrate is organically cleaned.
． Next, N 2 blowing of the InP substrate is performed. ． Before film formation, sulfur treatment is performed using a treatment solution of (NH 4 ) 2 Sx. ． SiNx on the surface of InP substrate by photo CVD
Form a film. Thereby, the surface passivation treatment of the compound semiconductor can be performed relatively effectively.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、化合物半導体の表面不活性化処理が、
（ＮＨ４）２Ｓｘの溶液を使用した所謂ウエット処理に
よる硫黄処理であることから、当該硫黄処理のために純
水を使用するという煩わしさがあり、又そのためのプロ
セスに例えばＩｎＰ基板の乾燥工程を入れる必要性が生
じ、プロセス全体が複雑化する等の不都合があった。However, in the above conventional example, the surface passivation treatment of the compound semiconductor is
Since the sulfur treatment is a so-called wet treatment using a solution of (NH 4 ) 2 Sx, there is the trouble of using pure water for the sulfur treatment, and the process therefor involves, for example, a step of drying an InP substrate. However, there is a problem that the whole process becomes complicated and the like becomes necessary.
【０００８】また、かかる硫黄処理は、当然のことなが
らＩｎＰ基板を成膜処理用のチャンバーから外部へ搬出
しなければならない、という煩わしさがあり、成膜処理
に際しては再びチャンバー内に戻さなければ成らず、こ
れがため、多くの手間と労力を要するという不都合があ
った。このため、かかる従来例にあっては生産性が悪
く、また原価低減に際しては一つの障害ともなってい
た。[0008] Further, such a sulfur treatment naturally has a trouble that the InP substrate has to be carried out from the chamber for film forming treatment to the outside, and it must be returned to the chamber again during film forming treatment. This is not done, and because of this, there is the inconvenience that it takes a lot of time and effort. For this reason, in such a conventional example, productivity was poor, and it was one obstacle to cost reduction.
【０００９】[0009]
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、純水を必要とすることなく化合物半
導体の表面不活性化のための硫黄処理を、ドライ処理に
より有効且つ迅速に成すことができ、これにより化合物
半導体にかかる表面不活性化処理の経済性及び生産性の
向上を図った化合物半導体の表面不活性化方法を提供す
ることを、その目的とする。An object of the present invention is to improve the disadvantages of the conventional example, and in particular, to perform sulfur treatment for surface passivation of compound semiconductors effectively and quickly by dry treatment without requiring pure water. It is an object of the present invention to provide a method for deactivating a surface of a compound semiconductor, which can improve the economical efficiency and productivity of the surface deactivation treatment for the compound semiconductor.
【００１０】[0010]
【課題を解決するための手段】本発明では、インジウム
リン等の化合物半導体の表面を有機洗浄して自然酸化膜
を除去し、その後、当該化合物半導体の表面にチッ化シ
リコン等の絶縁膜を成膜する化合物半導体の表面不活性
化方法において、前記自然酸化膜を除去後，絶縁膜の成
膜前に、ＳＦ６のガス中で所定時間紫外線を照射し気相
中での硫黄処理を成す、という構成を採っている。これ
によって前述した目的を達成しようとするものである。In the present invention, the surface of a compound semiconductor such as indium phosphide is organically washed to remove a natural oxide film, and then an insulating film such as silicon nitride is formed on the surface of the compound semiconductor. In the surface passivation method of a compound semiconductor to be formed, after removing the natural oxide film and before forming an insulating film, ultraviolet rays are irradiated for a predetermined time in a gas of SF 6 to perform sulfur treatment in a gas phase, Is adopted. This aims to achieve the above-mentioned object.
【００１１】[0011]
【発明の実施例】以下、本発明の一実施例をＩｎＰ Ｍ
ＩＳダイオードの製作を例にとって説明する。はじめ
に、化合物半導体の表面に形成される絶縁膜についての
必要性につき、説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to InP M.
The manufacture of the IS diode will be described as an example. First, the necessity for the insulating film formed on the surface of the compound semiconductor will be described.
【００１２】半導体集積回路における絶縁膜の役割とし
ては、表面の不活性化（安定化）；ＭＩＳデバイス
における絶縁体−半導体界面物性の利用；イオン注入
後のアニール保護膜；多層配線用の層間絶縁膜；外
部に対する機械的保護，がある。ここで、化合物半導体
のプロセス技術においては、シリコン（Ｓｉ）に対する
酸化シリコン（ＳｉＯ２）のような良質な絶縁膜を形成
するのは困難である。化合物半導体における絶縁膜は、
実用的には、専ら上述した〜を意図して形成されて
いるのが現状である。The role of the insulating film in the semiconductor integrated circuit is as follows: passivation (stabilization) of the surface; utilization of physical properties of the insulator-semiconductor interface in the MIS device; annealing protection film after ion implantation; interlayer insulation for multilayer wiring. Membrane; mechanical protection against the outside. Here, in the process technology of the compound semiconductor, it is difficult to form a high-quality insulating film such as silicon oxide (SiO 2 ) with respect to silicon (Si). The insulating film in the compound semiconductor is
At present, in practice, it is formed exclusively with the intention of (1) to (3) described above.
【００１３】本実施例では、とくに「表面の不活性化
（安定化）」を意図して、ＩｎＰＭＩＳダイオードの製
作を試みた。最初に、気相中での硫黄処理を行わない場
合，次に気相中での硫黄処理を行った場合，そして最後
に気相中での硫黄処理を行い且つアニール処理を行った
場合についてのＩｎＰ ＭＩＳダイオードの製作工程を
開示し、気相中での硫黄処理の有用性を明らかにする。In this embodiment, the production of the InPMIS diode was attempted with the intention of "passivation (stabilization) of the surface". First, there is no sulfur treatment in the gas phase, next is the sulfur treatment in the gas phase, and finally is the sulfur treatment in the gas phase and the annealing treatment. A fabrication process for InP MIS diodes is disclosed to demonstrate the utility of sulfur treatment in the gas phase.
【００１４】図１に、使用した反応室及びその付属装置
を含む装置全体の系統図を示す。ＩｎＰ基板としては面
方位（１．０．０）である。FIG. 1 shows a systematic diagram of the entire apparatus including the reaction chamber used and its auxiliary equipment. The InP substrate has a plane orientation (1.0.0).
【００１５】図１及び図２において、符号１は反応室を
示す。この反応室１内には、図１に示すように上部にヒ
ータ内蔵の試料台２Ａが設けられ、これに対向して下部
に紫外線を出力する光源ランプ２Ｂが配設されている。
そして、反応室１の左側壁１Ａ部分には必要とするガス
を送り込むガス導入部３が設けられている。また、反応
室１の右側壁１Ｂ部分には反応室１内の気体を排気する
ための気体排気部４が設けられている。1 and 2, reference numeral 1 indicates a reaction chamber. As shown in FIG. 1, a sample stage 2A having a built-in heater is provided in the upper part of the reaction chamber 1, and a light source lamp 2B for outputting ultraviolet rays is provided in the lower part so as to face the sample stage 2A.
A gas introduction part 3 for feeding the required gas is provided in the left side wall 1A of the reaction chamber 1. A gas exhaust unit 4 for exhausting the gas in the reaction chamber 1 is provided on the right side wall 1B of the reaction chamber 1.
【００１６】気体排気部４には、吸い出し用のターボ分
子ポンプ５及びロータリーポンプ６が装備され、また必
要に応じて使用される分岐路が設けられている。記号Ｒ
Ｖ，ＭＶ，ＦＶは、それぞれバルブを示す。また、符号
７は反応ガス処理槽を示す。この反応ガス処理槽７には
エアーポンプ７Ａが併設され、外部から必要に応じて外
気を導入し得るように成っている。またターボ分子ポン
プ５及びロータリーポンプ６にはリーク用のＮ２ボンベ
８Ａが装備され、また電磁弁用のＮ２ボンベ８Ｂが別に
準備されている。The gas exhaust unit 4 is equipped with a turbo molecular pump 5 and a rotary pump 6 for sucking, and a branch passage used as needed. Symbol R
V, MV, and FV represent valves, respectively. Reference numeral 7 indicates a reaction gas processing tank. An air pump 7A is installed side by side with the reaction gas treatment tank 7 so that outside air can be introduced from the outside as needed. The turbo molecular pump 5 and the rotary pump 6 are equipped with a leak N 2 cylinder 8A, and a solenoid valve N 2 cylinder 8B is separately prepared.
【００１７】一方、ガス導入部３には、Ｓｉ２Ｈ６ボン
ベ１１，ＮＨ３ボンベ１２，Ｎ２ボンベ１３，及びＳＦ
６ボンベ１４が装備されている。これらの各ボンベ１１
〜１４内の気体は、個別に装備されたマスフロメータ２
１〜２４により、その流量が制御されるようになってい
る。図１において、ＧＶ１〜ＧＶ４，ＳＶ１，ＳＶ２及
びＸＶは、それぞれバルブを示す。次に、この装置を使
用して成された実施例を具体的に説明する。On the other hand, in the gas introduction part 3, a Si 2 H 6 cylinder 11, an NH 3 cylinder 12, an N 2 cylinder 13, and an SF are provided.
Equipped with 6 cylinders 14. Each of these cylinders 11
The gas in -14 is the mass flow meter 2 equipped individually.
The flow rate is controlled by 1 to 24. In FIG. 1, GV1 to GV4, SV1, SV2, and XV represent valves, respectively. Next, an example made by using this apparatus will be specifically described.
【００１８】 （Ａ）．気相中での硫黄処理を行わない場合 （１）まず、ＩｎＰ基板の有機洗浄を行う（アセトン３
ｍｉｎ×３）。；（２）次に、ＩｎＰ基板表面の自然酸
化膜除去のためのエッチングを行う（１％Ｂｒ−メタノ
ール１ｍｉｎ）。；（３）更に、エッチング液を除去す
るため有機洗浄を行う（アセトン３ｍｉｎ×３）。；
（４）ＩｎＰ基板のＮ２ブローを行う。；（５）成膜前
に、光ＣＶＤ装置の反応室内で、ＩｎＰ基板表面に紫外
光を３０ｍｉｎ照射する（但し、ＮＨ３／Ｎ２雰囲気
内）。；（６）ＩｎＰ基板表面に、光ＣＶＤ法によって
ＳｉＮｘ膜を成膜する（但し、Ｓｉ２Ｈ６：２ｓｃｃ
ｍ、ＮＨ３：１００ｓｃｃｍ、Ｎ２：１００ｓｃｃｍ、
全圧力：４００ｐａ、反応温度：２００°Ｃ、反応時
間：３０ｍｉｎ）。；（７）ｎ型オーミック電極を蒸着
する（Ｎｉ：５０ｎｍ、Ｉｎ：２５０ｎｍ）。；（８）
ＳｉＮｘ膜表面にＭＩＳ電極を蒸着する（Ｎｉ：５０ｎ
ｍ、Ａｕ：２５０ｎｍ）。；（９）ｎ型オーミック電極
のアロイングをＮ２雰囲気中で行う（３００°Ｃ、３０
ｓｅｃ）。そして、これらの各工程は、いずれもＩｎＰ
基板を反応室１内に固定したままの状態で採り行った。(A). When sulfur treatment in the gas phase is not performed (1) First, organic cleaning of the InP substrate is performed (acetone 3
min x 3). (2) Next, etching for removing a natural oxide film on the surface of the InP substrate is performed (1% Br-methanol 1 min). (3) Further, organic cleaning is performed to remove the etching solution (acetone 3 min × 3). ;
(4) N 2 blowing of the InP substrate is performed. (5) Before the film formation, the surface of the InP substrate is irradiated with ultraviolet light for 30 min in the reaction chamber of the photo-CVD apparatus (however, in an NH 3 / N 2 atmosphere). (6) A SiNx film is formed on the surface of the InP substrate by a photo CVD method (however, Si 2 H 6 : 2scc).
m, NH 3 : 100 sccm, N 2 : 100 sccm,
Total pressure: 400 pa, reaction temperature: 200 ° C., reaction time: 30 min). (7) Deposit an n-type ohmic electrode (Ni: 50 nm, In: 250 nm). ; (8)
A MIS electrode is deposited on the surface of the SiNx film (Ni: 50n).
m, Au: 250 nm). (9) Alloying of the n-type ohmic electrode is performed in an N 2 atmosphere (300 ° C., 30
sec). In addition, each of these steps is made of InP.
The substrate was taken while it was fixed in the reaction chamber 1.
【００１９】図３に、この場合のＩＭＨｚの高周波Ｃ−
Ｖ特性を示す。点線はアニール処理なしの場合を示す。
また、実線は、上記手順でＳｉＮｘ膜の成膜後にＮ２雰
囲気中でアニール処理（３００゜Ｃ，１時間）を行った
場合を示す。この結果、この場合におけるＳｉＮｘ膜の
成膜に際してはアニール処理を行った方が、その高周波
Ｃ−Ｖ特性におけるΔＶが少なくなり、ヒステリシスが
著しく改善されていること（Ｃ−Ｖ特性におけるヒステ
リシスを少ないこと）が判明し、アニールの有効性が明
らかとなった。FIG. 3 shows a high frequency C-of IMHz in this case.
The V characteristic is shown. The dotted line shows the case without annealing.
The solid line shows the case where annealing treatment (300 ° C., 1 hour) is performed in an N 2 atmosphere after forming the SiNx film by the above procedure. As a result, in the case where the SiNx film is formed in this case, the annealing treatment is performed, the ΔV in the high frequency C-V characteristic is reduced, and the hysteresis is significantly improved (the hysteresis in the C-V characteristic is small. It was found, and the effectiveness of annealing became clear.
【００２０】図４乃至図５は処理時間を変えた場合のア
ニールの効能を示す実験データである。これより、処理
時間を９時間程度に設定しても有効なものを得ることが
できることが判明した。4 to 5 are experimental data showing the effect of annealing when the treatment time is changed. From this, it was found that an effective product can be obtained even if the processing time is set to about 9 hours.
【００２１】（Ｂ）．気相中での硫黄処理を行った場合 まず最初の工程（１）〜（５）は、上述した（Ａ）気相
中での硫黄処理を行わない場合と同一工程を採用。
（６）ＳＦ６を５０ｓｃｃｍ導入し、３０分間紫外光を
照射して気相中での硫黄処理（ドライ処理）を行う（但
し、ＮＨ３／Ｎ２雰囲気内，全圧力：４００ｐａ、温
度：成膜温度と同じ２００°Ｃ）。 （７）ＩｎＰ基板
表面に、光ＣＶＤ法によってＳｉＮｘ膜を成膜する（但
し、Ｓｉ２Ｈ６：２ｓｃｃｍ、ＮＨ３：１００ｓｃｃ
ｍ、Ｎ２：１００ｓｃｃｍ、全圧力：４００ｐａ、反応
温度：２００°Ｃ、反応時間：３０ｍｉｎ）。 （８）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （９）ＳｉＮｘ膜表面にＭＩＳ電
極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎｍ）。
（１０）ｎ型オーミック電極のアロイングをＮ２雰囲
気中で行う（３００°Ｃ、３０ｓｅｃ）。この場合、
（６）の気相中での硫黄処理は、ＩｎＰ基板を反応室１
内に固定したままの状態で行った。(B). When Sulfur Treatment in Gas Phase is Performed First, the first steps (1) to (5) adopt the same step as the above-described case (A) where sulfur treatment in the gas phase is not performed.
(6) Introducing SF 6 at 50 sccm and irradiating with ultraviolet light for 30 minutes to perform sulfur treatment (dry treatment) in the gas phase (however, in NH 3 / N 2 atmosphere, total pressure: 400 pa, temperature: formation). 200 ° C, same as the film temperature). (7) A SiNx film is formed on the surface of the InP substrate by a photo-CVD method (however, Si 2 H 6 : 2 sccm, NH 3 : 100 scc).
m, N 2 : 100 sccm, total pressure: 400 pa, reaction temperature: 200 ° C., reaction time: 30 min). (8)
Evaporate n-type ohmic electrode (Ni: 50 nm, I
n: 250 nm). (9) A MIS electrode is deposited on the surface of the SiNx film (Ni: 50 nm, Au: 250 nm).
(10) The alloying of the n-type ohmic electrode is performed in an N 2 atmosphere (300 ° C., 30 sec). in this case,
In the sulfur treatment in the gas phase of (6), the InP substrate is placed in the reaction chamber 1
It was carried out while being fixed inside.
【００２２】図６に、この場合の１ＭＨｚの高周波Ｃ−
Ｖ特性を示す（点線は硫黄処理を行わなかった場合を示
す）。この図６からも明らかのように、硫黄処理を行っ
たものについては、その高周波Ｃ−Ｖ特性におけるヒス
テリシスが大幅に改善されていることが判明し、硫黄処
理の有効性が明らかとなった。FIG. 6 shows a high frequency C- of 1 MHz in this case.
The V characteristic is shown (dotted line shows the case where sulfur treatment is not performed). As is clear from FIG. 6, it was found that the hysteresis in the high frequency C-V characteristic of the material subjected to the sulfur treatment was significantly improved, and the effectiveness of the sulfur treatment was clarified.
【００２３】（Ｃ）．気相中での硫黄処理を行い、その
後アニール処理を行った場合 工程 （１）〜（７）は上述した（Ｂ）気相中での硫黄
処理を行った場合と同一工程を採用。 （８）Ｎ２雰囲
気中で３００°Ｃ，４時間のアニールを行う。；（９）
ｎ型オーミック電極を蒸着する（Ｎｉ：５０ｎｍ、Ｉ
ｎ：２５０ｎｍ）。 （１０）ＳｉＮｘ膜表面にＭＩＳ
電極を蒸着する（Ｎｉ：５０ｎｍ、Ａｕ：２５０ｎ
ｍ）。 （１１）ｎ型オーミック電極のアロイングをＮ
２雰囲気中で行う（３００°Ｃ、３０ｓｅｃ）。この場
合も、（７）の気相中での硫黄処理は、ＩｎＰ基板を反
応室１内に固定したままの状態で採り行った。(C). When sulfur treatment in the gas phase is performed, and then annealing treatment is performed. Steps (1) to (7) adopt the same step as the above-described (B) sulfur treatment in the gas phase. (8) Annealing is performed at 300 ° C. for 4 hours in an N 2 atmosphere. ; (9)
Evaporate n-type ohmic electrode (Ni: 50 nm, I
n: 250 nm). (10) MIS on the SiNx film surface
Electrode vapor deposition (Ni: 50 nm, Au: 250 n
m). (11) The alloying of the n-type ohmic electrode is N
2 Perform in an atmosphere (300 ° C, 30 sec). Also in this case, the sulfur treatment in the vapor phase of (7) was performed with the InP substrate fixed in the reaction chamber 1.
【００２４】図７乃至図８に、この場合の１ＭＨｚの高
周波Ｃ−Ｖ特性を示す。この図７乃至図８からも明らか
のように、硫黄処理を行い且つアニール処理を行ったも
のについては、その高周波Ｃ−Ｖ特性におけるヒステリ
シスが大幅に且つ著しく改善されていることが判明し、
硫黄処理およびアニール処理の有効性が明らかとなっ
た。7 to 8 show high frequency CV characteristics of 1 MHz in this case. As is clear from FIGS. 7 to 8, it was found that the hysteresis in the high frequency C-V characteristic was significantly and significantly improved in the case where the sulfur treatment and the annealing treatment were performed.
The effectiveness of sulfur treatment and annealing treatment became clear.
【００２５】ここで、上記各処理の有無と界面準位密度
（Ｎｓｓ）との関係について説明する。この界面準位密
度（Ｎｓｓ）は、界面不活性化の状況を表すもので、Ｃ
−Ｖ特性より所謂ターマン法に基づいて算定される。図
９，図１０，図１１にその結果を示す。この内、図９は
アニール処理の有無による界面準位密度（Ｎｓｓ）の変
化を示し、図１０はアニール処理の処理時間の相違によ
る界面準位密度（Ｎｓｓ）の変化を示し、図１１は硫黄
処理の有無による界面準位密度（Ｎｓｓ）の変化を示
し、す。Here, the relationship between the presence or absence of each of the above treatments and the interface state density (Nss) will be described. This interface state density (Nss) represents the state of interface deactivation, and is C
Calculated based on the so-called Tarman method from the -V characteristic. The results are shown in FIGS. 9, 10, and 11. Among these, FIG. 9 shows the change of the interface state density (Nss) depending on the presence or absence of the annealing treatment, FIG. 10 shows the change of the interface state density (Nss) due to the difference in the treatment time of the annealing treatment, and FIG. 11 shows the sulfur. The change in the interface state density (Nss) depending on the presence or absence of the treatment is shown.
【００２６】この結果、ＩｎＰ等の化合物半導体の表面
に対するＳｉＮｘ膜等の絶縁膜の堆積に際し、当該絶縁
膜の堆積工程の前に、ドライ処理による硫黄処理，アニ
ール処理またはその両方を取り入れることにより、Ｎｓ
ｓ特性を有効に低く設定することができ、絶縁膜が堆積
されたＩｎＰ等の化合物半導体表面の界面不活性化をよ
り有効に促進することができるという利点がある。As a result, when the insulating film such as the SiNx film is deposited on the surface of the compound semiconductor such as InP, the sulfur treatment by the dry treatment, the annealing treatment, or both of them are introduced before the step of depositing the insulating film. Ns
The s characteristic can be effectively set to be low, and the interface deactivation of the compound semiconductor surface of InP or the like on which the insulating film is deposited can be effectively promoted.
【００２７】また、硫黄処理については，上述した如く
ドライ処理に行う手法を新たに開発したことから、これ
を含めこれらの各処理を全て反応室１内で採り行うこと
ができ、従って本実施例を使用すると、例えば硫黄処理
についても，従来の硫黄処理（ウエット処理）に比較し
て、その時間と労力，更には必要とする膨大な設備投資
が不要となり、かかる点においてもシステム全体として
は、その経済性および生産性を著しく改善することが出
来るという利点がある。Regarding the sulfur treatment, since the method for performing the dry treatment was newly developed as described above, all of these treatments including this can be carried out in the reaction chamber 1. When using, for example, also in the case of sulfur treatment, compared with the conventional sulfur treatment (wet treatment), the time and labor, and further, the huge capital investment required are unnecessary, and in this respect, the system as a whole, There is an advantage that the economical efficiency and the productivity can be remarkably improved.
【００２８】[0028]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、ＩｎＰ等の化合物半導体表面の界
面不活性化をより有効に促進することができ、とくにド
ライ処理方式の新たなＳＦ６での硫黄処理を開発すると
共に，ＳｉＮｘ膜等の絶縁膜の堆積に際しては該絶縁膜
の堆積工程の前にこれを組み込むという構成を採ってい
るので、従来のウエット方式による硫黄処理に必要な設
備投資を全て不要とし、しかも化合物半導体の表面不活
性化の効能を有効に備えさせることができ、従って、こ
れを実施することによりＩｎＰ等の化合物半導体の表面
不活性化処理の経済性および生産性を著しく向上させる
ことができるという従来にない優れた化合物半導体の表
面不活性化方法を提供することができる。Since the present invention is constructed and functions as described above, according to this, it is possible to more effectively promote the interfacial deactivation of the surface of the compound semiconductor such as InP, and in particular, the new dry treatment method is adopted. with the development of sulfur treatment with SF 6, since during the deposition of the insulating film of SiNx film, has adopted a configuration in which is incorporated prior to the step of depositing the insulating film, required to a sulfur processing by conventional wet method It is possible to effectively prepare the effect of surface passivation of the compound semiconductor without requiring any large capital investment. Therefore, by carrying out this, the economical efficiency of the surface passivation treatment of the compound semiconductor such as InP and It is possible to provide an unprecedented excellent method of deactivating the surface of a compound semiconductor, which can remarkably improve the productivity.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の実施に際し使用した装置の一例を示す
全体的系統図である。FIG. 1 is an overall system diagram showing an example of an apparatus used in implementing the present invention.
【図２】図１における反応室部分を示す説明図である。FIG. 2 is an explanatory view showing a reaction chamber portion in FIG.
【図３】図１で成された実施例に於けるアニール処理の
有効性を示すＣ−Ｖ特性線図である。FIG. 3 is a CV characteristic diagram showing the effectiveness of the annealing treatment in the example made in FIG.
【図４】図１で成された実施例のアニール処理（３００
°Ｃ：４時間）の有効性を示すＣ−Ｖ特性線図である。FIG. 4 is an annealing process (300 of the embodiment shown in FIG.
It is a CV characteristic diagram showing the effectiveness of ° C: 4 hours.
【図５】図１で成された実施例のアニール処理（３００
°Ｃ：９時間）の有効性を示すＣ−Ｖ特性線図である。5 is an annealing treatment (300 of the embodiment shown in FIG. 1).
It is a CV characteristic diagram showing the effectiveness of ° C: 9 hours.
【図６】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）の有効性を示すＣ−Ｖ特性線図である。FIG. 6 is a CV characteristic diagram showing the effectiveness of sulfur treatment (dry treatment) in the example made in FIG. 1.
【図７】図１で成された実施例に於ける硫黄処理（ドラ
イ処理：アニールなし）の有効性を示すＣ−Ｖ特性線図
である。FIG. 7 is a CV characteristic diagram showing the effectiveness of sulfur treatment (dry treatment: no annealing) in the example made in FIG.
【図８】図１で成された実施例に於ける硫黄処理（ドラ
イ処理）後にアニール処理を行った場合の有効性を示す
Ｃ−Ｖ特性線図である。FIG. 8 is a CV characteristic diagram showing effectiveness when an annealing treatment is performed after the sulfur treatment (dry treatment) in the example made in FIG. 1;
【図９】図１で成された実施例に於けるアニール処理の
有効性を示す界面準位密度（Ｎｓｓ）を示す線図であ
る。FIG. 9 is a diagram showing the interface state density (Nss) showing the effectiveness of the annealing treatment in the example made in FIG.
【図１０】図１で成された実施例に於けるアニール処理
（３００°Ｃ：４時間，９時間）の有効性を示す界面準
位密度（Ｎｓｓ）を示す線図である。10 is a diagram showing the interface state density (Nss) showing the effectiveness of the annealing treatment (300 ° C .: 4 hours, 9 hours) in the example made in FIG.
【図１１】図１で成された実施例に於けるＳＦ６での硫
黄処理（ドライ処理）の有効性を示す界面準位密度（Ｎ
ｓｓ）を示す線図である。11 is an interface state density (N) showing the effectiveness of sulfur treatment (dry treatment) with SF 6 in the example made in FIG. 1;
It is a diagram showing (ss).
【符号の説明】 １ 反応室 ２Ａ 試料台 ２Ｂ 光源ランプ ３ 処理用ガス導入部 ４ 気体排気部 １１乃至１４ 反応室に導入用の各種の気体を収納した
ボンベ ２１乃至２４ 反応室に送り込む各種の気体の量を制御
するマスフロメータ[Explanation of reference symbols] 1 reaction chamber 2A sample stage 2B light source lamp 3 processing gas introduction part 4 gas exhaust part 11 to 14 cylinders containing various gases for introduction into the reaction chamber 21 to 24 various gases fed into the reaction chamber Mass flow meter to control the amount of
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 [Figure 6]
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図７[Name of item to be corrected] Figure 7
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図７】 [Figure 7]
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図８[Correction target item name] Figure 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図８】 [Figure 8]
Claims (2)
面を有機洗浄して自然酸化膜を除去し、その後、当該化
合物半導体の表面にチッ化シリコン等の絶縁膜を成膜す
る化合物半導体の表面不活性化方法において、前記自然
酸化膜を除去後，絶縁膜の成膜前に、ＳＦ6 のガス中で
所定時間紫外線を照射し気相中での硫黄処理を成すこと
を特徴とした化合物半導体の表面不活性化方法。1. A surface of a compound semiconductor such as indium phosphide is cleaned by organic cleaning to remove a natural oxide film, and then an insulating film such as silicon nitride is formed on the surface of the compound semiconductor. In the activation method, after removing the natural oxide film and before forming an insulating film, ultraviolet rays are irradiated for a predetermined time in a gas of SF 6 to perform sulfur treatment in a gas phase. Surface deactivation method.
面を有機洗浄して自然酸化膜を除去し、その後、当該化
合物半導体の表面にチッ化シリコン等の絶縁膜を成膜す
る化合物半導体の表面不活性化方法において、前記自然
酸化膜を除去後，絶縁膜の成膜前に、ＳＦ6 のガス中で
所定時間紫外線を照射し気相中での硫黄処理を成すと共
に，その後，所定温度の雰囲気内で所定時間アニール処
理を行うことを特徴とした化合物半導体の表面不活性化
方法。2. The surface of a compound semiconductor, such as indium phosphide, is organically washed to remove a natural oxide film, and then an insulating film such as silicon nitride is formed on the surface of the compound semiconductor. In the activation method, after removing the natural oxide film and before forming an insulating film, ultraviolet rays are irradiated in a gas of SF 6 for a predetermined time to perform sulfur treatment in a gas phase, and thereafter, an atmosphere of a predetermined temperature is set. A method for passivating a surface of a compound semiconductor, which comprises performing an annealing treatment for a predetermined period of time.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273146A JP3038063B2 (en) | 1991-09-25 | 1991-09-25 | Compound semiconductor surface passivation method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273146A JP3038063B2 (en) | 1991-09-25 | 1991-09-25 | Compound semiconductor surface passivation method |
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| Publication Number | Publication Date |
|---|---|
| JPH0590252A true JPH0590252A (en) | 1993-04-09 |
| JP3038063B2 JP3038063B2 (en) | 2000-05-08 |
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| JP (1) | JP3038063B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007064492A1 (en) | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US9048314B2 (en) | 2005-02-23 | 2015-06-02 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6086542B2 (en) * | 2014-04-18 | 2017-03-01 | 株式会社高知丸高 | Hand-wound gondola |
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1991
- 1991-09-25 JP JP3273146A patent/JP3038063B2/en not_active Expired - Fee Related
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| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US10236356B2 (en) | 2004-10-25 | 2019-03-19 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9048314B2 (en) | 2005-02-23 | 2015-06-02 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| WO2007064492A1 (en) | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| EP2273538A3 (en) * | 2005-11-30 | 2011-03-02 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
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| Publication number | Publication date |
|---|---|
| JP3038063B2 (en) | 2000-05-08 |
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