JP2619734B2 - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
- Publication number
- JP2619734B2 JP2619734B2 JP22348390A JP22348390A JP2619734B2 JP 2619734 B2 JP2619734 B2 JP 2619734B2 JP 22348390 A JP22348390 A JP 22348390A JP 22348390 A JP22348390 A JP 22348390A JP 2619734 B2 JP2619734 B2 JP 2619734B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- amorphous
- single crystal
- layer
- crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ヘテロ接合を有する半導体基板およびそ
の製造方法に関する。
の製造方法に関する。
［従来の技術］ ヘテロ接合を利用したデバイスには、GaAs系等の化合
物半導体が古くから用いられてきている。このような化
合物半導体を用いる場合、たとえば、第１の単結晶半導
体の基板上に分子線エピタキシャル法により第２の単結
晶半導体の層をエピタキシャル成長することによりヘテ
ロ接合を形成することができる。このとき、第２の単結
晶半導体は、第１の単結晶半導体と格子定数がほぼ同じ
でバンドギャップが異なったものである。
物半導体が古くから用いられてきている。このような化
合物半導体を用いる場合、たとえば、第１の単結晶半導
体の基板上に分子線エピタキシャル法により第２の単結
晶半導体の層をエピタキシャル成長することによりヘテ
ロ接合を形成することができる。このとき、第２の単結
晶半導体は、第１の単結晶半導体と格子定数がほぼ同じ
でバンドギャップが異なったものである。
一方、近年、アモルファスシリコンの固相成長技術を
使って、トランジスタ等の能動素子を作成する試みがな
されている。また、エミッタに微結晶シリコンを用いヘ
テロ接合を形成した高速素子として、エテロバイポーラ
トランジスタなども試作されている。このようなヘテロ
接合は、たとえば、単結晶半導体基板上にCVD法やグロ
ー放電法等でアモルファス層や微結晶層を堆積すること
によって形成することができる。
使って、トランジスタ等の能動素子を作成する試みがな
されている。また、エミッタに微結晶シリコンを用いヘ
テロ接合を形成した高速素子として、エテロバイポーラ
トランジスタなども試作されている。このようなヘテロ
接合は、たとえば、単結晶半導体基板上にCVD法やグロ
ー放電法等でアモルファス層や微結晶層を堆積すること
によって形成することができる。
また第3A図〜第3C図に示すような接合方法も報告され
ている。この方法は、K.Furukawa＆A.Nakagawa,Applied
Surface Science,41/42（1989）,627−632,North−Hol
landに記載されているものである。すなわち、第3A図に
示すように、２枚の結晶学的に異なる単結晶体31および
33を準備し、第3B図に示すように、それらを対向して接
触させ、1000℃〜1200℃でアニールを行なう。２枚の単
結晶体31および33は、互いに結晶学的に異なるので、ア
ニールの結果、それらの界面にアモルファス層または結
晶欠陥の多い層32が遷移領域として形成される。
ている。この方法は、K.Furukawa＆A.Nakagawa,Applied
Surface Science,41/42（1989）,627−632,North−Hol
landに記載されているものである。すなわち、第3A図に
示すように、２枚の結晶学的に異なる単結晶体31および
33を準備し、第3B図に示すように、それらを対向して接
触させ、1000℃〜1200℃でアニールを行なう。２枚の単
結晶体31および33は、互いに結晶学的に異なるので、ア
ニールの結果、それらの界面にアモルファス層または結
晶欠陥の多い層32が遷移領域として形成される。
［発明が解決しようとする課題］ 従来の技術において、第１の単結晶基板に第２の単結
晶層を設けてなるヘテロ接合では、第１の単結晶基板お
よび第２の単結晶層は、格子定数が互いに非常に近いも
のでなければならなかった。したがって、ヘテロ接合を
構成する物質の選択には大きな制約があった。また、２
つの単結晶は、格子定数が非常に近いものであるが、全
く同じではなく、そのためヘテロ接合界面には結晶欠陥
が存在し、ストレスが加わるという問題があった。さら
に、ヘテロ接合の形成に古くから用いられるGaAs系の化
合物半導体は、デバイユを高密度に集積化するのには必
ずしも容易でなかった。
晶層を設けてなるヘテロ接合では、第１の単結晶基板お
よび第２の単結晶層は、格子定数が互いに非常に近いも
のでなければならなかった。したがって、ヘテロ接合を
構成する物質の選択には大きな制約があった。また、２
つの単結晶は、格子定数が非常に近いものであるが、全
く同じではなく、そのためヘテロ接合界面には結晶欠陥
が存在し、ストレスが加わるという問題があった。さら
に、ヘテロ接合の形成に古くから用いられるGaAs系の化
合物半導体は、デバイユを高密度に集積化するのには必
ずしも容易でなかった。
一方、単結晶半導体基板上にアモルファス層を堆積す
ることによって形成されるヘテロ接合では、電極を取り
出す表面がアモルファス半導体層であるので、抵抗が高
くなるという問題があった。また、アモルファス層上に
単結晶層を形成する逆のヘテロ接合は形成が困難である
という問題があった。さらに、従来の形成方法で作成し
たアモルファス／単結晶のヘテロ接合は不安定であり、
熱処理を行なうことにより結晶粒径が拡大し、多結晶化
または単結晶化してバンドギャップが小さくなったり、
消失したりするという問題があった。
ることによって形成されるヘテロ接合では、電極を取り
出す表面がアモルファス半導体層であるので、抵抗が高
くなるという問題があった。また、アモルファス層上に
単結晶層を形成する逆のヘテロ接合は形成が困難である
という問題があった。さらに、従来の形成方法で作成し
たアモルファス／単結晶のヘテロ接合は不安定であり、
熱処理を行なうことにより結晶粒径が拡大し、多結晶化
または単結晶化してバンドギャップが小さくなったり、
消失したりするという問題があった。
また、２つの単結晶体をアニール処理して接合する場
合、双方が単結晶体であるため、接合面にムラができ、
接合がウェハ面内で均一に形成されにくかった。さら
に、接合面に生成するアモルファス層の厚みも均一性に
乏しいという問題があった。
合、双方が単結晶体であるため、接合面にムラができ、
接合がウェハ面内で均一に形成されにくかった。さら
に、接合面に生成するアモルファス層の厚みも均一性に
乏しいという問題があった。
この発明は、以上述べてきた従来の問題点を解決し、
デバイスにおいて集積化が容易であり、電極面が高抵抗
とならず、安定したヘテロ接合を有し、接合面が均一で
あり、しかも、量子井戸構造を有したデバイスを実現可
能にする半導体基板を提供することを目的とする。
デバイスにおいて集積化が容易であり、電極面が高抵抗
とならず、安定したヘテロ接合を有し、接合面が均一で
あり、しかも、量子井戸構造を有したデバイスを実現可
能にする半導体基板を提供することを目的とする。
［課題を解決するための手段］ 前記目的を達成するために、この発明の半導体基板
は、第１の単結晶半導体層と、第１の単結晶半導体層上
に設けられる第１のアモルファス半導体層と、第１のア
モルファス半導体層上に設けられる第２の単結晶半導体
層と、第２の単結晶半導体層上に設けられる第２のアモ
ルファス半導体層と、第２のアモルファス半導体層上に
設けられる第３の単結晶半導体層とを備えている。
は、第１の単結晶半導体層と、第１の単結晶半導体層上
に設けられる第１のアモルファス半導体層と、第１のア
モルファス半導体層上に設けられる第２の単結晶半導体
層と、第２の単結晶半導体層上に設けられる第２のアモ
ルファス半導体層と、第２のアモルファス半導体層上に
設けられる第３の単結晶半導体層とを備えている。
そして、この発明に従う半導体基板の製造方法では、
第１の単結晶半導体層および第２の単結晶半導体層の少
なくとも一方の層上に第１のアモルファス半導体層を形
成する工程と、第１の単結晶半導体層と第２の単結晶半
導体層を第１のアモルファス半導体層を挾んで重ね、ア
ニールを行なって第１の単結晶半導体層と第２の単結晶
半導体層とを第１のアモルファス半導体層を介して接合
させる工程と、第２の単結晶半導体層および第３の単結
晶半導体層の少なくとも一方の層上に第２のアモルファ
ス半導体層を形成する工程と、第２の単結晶半導体層と
第３の単結晶半導体層を第２のアモルファス半導体層を
挾んで重ね、アニールを行なって第２の単結晶半導体層
と第３の単結晶半導体層とを第２のアモルファス半導体
層を介して接合させる工程とを備えている。
第１の単結晶半導体層および第２の単結晶半導体層の少
なくとも一方の層上に第１のアモルファス半導体層を形
成する工程と、第１の単結晶半導体層と第２の単結晶半
導体層を第１のアモルファス半導体層を挾んで重ね、ア
ニールを行なって第１の単結晶半導体層と第２の単結晶
半導体層とを第１のアモルファス半導体層を介して接合
させる工程と、第２の単結晶半導体層および第３の単結
晶半導体層の少なくとも一方の層上に第２のアモルファ
ス半導体層を形成する工程と、第２の単結晶半導体層と
第３の単結晶半導体層を第２のアモルファス半導体層を
挾んで重ね、アニールを行なって第２の単結晶半導体層
と第３の単結晶半導体層とを第２のアモルファス半導体
層を介して接合させる工程とを備えている。
［作用］ この発明の半導体基板では、まず、ヘテロ接合を形成
する２つの物質をアモルファス層と単結晶層とにしてい
る。このため、ヘテロ接合を有する基板をデバイスの集
積化が容易に行なうことができるシリコン半導体等で形
成することができる。さらに、アモルファス層が高抵抗
になるという問題を回避するため、この発明ではアモル
ファス層の表面に単結晶層を設けている。このことは、
単結晶層／アモルファス層という従来と逆の接合が形成
可能であることも意味している。また、この発明に従う
構造では、アモルファス層が２つの単結晶層に挾まれて
いるため、アモルファス層は熱処理等に対して安定であ
り、グレインの成長も起こらない。このように、アモル
ファス層を２つの単結晶層で挾むことにより、上述して
きた従来の問題点が解決される。さらに、この発明に従
ってアモルファス層を２つ以上具備することにより、こ
の発明の半導体基板は量子井戸構造を有するデバイスを
実現可能にしている。
する２つの物質をアモルファス層と単結晶層とにしてい
る。このため、ヘテロ接合を有する基板をデバイスの集
積化が容易に行なうことができるシリコン半導体等で形
成することができる。さらに、アモルファス層が高抵抗
になるという問題を回避するため、この発明ではアモル
ファス層の表面に単結晶層を設けている。このことは、
単結晶層／アモルファス層という従来と逆の接合が形成
可能であることも意味している。また、この発明に従う
構造では、アモルファス層が２つの単結晶層に挾まれて
いるため、アモルファス層は熱処理等に対して安定であ
り、グレインの成長も起こらない。このように、アモル
ファス層を２つの単結晶層で挾むことにより、上述して
きた従来の問題点が解決される。さらに、この発明に従
ってアモルファス層を２つ以上具備することにより、こ
の発明の半導体基板は量子井戸構造を有するデバイスを
実現可能にしている。
この発明に従う半導体基板の製造方法では、接合を行
なうウェハの接合面は予めアモルファス化される。アモ
ルファス層では、個々の原子が単結晶層のように強く結
合していないので、アニールによって容易に原子の移動
が起こる。その結果、２枚のウェハを接合した界面で
は、それぞれの単結晶層から固相成長が始まる位置が揃
うので、アモルファス層が形成される位置およびアモル
ファス層の厚みが均一になる。
なうウェハの接合面は予めアモルファス化される。アモ
ルファス層では、個々の原子が単結晶層のように強く結
合していないので、アニールによって容易に原子の移動
が起こる。その結果、２枚のウェハを接合した界面で
は、それぞれの単結晶層から固相成長が始まる位置が揃
うので、アモルファス層が形成される位置およびアモル
ファス層の厚みが均一になる。
［実施例］ 第１図にこの発明に従う半導体基板の一実施例につい
て示す。図を参照して、第１の単結晶半導体基板１の上
には、第１のアモルファス半導体層２、第２の単結晶半
導体層３、第２のアモルファス半導体層４および第３の
単結晶半導体層５が順次堆積されて設けられている。第
１、第２および第３の単結晶半導体がSiの場合、格子定
数は5.43オングストローム、バンドギャップは室温で1.
1eVである。また、アモルファス半導体層がアモルファ
スシリコンで形成されている場合、格子定数は存在せ
す、バンドギャップは室温で約1.8eVである。
て示す。図を参照して、第１の単結晶半導体基板１の上
には、第１のアモルファス半導体層２、第２の単結晶半
導体層３、第２のアモルファス半導体層４および第３の
単結晶半導体層５が順次堆積されて設けられている。第
１、第２および第３の単結晶半導体がSiの場合、格子定
数は5.43オングストローム、バンドギャップは室温で1.
1eVである。また、アモルファス半導体層がアモルファ
スシリコンで形成されている場合、格子定数は存在せ
す、バンドギャップは室温で約1.8eVである。
次に、この発明に従う半導体基板の製造方法について
その一例を図を参照しながら説明していく。まず、第2A
図に示すように、第１の単結晶＜001＞シリコン基板21
を準備し、第2B図に示すように、その上にアモルファス
シリコン膜をCVD法もしくはグロー放電法で堆積する
か、または、SiイオンもしくはGeイオンを注入して表面
をアモルファス化してアモルファスシリコン層22aを形
成する。
その一例を図を参照しながら説明していく。まず、第2A
図に示すように、第１の単結晶＜001＞シリコン基板21
を準備し、第2B図に示すように、その上にアモルファス
シリコン膜をCVD法もしくはグロー放電法で堆積する
か、または、SiイオンもしくはGeイオンを注入して表面
をアモルファス化してアモルファスシリコン層22aを形
成する。
次に、第2C図に示すように、アモルファスシリコン層
22aの表面に第２の単結晶＜001＞シリコン基板23aをそ
の＜110＞面が第１の単結晶シリコン基板21に対し、た
とえば45度となるように接触させる。このように、接触
を保ったまま500℃以上の温度でアニールを行ない固相
成長させる。その結果、第１の単結晶シリコン基板21お
よび第２の単結晶シリコン基板23aからそれぞれ固相成
長が起こり、元のアモルファスシリコン層22aは狭くな
っていく。しかし、２つの基板は結晶学的に45度回転し
ているので、それぞれの固相成長が出合うところは単結
晶とならず、第2D図に示すように、安定で均一なアモル
ファスシリコン層22bが形成される。このようにして、
単結晶シリコン／アモルファスシリコン／単結晶シリコ
ンのヘテロ構造を得ることができる。
22aの表面に第２の単結晶＜001＞シリコン基板23aをそ
の＜110＞面が第１の単結晶シリコン基板21に対し、た
とえば45度となるように接触させる。このように、接触
を保ったまま500℃以上の温度でアニールを行ない固相
成長させる。その結果、第１の単結晶シリコン基板21お
よび第２の単結晶シリコン基板23aからそれぞれ固相成
長が起こり、元のアモルファスシリコン層22aは狭くな
っていく。しかし、２つの基板は結晶学的に45度回転し
ているので、それぞれの固相成長が出合うところは単結
晶とならず、第2D図に示すように、安定で均一なアモル
ファスシリコン層22bが形成される。このようにして、
単結晶シリコン／アモルファスシリコン／単結晶シリコ
ンのヘテロ構造を得ることができる。
次に、以上のようにして作製されたヘテロ構造の基板
において、第２の単結晶シリンコン基板23aを第2E図に
示すように、研磨または化学エッチング等を行なって薄
膜化する。化学エッチングには、エチレンジアミンおよ
びピロカテコールの水溶液による濃度差エッチング等を
用いることができる。濃度差エッチングを行なう場合、
予め第２の単結晶シリコン基板23a中の所望の深さの領
域に１×1018cm-3以上のボロン高濃度層を形成しておけ
ば、高濃度層はエッチングされないので、薄膜単結晶領
域として残る。なお、このとき、第１の単結晶シリコン
基板21表面はエッチングされないよう酸化膜が形成され
ている。次に、高濃度ボロン層をRIEによりエッチング
し、ボロンが低濃度の薄膜シリコン単結晶層23bがアモ
ルファスシリコン層22b上に形成される。
において、第２の単結晶シリンコン基板23aを第2E図に
示すように、研磨または化学エッチング等を行なって薄
膜化する。化学エッチングには、エチレンジアミンおよ
びピロカテコールの水溶液による濃度差エッチング等を
用いることができる。濃度差エッチングを行なう場合、
予め第２の単結晶シリコン基板23a中の所望の深さの領
域に１×1018cm-3以上のボロン高濃度層を形成しておけ
ば、高濃度層はエッチングされないので、薄膜単結晶領
域として残る。なお、このとき、第１の単結晶シリコン
基板21表面はエッチングされないよう酸化膜が形成され
ている。次に、高濃度ボロン層をRIEによりエッチング
し、ボロンが低濃度の薄膜シリコン単結晶層23bがアモ
ルファスシリコン層22b上に形成される。
その後、薄膜シリコ単結晶層23b上に、第2F図に示す
ように、第２のアモルファスシリコン層24を同様に形成
する。次に第2G図に示すように、第２のアモルファスシ
リコン層24の表面に、第３の単結晶シリコン基板25を接
触させる。なお、第３の単結晶シリコン基板25は、その
結晶方向が第２の単結晶シリコン基板の結晶方向と異な
るように接触させる。このように接触を保ったまま、50
0℃以上の温度でアニールを行ない固相成長させる。そ
の結果、接合が完了し、第2H図に示すように、単結晶シ
リコン層に挾まれたアモルファスシリコン層を２層有す
る半導体基板が形成される。
ように、第２のアモルファスシリコン層24を同様に形成
する。次に第2G図に示すように、第２のアモルファスシ
リコン層24の表面に、第３の単結晶シリコン基板25を接
触させる。なお、第３の単結晶シリコン基板25は、その
結晶方向が第２の単結晶シリコン基板の結晶方向と異な
るように接触させる。このように接触を保ったまま、50
0℃以上の温度でアニールを行ない固相成長させる。そ
の結果、接合が完了し、第2H図に示すように、単結晶シ
リコン層に挾まれたアモルファスシリコン層を２層有す
る半導体基板が形成される。
なお、上述してきた実施例では、接合する２枚のウェ
ハを共に＜001＞基板としたが、これらは異なる結晶面
を持つウェハでもよいし、異なる物質の単結晶でもよ
い。また、ウェハは薄膜化してアモルファス層を浅い位
置に形成することもできる。さらに、基板表面に形成す
るアモルファス層は、接合が行なわれる基板面の一方ま
たは両方に形成することができる。
ハを共に＜001＞基板としたが、これらは異なる結晶面
を持つウェハでもよいし、異なる物質の単結晶でもよ
い。また、ウェハは薄膜化してアモルファス層を浅い位
置に形成することもできる。さらに、基板表面に形成す
るアモルファス層は、接合が行なわれる基板面の一方ま
たは両方に形成することができる。
［発明の効果］ 以上説明してきたように、この発明に従えば、シリコ
ン半導体によりヘテロ接合を形成することができるの
で、ヘテロ接合を有するデバイスの集積化がより容易に
なる。また、アモルファス層上の単結晶シリコン層は抵
抗を低くすることができるので、電極を取出す表面は低
抵抗である。さらに、この発明に従い単結晶層間に挾ま
れてアニール処理されたアモルファス層は、熱処理に対
して安定であり、しかも、厚みが均一である。したがっ
て、単結晶接合面も均一にすることができる。また、こ
の発明に係る半導体基板により、量子井戸構造を有する
デバイスを容易に実現することができる。
ン半導体によりヘテロ接合を形成することができるの
で、ヘテロ接合を有するデバイスの集積化がより容易に
なる。また、アモルファス層上の単結晶シリコン層は抵
抗を低くすることができるので、電極を取出す表面は低
抵抗である。さらに、この発明に従い単結晶層間に挾ま
れてアニール処理されたアモルファス層は、熱処理に対
して安定であり、しかも、厚みが均一である。したがっ
て、単結晶接合面も均一にすることができる。また、こ
の発明に係る半導体基板により、量子井戸構造を有する
デバイスを容易に実現することができる。
第１図は、この発明に従う半導体基板の一例を示す断面
図である。 第2A図、第2B図、第2C図、第2D図、第2E図、第2F図、第
2G図および第2H図は、この発明の半導体基板の製造方法
に従って、各工程ごとに形成された半導体基板を示す断
面図である。 第3A図、第3B図および第3C図は、半導体基板の従来の製
造方法に従って、各工程ごとに形成された半導体基板を
示す断面図である。 図において、１は第１の単結晶半導体基板、２は第１の
アモルファス半導体層、３は第２の単結晶半導体層、４
は第２のアモルファス半導体層および５は第３の単結晶
半導体層を示す。
図である。 第2A図、第2B図、第2C図、第2D図、第2E図、第2F図、第
2G図および第2H図は、この発明の半導体基板の製造方法
に従って、各工程ごとに形成された半導体基板を示す断
面図である。 第3A図、第3B図および第3C図は、半導体基板の従来の製
造方法に従って、各工程ごとに形成された半導体基板を
示す断面図である。 図において、１は第１の単結晶半導体基板、２は第１の
アモルファス半導体層、３は第２の単結晶半導体層、４
は第２のアモルファス半導体層および５は第３の単結晶
半導体層を示す。
Claims (2)
- 【請求項１】第１の単結晶半導体層と、 前記第１の単結晶半導体層上に設けられる第１のアモル
ファス半導体層と、 前記第１のアモルファス半導体層上に設けられる第２の
単結晶半導体層と、 前記第２の単結晶半導体層上に設けられる第２のアモル
ファス半導体層と、 前記第２のアモルファス半導体層上に設けられる第３の
単結晶半導体層とを備える半導体基板。 - 【請求項２】第１の単結晶半導体層および第２の単結晶
半導体層の少なくとも一方の層上に第１のアモルファス
半導体層を形成する工程と、 前記第１の単結晶半導体層と前記第２の単結晶半導体層
を前記第１のアモルファス半導体層を挟んで重ね、アニ
ールを行なって前記第１の単結晶半導体層と前記第２の
単結晶半導体層とを前記第１のアモルファス半導体層を
介して接合させる工程と、 前記第２の単結晶半導体層および第３の単結晶半導体層
の少なくとも一方の層上に第２のアモルファス半導体層
を形成する工程と、 前記第２の単結晶半導体層と前記第３の単結晶半導体層
を前記第２のアモルファス半導体層を挟んで重ね、アニ
ールを行なって前記第２の単結晶半導体層と前記第３の
単結晶半導体層とを前記第２のアモルファス半導体層を
介して接合させる工程とを備え、 前記第１の単結晶半導体層と前記第２の単結晶半導体層
とを重ねたとき、前記第１の単結晶の結晶方向は、前記
第２の単結晶の結晶方向と異なっており、かつ 前記第２の単結晶半導体層と前記第３の単結晶半導体層
とを重ねたとき、前記第２の単結晶の結晶方向は、前記
第３の単結晶の結晶方向と異なっていることを特徴とす
る、半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22348390A JP2619734B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22348390A JP2619734B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106915A JPH04106915A (ja) | 1992-04-08 |
| JP2619734B2 true JP2619734B2 (ja) | 1997-06-11 |
Family
ID=16798843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22348390A Expired - Fee Related JP2619734B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619734B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573160B2 (en) * | 2000-05-26 | 2003-06-03 | Motorola, Inc. | Method of recrystallizing an amorphous region of a semiconductor |
| JP2011054704A (ja) * | 2009-09-01 | 2011-03-17 | Sumco Corp | 貼り合わせウェーハの製造方法 |
-
1990
- 1990-08-24 JP JP22348390A patent/JP2619734B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106915A (ja) | 1992-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4891329A (en) | Method of forming a nonsilicon semiconductor on insulator structure | |
| US4997787A (en) | Method for fabricating a semiconductor film which is electrically isolated from a substrate | |
| US5131963A (en) | Silicon on insulator semiconductor composition containing thin synthetic diamone films | |
| CN101584024B (zh) | 多层结构及其制备工艺 | |
| JPH07142502A (ja) | 接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法 | |
| JPS5893221A (ja) | 半導体薄膜構造とその製造方法 | |
| JPH03280538A (ja) | 半導体素子形成用基板の製造方法 | |
| JPS5837949A (ja) | 集積回路装置 | |
| JP2596547B2 (ja) | 太陽電池及びその製造方法 | |
| JP2654055B2 (ja) | 半導体基材の製造方法 | |
| JPH01722A (ja) | 半導体基材の製造方法 | |
| JP2505754B2 (ja) | 光電変換装置の製造方法 | |
| JP2619734B2 (ja) | 半導体基板およびその製造方法 | |
| JPH0475649B2 (ja) | ||
| JPH01241168A (ja) | バイポーラトランジスタおよびその製造方法 | |
| US5254211A (en) | Method for forming crystals | |
| CA1333248C (en) | Method of forming crystals | |
| US6238482B1 (en) | Method of producing a wafer with an epitaxial quality layer and device with epitaxial quality layer | |
| JPS61182242A (ja) | 半導体装置の製造方法 | |
| JPH04206932A (ja) | 半導体装置及びその製造方法 | |
| JPS62134965A (ja) | 半導体装置の製造方法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPH01289124A (ja) | 半導体装置の製造方法 | |
| JP2770681B2 (ja) | 半導体基板の製造方法 | |
| JP2771635B2 (ja) | Ｃａ▲下１▼―▲下ｘ▼Ｓｒ▲下ｘ▼Ｆ▲下２▼膜の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |