JPH0586091B2

JPH0586091B2 -

Info

Publication number: JPH0586091B2
Application number: JP1042402A
Authority: JP
Inventors: Yukihiro Saeki; Yasoji Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1989-02-22
Filing date: 1989-02-22
Publication date: 1993-12-09
Also published as: KR900013720A; JPH02222217A; US5027012A; EP0384429A3; KR930001749B1; EP0384429A2

Description

【発明の詳細な説明】［発明の目的］（産素上の利用分野）本発明は、半導体集積回路に形成されるプログ
ラム可能な論理回路に係わるもので、非常に簡単
な構成で容易に拡張可能なプログラマブル論理回
路に関する。

（従来の技術）数ゲートから数十ゲートの論理回路が必要とな
るとき、一般には汎用の小規模集積回路（Small
Scale IC、以下、SSIと略記する）が用いられて
きた。このようなSSIには、トランジスタ・トラ
ンジスタ・ロジツク（Transistor Transistor
Logic、以下、TTLと略記する）構成のシリーズ
や、相補性絶縁ゲート型（Complementary
Metal Oxide Semiconductor、以下、CMOSと
略記する）論理構成のシリーズがある。これらの
SSIは、１個のパツケージ内に論理ゲートが複数
個封入されており、ゲート品種数も多いため、回
路設計者はこれらの汎用SSIを必要に応じて買い
揃え、目的とする論理回路を実現することができ
る。例えば、２入力ナンドゲートが必要な場合
は、第１３図に示すようなICを、また、２入力
ノアゲートが必要な場合は、第１４図に示すよう
なICを使用すればよい。

SSIは、現在、広く出回つており、入手が容易
という利点を持つが、汎用性が高いためユーザに
とつては無駄な部分を含むことが多い。例えば、
ある論理回路において、２入力ノアゲートを１
個、２入力ナンドゲートを１個欲しいという場
合、理想的には、２入力ノアゲートと２入力ナン
ドゲートがそれぞれ１個ずつ入つたICがあれば
最も効率がよい。ところが、市販のSSIにはその
様なものはなく、２入力ノアゲートとしては第１
４図に示したようなICを、また、２入力ナンド
ゲートとしては第１３図に示したようなICを用
い、結局２個のICが必要となる。しかも、第１
３図および第１４図に示したようなICはそれぞ
れ４個のゲートを持つているので、それぞれ３個
のゲートは不要になる。基盤にICを装着するこ
とを考えれば、使いもしない論理ゲートのために
スルーホールをあけなければならず、しかも基板
上には第１３図および第１４図に示したような
IC2個分のスペースが必要になる。

この例は非常に小さな回路の例であつたが、数
百ゲートからなるデジタル回路の場合、この無駄
面積はもつと大きなものになる。

これを防ぐためには、例えば、２入力ナンドゲ
ート１個と２入力ノアゲート１個とを入れたIC
をSSIのシリーズに組込み、市販すればよい。と
ころが、ユーザ要求は様々であり、２入力論理ゲ
ートですら、ナンドゲート、ノアゲート、アンド
ゲート、オアゲート、エクスクルーシブオアゲー
トおよびエクスクル−シブノアゲートと多彩で、
これらを複数個組み込んだICを作るとなると、
その品種数は膨大なものとなり、メーカもユーザ
も共に管理できなくなつてしまう。

また、SSIの他の欠点は、ユーザが常に品揃え
をしておかなければならないことである。どの様
な論理ゲートが必要になるか予めわからないた
め、100品種以上もの汎用SSIを大量に保存して
おかねばならない。その管理はは煩雑で、保管場
所のスペースも決して小さいものではない。

以上のようなSSIの欠点を解消するため、近
年、プログラマブル・ロジツク・デバイス
（Programmable Logic Device、以下、PLDと
略記する）と呼ばれる、論理ゲートをプログラム
出来るICが作られている。これは、例えば特公
昭59−48574「プログラマブル・アレイ論理回路」
に開示されている技術を用いて作られる一連の
ICであり、縦方向と横方向に複数の配線を配置
し、それらの、マトリクス状に並んだ交点に当る
部分にメモリ・セルを配備し、そのメモリ・セル
に“０”もしくは“１”を書き込むことによつ
て、対応する交点を介して縦と横の配線を接続も
しくは切断するものである。

これらのICは、いろいろな論理回路をプログ
ラムできる点ですぐれているが、プログラムしな
ければならないメモリ・セルの数が多く、また、
プログラムの方法も複雑なため、パーソナル・コ
ンピユータなどによる大掛かりなプログラム装置
が必要となる。さらに、ユーザはPLDをプログ
ラムするための複雑なソフトウエアを多大な時間
をかけて開発するか、さもなければ、高額のプロ
グラム装置も含めてソフトウエアを購入する必要
がある。

（発明が解決しようとする課題）上記したように従来のSSIは、ユーザにとつて
は無駄な部分を含むことが多く、このSSIを基盤
に装着することを考えれば、使いもしない論理ゲ
ートのためにスルーホールをあけなければなら
ず、しかも基板上には多くのICのスペースが必
要になるという問題がある。

本発明は、上記問題点を解決すべくなされたも
ので、その目的は、構成が非常に簡単で、ゲート
の拡張が非常に容易なプログラマブル論理回路を
提供することにある。

［発明の構成］（課題を解決するための手段）第１の発明のプログラマブル論理回路は、デー
タ入力とデータ出力、および出力制御入力を備
え、出力が“１”、“０”およびハイ・インピーダ
ンスの３状態をとる３ステート回路を２個用意
し、この２個の３ステート回路の出力をワイヤー
ド・オア接続してワイヤード・オア回路を形成
し、このワイヤード・オア回路内の３ステート回
路は、一方の出力がハイ・インピーダンスの時は
他方がローインピーダンスになるように出力を制
御し、これらの３ステート回路のデータ入力端子
には、実質的に常に“１”または“０”の信号、
または第１の信号、または第１の信号の反転信
号、の４つの信号のうちのいずれか１つを入力
し、出力制御入力には、第２の信号を供給するこ
とにより、第１の信号と、第２の信号との論理ゲ
ートを構成し、ワイヤード・オア端子を論理出力
とすることを特徴とする。

また、第２の発明のプログラマブル論理回路
は、２入力の論理ゲートを２段以上接続して全体
としてツリー状となるように構成し、各論理ゲー
トは、それぞれデータ入力端および出力制御入力
端およびデータ出力端を有し、データ出力端が
“１”、“０”およびハイ・インピーダンスの３状
態をとる２個の３ステート回路の互いのデータ出
力端同士をワイヤード・オア接続してなり、一方
の３ステート回路の出力がハイ・インピーダンス
の時は他方の３ステート回路の出力がロー・イン
ピーダンスになるように制御し、データ入力端の
入力と出力制御入力端の入力との論理出力をワイ
ヤード・オア接続端から出力し、１段目の論理ゲ
ートは、実質的に常に“１”または“０”の信
号、または第１の信号、または第１の信号の反転
信号、の４つの信号のうちいずれか１つをデータ
入力端に入力し、第２の信号およびこれと相補的
な信号を出力制御入力端に入力し、２段目以降の
論理ゲートは、前段の２個の論理ゲートの各出力
を２個の３ステート回路の各データ入力端に入力
し、各段に対応して供給される相補的な出力制御
信号を出力制御入力端に入力することを特徴とす
る。

（作用）第１の発明のプログラマブル論理回路によれ
ば、４つの信号を如何に選択するかによつて、第
１の信号および第２の信号を入力とし、ワイヤー
ド・オア接続端の信号を出力とするあらゆる２入
力論理ゲートを作ることができる。

第２の発明のプログラマブル論理回路によれ
ば、第１の信号と各段の出力制御信号とを入力と
する多入力の論理ゲートを作ることができる。ま
た、多数の入力に対して、複数の出力を取り出す
論理回路を作ることもできる。

（実施例）以下、図面を参照して本発明の一実施例を詳細
に説明する。

第１図は２入力論理ゲート２を示しており、２
個の３ステート回路（第１の３ステート回路１₁
および第２の３ステート回路１₂）の互いの出力
がワイヤード・オア接続されている。この２個の
３ステート回路は、一方の出力がハイ・インピー
ダンスの時は他方の出力がロー・インピーダンス
になるように制御されるものであり、一方の３ス
テート回路１₂の出力制御入力端には出力制御信
号Ｂが入力し、もう一方の３ステート回路１₁の
出力制御入力端には上記信号Ｂとは相補的な反転
信号が入力する。

ここで、基本論理回路として用いられている３
ステート回路１₁および１₂は、それぞれ例えば第
２図あるいは第３図に示すようなCMOS論理回
路からなる。

第２図に示す３ステート回路は、インバータ２
１とトランスミツシヨン・ゲート（Ｐチヤネルト
ランジスタＰおよびＮチヤネルトランジスタから
なるＮ）２２とが直列に接続されている。この３
ステート回路は、インバータ２１に信号Ｘが入力
し、トランスミツシヨン・ゲート２２の制御信号
（出力制御信号）としてＹおよび（前記Ｂおよ
びに相当する）が入力し、Ｙ＝“０”のときは、
出力Ｚはハイ・インピーダンスになり、Ｙ＝“１”
のときは、出力ＺはＸの反転信号となる。

第３図に示す３ステート回路は、第２図に示し
た３ステート回路と論理的に全く等価なクロツク
ド・インバータであり、２個のＰチヤネルトラン
ジスタＰ１およびＰ２と２個のＮチヤネルトラン
ジスタＮ１およびＮ２とからなる。この３ステー
ト回路は、信号Ｘが入力し、ハイ・インピーダン
ス制御用のクロツク信号（出力制御信号）として
Ｙおよび（前記Ｂおよびに相当する）が入力
し、Ｙ＝“０”のときは、出力Ｚはハイ・インピ
ーダンスになり、Ｙ＝“１”のときは、出力Ｚは
Ｘの反転信号となる。

第１図に示した２入力論理ゲート２によれば、
一方の３ステート回路１₁のデーータ入力端の入
力a₁として、次の４つの信号のうちの１つを選択
して入力し、同様に、他方の３ステート回路１₂
のデータ入力端の入力a₂としても、４つの信号の
うちの１つを選択して入力することにより、４つ
の信号を如何に選択するかによつて、Ａ（第１の
信号）およびＢ（第２の信号）を入力とし、ワイ
ヤード・オア接続端の信号Ｓを出力とする、あら
ゆる２入力論理ゲートを作ることができる。

上記４つの信号とは、信号Ａおよびこれと相補
的な反転信号、恒常的に“０”（図では接地電
位GND）レベルの信号および恒常的に“１”（図
ではVdd電源電位）レベルの信号である。

２入力論理ゲートは、アンドゲート、オアゲー
ト、ナンドゲート、ノアゲート、エクスクル−シ
ブオアゲート、およびエクスクル−シブノアゲー
トがあり、それぞれの具体例を第３図ａ乃至ｆに
示した。これらの図では、３ステート回路は第２
図ｂのものを、また、ｘは電気的な接続点を表し
ている。

ここで、代表的にアンドゲートについて具体的
な回路構成を第４図に示した。このアンドゲート
は、反転信号により出力制御されれる一方の３
ステート回路１₁の入力a₁として“１”レベルを
選択し、信号Ｂにより出力制御される他方の３ス
テート回路１₂の入力a₂として反転信号を選択
する。これにより、信号Ｂが“１”のときには、
一方の３ステート回路１₁は出力がハイ・インピ
ーダンスになり、他方の３ステート回路１₂は反
転信号を反転した信号Ａを出力し、ワイヤー
ド・オア出力ＳはＡ（＝Ａ×Ｂ）となる。これに
対して、信号Ｂが“０”のときには、一方の３ス
テート回路１₁は“１”レベルを反転した“０”
レベルを出力し、他方の３ステート回路１₂は出
力がハイ・インピーダンスになり、ワイヤード・
オア出力Ｓは“０”レベルとなる。

第３図ｂに示したオアゲートは、反転信号に
より出力制御される一方の３ステート回路１₁の
入力a₁として反転信号を選択し、信号Ｂにより
出力制御される他方の３ステート回路１₂の入力
a₂として“０”レベルルを選択する。これによ
り、信号Ｂが“１”のときには、一方の３ステー
ト回路１₁は出力がハイ・インピーダンスになり、
他方の３ステート回路１₂は“０”レベルを反転
した“１”レベルを出力し、ワイヤード・オア出
力Ｓは“１”レベル（＝Ｂ）となる。これに対し
て、信号Ｂが“０”のときには、一方の３ステー
ト回路１₁は反転信号を反転した信号Ａを出力
し、他方の３ステート回路１₂は出力がハイ・イ
ンピーダンスになり、ワイヤード・オア出力Ｓは
信号Ａとなる。

第３図ｃに示したナンドゲートは、反転信号
により出力制御される一方の３ステート回路１₁
の入力a₁として“０”レベルを選択し、信号Ｂに
より出力制御される他方の３ステート回路１₂の
入力a₂として信号Ａを選択する。これにより、信
号Ｂが“１”のときには、一方の３ステート回路
１₁は出力がハイ・インピーダンスになり、他方
の３ステート回路１₂は信号Ａを反転した反転信
号を出力し、ワイヤード・オア出力Ｓは反転信
号となる。これに対して、信号Ｂが“０”のと
きには、一方の３ステート回路１₁は“０”レベ
ルを反転した“１”レベルを出力し、他方の３ス
テート回路１₂は出力がハイ・インピーダンスに
なり、ワイヤード・オア出力Ｓは“１”レベルと
なる。

第３図ｄに示したノアゲートは、反転信号に
より出力制御される一方の３ステート回路１₁の
入力a₁として信号Ａを選択し、信号Ｂにより出力
制御される他方の３ステート回路１₂の入力a₂と
して“１”レベルを選択する。これにより、信号
Ｂが“１”のときには、一方の３ステート回路１
_１は出力がハイ・インピーダンスになり、他方の
３ステート回路１₂は“１”レベルを反転した
“０”レベルを出力し、ワイヤード・オア出力Ｓ
は“０”レベルとなる。これに対して、信号Ｂが
“０”のときには、一方の３ステート回路１₁は信
号Ａを反転した反転信号を出力し、他方の３ス
テート回路１₂は出力がハイ・インピーダンスに
なり、ワイヤード・オア出力Ｓは反転信号とな
る。

第３図ｅに示したエクスクル−シブオアゲート
は、反転信号により出力制御される一方の３ス
テート回路１₁の入力a₁として反転信号を選択
し、信号Ｂにより出力制御される他方の３ステー
ト回路１₂の入力a₂として信号Ａを選択する。こ
れにより、信号Ｂが“１”のときには、一方の３
ステート回路１₁は出力がハイ・インピーダンス
になり、他方の３ステート回路１₂は信号Ａを反
転した反転信号を出力し、ワイヤード・オア出
力Ｓは反転信号となる。これに対して、信号Ｂ
が“０”のときには、一方の３ステート回路１₁
は反転信号を反転した信号Ａを出力し、他方の
３ステート回路１₂は出力がハイ・インピーダン
スになり、ワイヤード・オア出力Ｓは信号Ａとな
る。

第３図ｅに示したエクスクル−シブノアゲート
は、反転信号により出力制御される一方の３ス
テート回路１₁の入力a₁として信号Ａを選択し、
信号Ｂにより出力制御される他方の３ステート回
路１₂の入力ａとして反転信号を選択する。こ
れにより、信号Ｂが“１”のときには、一方の３
ステート回路１₁は出力がハイ・インピーダンス
になり、他方の３ステート回路１₂は反転信号
を反転した信号Ａを出力し、ワイヤード・オア出
力Ｓは信号Ａとなる。これに対して、信号Ｂが
“０”のときには、一方の３ステート回路１₁は信
号Ａを反転した反転信号を出力し、他方の３ス
テート回路１₂は出力がハイ・インピーダンスに
なり、ワイヤード・オア出Ｓは反転信号とな
る。

上記したような２入力論理ゲートと同様に、３
ステート回路と、相補的な信号Ａ，，“０”レ
ベルおよび“１”レベルの４つから１つを選択す
る手段があれば、３入力、４入力、５入力……と
任意の入力数の論理ゲートを作ることができる。

本発明による３入力、４入力、５入力の論理ゲ
ート例を、それぞれ、第５図、第６図および第７
図に示した。

即ち、第５図に示した３入力の論理ゲート３
は、前記したような本発明に係る２入力論理ゲー
ト２を、１段目に２組有し、２段目に１組有す
る。そして、２段目の２入力論理ゲート２は、１
段目の２組の２入力論理ゲート２の各ワイヤー
ド・オア出力が２個の３ステート回路１₁および
１₂の各入力端に入力し、第３の信号Ｃおよびこ
れと相補的な反転信号が出力制御入力端に入力
しており、この２入力論理ゲート２のワイヤー
ド・オア接続端から第１の信号Ａと第２の信号Ｂ
と第３の信号Ｃとの論理出力Ｓを取出すように構
成されている。

なお、第５図に示した３入力のノアゲート３で
は、２組の２入力論理ゲート２は４つの信号の選
択内容が異なつている。

第６図に示した４入力の論理ゲート４は、前記
したような本発明に係る３入力論理ゲート３を２
組有し、この後段に前記したような本発明に係る
２入力論理ゲート２を１組有する。そして、後段
の２入力論理ゲート２は、前段の２組の３入力論
理ゲート３の各ワイヤード・オア出力が２個の３
ステート回路１₁および１₂の各入力端に入力し、
第４の信号Ｄおよびこれと相補的な反転信号が
出力制御入力端に入力しており、この２入力論理
ゲート２のワイヤード・オア接続端から前記第１
の信号Ａと第２の信号Ｂと第３の信号Ｃと第４の
信号Ｄとの論理出力Ｓを取り出すように構成され
ている。

なお、第６図に示した４入力のノアゲート４で
は、２組の３入力論理ゲート３は４つの信号の選
択内容が異なつている。また、この４入力のノア
ゲード４は、等価的に、信号Ａ，Ｂを入力とする
第１のアンドゲート６１と、信号Ｃ，Ｄを入力と
する第２のアンドゲート６２と、これらの２個の
アンドゲートの各出力を入力とするノアゲート６
３とにより表される。

第７図に示した５入力の論理ゲート５は、前記
したような本発明に係る４入力論理ゲート４を２
組有し、この後段に前記したような本発明に係る
２入力論理ゲート２を１組有する。そして、後段
の２入力論理ゲート２は、前段の２組の４入力論
理ゲート３の各ワイヤード・オア出力が２個の３
ステート回路１₁および１₂の各入力端に入力し、
第５の信号Ｅおよびこれと相補的な反転信号が
出力制御入力しており、この２入力論理ゲート２
のワイヤード・オア接続端から第１の信号Ａと第
２の信号Ｂと第３の信号Ｃと第４の信号Ｄと第５
の信号Ｅとの論理出力Ｓを取出すように構成され
ている。

なお、第７図に示した５入力のノアゲート５で
は、２組の４入力論理ゲート４は４つの信号の選
択内容が異なつている。また、この５入力のノア
ゲート５は、等価的に、信号Ａ，Ｂを入力とする
アンドゲート７１と、このアンドゲート７１の出
力と信号Ｃを入力とする第１のオアゲート７２
と、信号Ｄ，Ｅを入力とする第２のオアゲート７
３と、これらの２個のオアゲートの各出力を入力
とするナンドゲート７４とにより表される。

上述したように本発明は、２個の３ステート回
路をワイヤードオア接続した構成をツリー状に接
続して各種の論理ゲートを作り上げることが可能
になる。

即ち、２入力の論理ゲートを２段以上接続して
全体としてツリー状となるように構成し、各論理
ゲートは、それぞれデータ入力端および出力制御
入力端およびデータ出力端を有し、データ出力端
が“１”、“０”およびハイ・インピーダンスの３
状態をとる２個の３ステート回路の互いのデータ
出力端同士をワイヤード・オア接続してなり、一
方の３ステート回路の出力がハイ・インピーダン
スの時は他方の３ステート回路の出力がロー・イ
ンピーダンスになるように出力を制御し、データ
入力端の入力と出力制御入力端の入力との論理出
力をワイヤード・オア接続端から出力し、１段目
の論理ゲートは、実質的に常に“１”または
“０”の信号、または第１の信号Ａ、または第１
の信号Ａの反転信号、のいずれか１つをデー入
力端に入力し、第２の信号Ｂおよびその反転信号
Ｂを出力制御入力端に入力し、２段目以降の論理
ゲートは、前段の２個の論理ゲートの各出力を２
個の３ステート回路の各データ入力端に入力し、
各段に対応して供給される相補的な出力制御信号
Ｃ、…を出力制御入力端に入力することにより
各種の論理ゲートを作り上げることが可能にな
る。

本発明によれば、任意の入力本数の全ての組合
わせ論理回路を構成できるものであり、以上の説
明は出力が１本しかない例であつた。勿論、それ
ばかりではなく、本発明は多数の入力に対して、
複数の出力を取出す論理回路にも適用できる。フ
ル・アダーはそのよい例である。

１ビツトのフル・アダーは、入力Ａ，Ｂおよび
前段からのキヤリイ信号Cpの３本の入力から、
それらの和Ｓおよび、次段へのキヤリイ信号Ｃの
２つの出力を作るものである。フル・アダーの標
準的な論理表記を第１０図に、それを具体的に
CMOS回路で実現するときの従来の論理回路を
第１１図に、さらに、その真理値表を第１２図に
示す。

このフル・アダーと同一の論理を本発明を用い
て実現した論理回路を第８図に示している。即
ち、３入力論理ゲート３を２個用い、一方の論理
ゲート３の出力として和Ｓを作り、他方の論理ゲ
ート３の出力として次段へのキヤリイ信号Ｃを作
るように構成している。ここで、注目すべきは、
本発明による論理回路は著しい対称性を有してい
ることである。第１１図の従来例では和Ｓと次段
へのキヤリイ信号Ｃを作る回路は全く異なつてい
るが、本発明例によれば、和Ｓと次段へのキヤリ
イ信号Ｃは全く同一の３入力論理ゲート３で実現
できる。従つて、第８図中の３入力論理ゲート３
……をそれぞれ１つの回路セルとすれば、フル・
アダーは第９図のように簡単に記述することがで
きる。

［発明の効果］上述したように本発明によれば、構成が非常に
簡単で、ゲートの拡張が非常に容易なプログラマ
ブルな論理回路を実現できる。

また、本発明によれば、３ステート出力を有す
る論理回路を最少単位とし、それらをツリー状に
配置・結線して、非常に対称的に優れた任意の論
理回路を実現することができ、より複雑な、多入
力の論理ゲートも簡単に作ることができる。しか
も、プログラムを必要とする入力は、“１”レベ
ル、“０”レベル、入力Ａ、の４つの中から１
つを選択するだけでよいため、回路をプログラム
するのが容易で、プログラム装置も簡単になる。
このプログラムのためにメモリ・セルを用いる場
合には、メモリ・セルの個数を大巾に減少するこ
とができ、プログラムが容易なICを実現できる。

従つて、ユーザは論理ICの品揃えを最少限に
抑さえることができ、またメーカも生産管理を著
しく簡素化できる。

【図面の簡単な説明】

第１図は本発明のプログラマブル論理回路の一
実施例に係る２入力論理ゲートを示す構成説明
図、第２図ａおよびｂは第１図中の３ステート回
路の相異なる具体例を示す回路図、第３図ａおよ
びｆは第１図の２入力論理ゲートの相異なる具体
例を示す論理回路図、第４図は第３図ａの２入力
アンドゲートの一例を示す回路図、第５図乃至第
７図はそれぞれ本発明のプログラマブル論理回の
他の実施例に係る３入力論理ゲートの一例および
４入力論理ゲートの一例および５入力論理ゲート
の一例を示す論理回路図、第８図は本発明のプロ
グラマブル論理回路のさらに他の実施例に係るフ
ル・アダーを示す論理回路図、第９図は第８図の
フル・アダーを回路セルを単位として表した回路
図、第１０図はフル・アダーについての従来の論
理表記例、第１１図は第１０図のフル・アダーを
従来の論理回路を用いて構成した論理回路図、第
１２図は第１０図のフル・アダーの真理値表、第
１３図および第１４図はそれぞれ従来の汎用の小
規模集積回路を示す論理回路図である。１₁，１₂……３ステート回路、２…２入力論理
ゲート、３……３入力論理ゲート、４…４入力論
理ゲート、５…５入力論理ゲート、Ａ……第１の
信号、Ｂ……第２の信号、Ｃ……第３の信号、Ｄ
……第４の信号、Ｅ……第５の信号。

Claims

【特許請求の範囲】１実質的に常に“１”または“０”の信号、ま
たは第１の信号、または第１の信号の反転信号、
の４つの信号のうちのいずれか１つがデータ入力
端に入力し、第２の信号が出力制御入力端に入力
し、データ出力端が“１”、“０”およびハイ・イ
ンピーダンスの３状態をとる第１の３ステート回
路と、実質的に常に“１”または“０”の信号、また
は第１の信号、または第１の信号の反転信号、の
４つの信号のうちのいずれか１つがデータ入力端
に入力し、前記第２の信号の反転信号が出力制御
入力端に入力し、データ出力端が“１”、“０”お
よびハイ・インピーダンスの３状態をとり、この
データ出力端が前記第１の３ステート回路のデー
タ出力端とワイヤード・オア接続された第２の３
ステート回路とを具備し、前記２個の３ステート回路のワイヤード・オア
接続端から前記第１の信号と第２の信号との論理
出力を取出す論理ゲートを構成してなることを特
徴とするプログラマブル論理回路。２２入力の論理ゲートが２段以上接続されて全
体としてツリー状となるように構成され、各論理ゲートは、それぞれデータ入力端および
出力制御入力端およびデータ出力端を有し、デー
タ出力端が“１”、“０”およびハイ・インピーダ
ンスの３状態をとる２個の３ステート回路の互い
のデータ出力端同士がワイヤード・オア接続され
てなり、一方の３ステート回路の出力がハイ・イ
ンピーダンスの時は他方の３ステート回路の出力
がロー・インピーダンスになるように制御され、
データ入力端の入力と出力制御入力端の入力との
論理出力をワイヤード・オア接続端から出力し、１段目の論理ゲートは、実質的に常に“１”ま
たは“０”の信号、または第１の信号、または第
１の信号の反転信号、の４つの信号のうちのいず
れか１つがデータ入力端に入力し、第２の信号お
よびその反転信号が出力制御入力端に入力し、２段目以降の論理ゲートは、前段の２個の論理
ゲートの各出力が２個の３ステート回路の各デー
タ入力端に入力し、各段に対応して供給される相
補的な出力制御信号が出力制御入力端に入力する
ことを特徴とするプログラマブル論理回路。