JPH0575452A - Phase locked loop oscillator circuit and phase comparator - Google Patents
Phase locked loop oscillator circuit and phase comparatorInfo
- Publication number
- JPH0575452A JPH0575452A JP3232625A JP23262591A JPH0575452A JP H0575452 A JPH0575452 A JP H0575452A JP 3232625 A JP3232625 A JP 3232625A JP 23262591 A JP23262591 A JP 23262591A JP H0575452 A JPH0575452 A JP H0575452A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- detection
- circuit
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は位相同期発振回路および
これに用いられる位相比較器に関し、特に位相同期引込
みおよび位相同期はずれからの復帰特性にすぐれた位相
同期発振回路およびこれに用いる位相比較器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase-locked oscillator circuit and a phase comparator used therein, and more particularly to a phase-locked oscillator circuit excellent in recovery characteristics from phase lock pull-in and loss of phase lock and a phase comparator used therein. Regarding
【０００２】[0002]
【従来の技術】図７の位相同期発振回路のブロック図お
よび図８の位相比較器の復調感度特性図を参照して従来
例を説明する。図７の位相同期発振回路は、電圧制御発
振器（ＶＣＯ）１と、電圧制御発振器１の出力をＮ（Ｎ
は整数）分周する分周器（÷Ｎ）２と、基準信号ｂを出
力する基準信号源４と、電圧制御発振器１の同期状態を
検出しその状態により切替信号を出力するフェーズロッ
ク検出器（ＰＬＤ）６と、分周器２の出力する比較信号
ａを切替信号の制御により切替出力するスイッチ（Ｓ
Ｗ）７１と、スイッチ７１の第１の切替状態で出力され
る比較信号ａと基準信号ｂの位相比較を行う図８の復調
感度特性ｑを有する位相比較器（ＰＤ）７２と、スイッ
チ７１の第２の切替状態で出力される比較信号ａと基準
信号ｂの位相比較を行う図８の復調感度特性ｒを有する
位相比較器（ＰＤ）７３と、切替信号により動作中のど
ちらかの位相比較器７２または７３を選択接続する切替
器（ＳＷ）７４と、切替器７４から出力された位相比較
信号の低域周波数成分を電圧制御発振器１の周波数制御
入力とする低域ろ波器（ＬＰＦ）５とを有している。2. Description of the Related Art A conventional example will be described with reference to a block diagram of a phase locked oscillator circuit shown in FIG. 7 and a demodulation sensitivity characteristic diagram of a phase comparator shown in FIG. The phase-locked oscillator circuit of FIG. 7 outputs the voltage controlled oscillator (VCO) 1 and the output of the voltage controlled oscillator 1 to N (N
Is a frequency divider (÷ N) 2 that divides the frequency, a reference signal source 4 that outputs the reference signal b, and a phase lock detector that detects the synchronization state of the voltage controlled oscillator 1 and outputs a switching signal depending on the state. (PLD) 6 and a switch (S) for switching and outputting the comparison signal a output from the frequency divider 2 by controlling the switching signal.
W) 71, a phase comparator (PD) 72 having the demodulation sensitivity characteristic q of FIG. 8 for performing phase comparison between the comparison signal a and the reference signal b output in the first switching state of the switch 71, and the switch 71. The phase comparator (PD) 73 having the demodulation sensitivity characteristic r of FIG. 8 that performs the phase comparison between the comparison signal a output in the second switching state and the reference signal b, and either phase comparison operating during the switching signal. (SW) 74 for selectively connecting the switch 72 or 73, and a low-pass filter (LPF) for using the low-frequency component of the phase comparison signal output from the switch 74 as the frequency control input of the voltage-controlled oscillator 1. 5 and.
【０００３】この位相同期発振回路においては、電源の
立ち上り時の引込み、電圧制御発振器１の発振周波数の
ゆらぎなどによるロックはずれのときには、復調感度特
性が位相差−πから＋πまで直線的に伸びている復調感
度特性ｑ（図８参照）の位相比較器７２を選択し、電圧
制御発振器１のロック中には、位相雑音特性を良好にす
るために、復調感度特性が位相差０°付近で急峻な復調
感度特性ｒ（図８参照）を有する位相比較器７３を選択
する。In this phase-locked oscillator circuit, the demodulation sensitivity characteristic linearly extends from the phase difference -π to + π when the lock is released due to pull-in at the rise of the power supply or fluctuation of the oscillation frequency of the voltage controlled oscillator 1. When the phase comparator 72 having the demodulation sensitivity characteristic q (see FIG. 8) is selected and the voltage controlled oscillator 1 is locked, the demodulation sensitivity characteristic is steep near the phase difference 0 ° in order to improve the phase noise characteristic. The phase comparator 73 having the appropriate demodulation sensitivity characteristic r (see FIG. 8) is selected.
【０００４】図９は、図７の位相同期発振回路における
位相比較器７２の一例の回路図である。この位相比較器
７２について、図１０に示すタイミングチャート図を参
照して説明する。FIG. 9 is a circuit diagram of an example of the phase comparator 72 in the phase locked oscillator circuit of FIG. The phase comparator 72 will be described with reference to the timing chart diagram shown in FIG.
【０００５】図９の位相比較器７２は、基準信号ｂの入
力端Ｒ、比較信号ａの入力端Ｖ、検出信号ｃの出力端
Ｄ、検出信号ｄの出力端Ｕを有する位相・周波数差検出
回路３１と、検出信号ｃおよびｄを差動入力とする差動
増幅器３４とを有している。The phase comparator 72 in FIG. 9 has a phase / frequency difference detection having an input end R of a reference signal b, an input end V of a comparison signal a, an output end D of a detection signal c, and an output end U of a detection signal d. It has a circuit 31 and a differential amplifier 34 that receives the detection signals c and d as differential inputs.
【０００６】いま、基準信号ｂと比較信号ａがそれぞれ
位相・周波数差検出回路３１に入力されると、比較信号
ａの周波数が基準信号ｂの周波数より低い場合には、検
出信号ｄは、比較信号ａの立ち上りで立ち上り、基準信
号ｂの立ち上りで立ち下る波形となる。このとき検出信
号ｃは、常にハイ（Ｈ）レベルとなっている。これら検
出信号ｃ，ｄが、中点レベルＭをＯＮ，ＯＦＦの基準電
圧とする差動増幅器３４により差動増幅されると、差動
増幅器３４の２つの差動出力端子Ｕ−ＤおよびＤ−Ｕに
はそれぞれ、Ｍ点で反転している差動出力ｅ１，ｅ２が
得られる。Now, when the reference signal b and the comparison signal a are respectively inputted to the phase / frequency difference detection circuit 31, if the frequency of the comparison signal a is lower than the frequency of the reference signal b, the detection signal d is compared. The waveform rises at the rising edge of the signal a and falls at the rising edge of the reference signal b. At this time, the detection signal c is always at the high (H) level. When these detection signals c and d are differentially amplified by the differential amplifier 34 that uses the midpoint level M as the ON and OFF reference voltages, the two differential output terminals UD and D- of the differential amplifier 34. Differential outputs e1 and e2, which are inverted at point M, are obtained at U, respectively.
【０００７】反対に、比較信号ａの周波数が基準信号ｂ
の周波数より高い場合は、上記と同様の動作原理によ
り、差動出力端子Ｕ−ＤおよびＤ−Ｕの差動出力ｅ１，
ｅ２には、出力レベル関係がＭレベルを基準に逆転した
出力波形が現れる。On the contrary, the frequency of the comparison signal a is equal to the reference signal b.
If the frequency is higher than the frequency of 1, the differential output e1, of the differential output terminals U-D and D-U is operated according to the same operation principle as described above.
At e2, an output waveform in which the output level relationship is reversed with reference to the M level appears.
【０００８】この差動出力ｅ１およびｅ２を任意に定め
た比較の一周期で積分し、積分した差動出力ｅ１から積
分した差動出力ｅ２の差（もしくはｅ１のみ、もしくは
ｅ２の逆数でもよい）をとると、比較の一周期における
基準信号ｂと比較信号ａの位相および周波数差に比例す
る図８の復調感度特性ｑが得られる。この位相比較器７
２では、差動出力ｅ１（あるいはｅ２）は、比較の一周
期でハイ（Ｈ）レベルの状態とロー（Ｌ）レベルの状態
の比（デューティ比）が５０％となるため、復調感度特
性ｑは（積分された差動出力ｅ１−積分された差動出力
ｅ２）＝比較器出力が位相差−πから＋πまで直線的に
伸びている。The differential outputs e1 and e2 are integrated in one arbitrarily set cycle of comparison, and the difference between the integrated differential output e1 and the integrated differential output e2 (or only e1 or the reciprocal of e2). By taking, the demodulation sensitivity characteristic q of FIG. 8 that is proportional to the phase and frequency difference between the reference signal b and the comparison signal a in one cycle of comparison is obtained. This phase comparator 7
2, the differential output e1 (or e2) has a ratio (duty ratio) of a high (H) level state and a low (L) level state of 50% in one comparison cycle, so that the demodulation sensitivity characteristic q Is (integrated differential output e1−integrated differential output e2) = comparator output linearly extends from the phase difference −π to + π.
【０００９】図１１は、図７の位相同期発振回路におけ
る位相比較器７３の一例の回路図である。この位相比較
器は、ＥＸ−ＯＲ回路を使用しており、この復調感度特
性は図８の復調感度特性ｒに示されるように、Ｒ端子に
入力される基準信号ｂとＶ端子に入力される比較信号ａ
の位相差が±／２のときＷ端子に出力される比較出力は
最大となる。図８に示されるように、この位相比較器７
３は位相差０°近傍では復調感度は図９に示した位相比
較器７２よりよいが、入力信号の可能性のある位相差−
πから＋πまでを全てカバーできず、電圧制御発振器１
のロックはずれのとき使用できないため、使用上の限界
がある。FIG. 11 is a circuit diagram of an example of the phase comparator 73 in the phase locked oscillator circuit of FIG. This phase comparator uses an EX-OR circuit, and the demodulation sensitivity characteristic is input to the reference signal b input to the R terminal and the V terminal as shown in the demodulation sensitivity characteristic r of FIG. Comparison signal a
When the phase difference of is ± / 2, the comparison output output to the W terminal becomes maximum. As shown in FIG. 8, this phase comparator 7
3 has a better demodulation sensitivity in the vicinity of the phase difference of 0 ° than the phase comparator 72 shown in FIG.
Voltage control oscillator 1 which cannot cover all from π to + π
Since it cannot be used when the lock is released, there is a limit in use.
【００１０】[0010]
【発明が解決しようとする課題】上述した従来の位相同
期発振回路では、位相同期状態に応じた２つの位相比較
器を必要とするために回路構成が複雑であり、大きな実
装体積を必要とする欠点があった。特に衛星搭載用など
使用周波数チャンネル数の多い通信機の受信系，送信系
に使用される場合には、重量，体積ともに要求仕様を満
たすことが困難であるという欠点があった。従って、位
相同期のかかった状態，同期がはずれた状態ともに、一
つの位相比較器によって位相比較する位相同期発振回路
が要求されている。また、上述した位相同期発振回路に
用いる位相比較器は、位相・周波数復調感度が変化でき
ないという欠点があった。The above-mentioned conventional phase-locked oscillator circuit requires two phase comparators depending on the phase-locked state, so that the circuit structure is complicated and a large mounting volume is required. There was a flaw. In particular, when it is used for a receiving system and a transmitting system of a communication device having a large number of frequency channels used, such as for mounting on a satellite, there is a drawback that it is difficult to satisfy the required specifications in terms of weight and volume. Therefore, there is a demand for a phase locked oscillator circuit that performs phase comparison by one phase comparator in both the phase locked state and the phase locked state. Further, the phase comparator used in the above-described phase locked oscillator circuit has a drawback that the phase / frequency demodulation sensitivity cannot be changed.
【００１１】従って、本発明の第１の目的は、位相同期
のかかった状態，同期がはずれた状態ともに唯１つの位
相比較器によって基準信号と比較信号の位相比較を行う
位相同期発振回路を提供することにある。Therefore, a first object of the present invention is to provide a phase-locked oscillator circuit which performs phase comparison between a reference signal and a comparison signal with only one phase comparator in both the phase-locked state and the phase-locked state. To do.
【００１２】本発明の第２の目的は、雑音の増加なしに
位相・周波数復調感度を変化できる位相比較器を提供す
ることにある。A second object of the present invention is to provide a phase comparator capable of changing the phase / frequency demodulation sensitivity without increasing noise.
【００１３】[0013]
【課題を解決するための手段】本発明の位相同期発振回
路は、出力信号の周波数が周波数制御信号によって制御
される電圧制御発振器と、前記出力信号を分周した分周
信号を発生する分周器と、前記電圧制御発振器の位相同
期状態を検出し位相同期状態信号を出力する位相同期検
出器と、基準信号を発生する基準信号源と、前記分周信
号と前記基準信号との位相・周波数差を検出する位相比
較器と、前記検出された位相・周波数差から前記周波数
制御信号を作成する低域ろ波器とを有する位相同期発振
器において、前記位相比較器は前記位相同期状態信号に
よって位相・周波数差検出感度を変化させている。A phase-locked oscillator circuit according to the present invention comprises a voltage-controlled oscillator in which the frequency of an output signal is controlled by a frequency control signal, and a frequency divider for generating a frequency-divided signal obtained by dividing the output signal. , A phase-locked detector that detects a phase-locked state of the voltage-controlled oscillator and outputs a phase-locked state signal, a reference signal source that generates a reference signal, and a phase / frequency of the divided signal and the reference signal. In a phase-locked oscillator having a phase comparator that detects a difference and a low-pass filter that creates the frequency control signal from the detected phase-frequency difference, the phase comparator is・ The frequency difference detection sensitivity is changed.
【００１４】また、本発明による位相比較器は、基準信
号および比較信号を入力し、一方の検出出力端には常に
Ｈレベルデューティ１の検出信号を、他方の検出出力端
には前記基準信号と前記比較信号との位相差が増大する
につれてＨレベルデューティが減少する検出信号を出力
する位相・周波数差検出回路と、前記一方の検出出力端
および前記他方の検出出力端にそれぞれ接続され入力さ
れる前記検出信号のＨレベルデューティが１と０の間で
は前記Ｈレベルデューティを減少して出力するサンプリ
ング回路と、前記サンプリング回路のそれぞれの出力を
差動入力する差動増幅回路とを含んでいる。Further, the phase comparator according to the present invention inputs the reference signal and the comparison signal, and the one detection output terminal always receives the detection signal of H level duty 1 and the other detection output terminal receives the reference signal. A phase / frequency difference detection circuit that outputs a detection signal whose H level duty decreases as the phase difference from the comparison signal increases, and the phase / frequency difference detection circuit is connected to and input to the one detection output terminal and the other detection output terminal, respectively. When the H level duty of the detection signal is between 1 and 0, the sampling circuit includes a sampling circuit that reduces and outputs the H level duty, and a differential amplifier circuit that differentially inputs respective outputs of the sampling circuit.
【００１５】[0015]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【００１６】図１は本発明の一実施例による位相同期発
振回路のブロック図である。また、図２は図１の実施例
に用いられる位相比較器の復調感度特性図である。FIG. 1 is a block diagram of a phase locked oscillator circuit according to an embodiment of the present invention. 2 is a demodulation sensitivity characteristic diagram of the phase comparator used in the embodiment of FIG.
【００１７】図１の位相同期発振回路は、電圧制御発振
器１と、電圧制御発振器１の出力をＮ分周する分周器２
と、基準信号ｂを出力する基準信号源４と、分周器２の
出力である比較信号ａと基準信号ｂとの位相比較を行う
位相比較器３（ＰＤ）と、電圧制御発振器１の同期状態
を検出しその状態により位相比較器３の復調感度制御端
子１０を制御するフェーズロック検出器６と、位相比較
器３から出力された信号の低域周波数成分を電圧制御発
振器１の周波数制御入力とする低域ろ波器５とを有して
いる。The phase-locked oscillator circuit of FIG. 1 comprises a voltage-controlled oscillator 1 and a frequency divider 2 for dividing the output of the voltage-controlled oscillator 1 by N.
A reference signal source 4 for outputting a reference signal b, a phase comparator 3 (PD) for performing a phase comparison between the comparison signal a output from the frequency divider 2 and the reference signal b, and synchronization of the voltage controlled oscillator 1. A phase lock detector 6 which detects a state and controls the demodulation sensitivity control terminal 10 of the phase comparator 3 according to the state, and a low frequency component of a signal output from the phase comparator 3 is input to the frequency control input of the voltage controlled oscillator 1. The low-pass filter 5 is
【００１８】この位相同期発振回路においては、電源の
立ち上り時の引込み、電圧制御発振器１の発振周波数の
ゆらぎなどによるロックはずれのときには、フェーズロ
ック検出器６は位相比較器３の復調感度ｐを復調感度特
性が位相差−πから＋πまで直線的に伸びている復調感
度特性ｑ（図２参照）に制御し、電圧制御発振器１のロ
ック中には、位相雑音特性を良好にするために、復調感
度特性が位相差０°付近で急峻な復調感度特性ｒ（図２
参照）に制御する。In this phase-locked oscillator circuit, the phase-lock detector 6 demodulates the demodulation sensitivity p of the phase comparator 3 when the lock is released due to pull-in at the rise of the power supply or fluctuation of the oscillation frequency of the voltage-controlled oscillator 1. The sensitivity characteristic is controlled to the demodulation sensitivity characteristic q (see FIG. 2) in which the phase difference linearly extends from −π to + π, and while the voltage controlled oscillator 1 is locked, the demodulation is performed in order to improve the phase noise characteristic. The demodulation sensitivity characteristic r (Fig. 2) in which the sensitivity characteristic is sharp near the phase difference of 0 °
Control).
【００１９】このように図１の実施例の位相同期発振回
路は、位相比較器３の復調感度を電圧制御発振器１の位
相同期状態に応じて自動的に変化させることにより、必
要な位相比較器を１個に留めている。また、スイッチに
よる切替動作が不要であるので位相同期引込みおよび同
期はずれからの復帰特性に優れるという特徴を持ってい
る。As described above, the phase-locked oscillator circuit of the embodiment shown in FIG. 1 automatically changes the demodulation sensitivity of the phase comparator 3 in accordance with the phase-locked state of the voltage-controlled oscillator 1, so that the necessary phase comparator is obtained. Is kept to one. Further, since the switching operation by the switch is unnecessary, it has a feature that it is excellent in the recovery characteristic from the phase synchronization pull-in and the loss of synchronization.
【００２０】図３は、図１の実施例に用いる位相比較器
３の一例である位相・周波数差検出型位相比較器の回路
図である。図４は、この位相比較器３のタイミングチャ
ート図を示している。FIG. 3 is a circuit diagram of a phase / frequency difference detection type phase comparator which is an example of the phase comparator 3 used in the embodiment of FIG. FIG. 4 shows a timing chart of the phase comparator 3.
【００２１】図３の位相比較器３は、図９に示した位相
比較器７２に２つのサンプリング回路３２および３３を
追加している。即ち、位相・周波数差検出回路３１の出
力端Ｕと検出信号ｄを入力する差動増幅回路３４の入力
端との間にサンプリング回路３２を、位相・周波数差検
出回路３１の出力端Ｄと検出信号ｃを入力する差動増幅
回路３４の入力端との間にサンプリング回路３２と同一
のサンプリング回路３３を接続している。なお、本実施
例のサンプリング回路３２，３３はそれぞれ、入力信号
を２分岐して一方をＡＮＤ回路３２１の一方の入力端に
入力し、分岐した他方の信号を移相量可変の位相器３２
２を介してＡＮＤ回路３２１の他方の入力端に入力して
いる。そして、ＡＮＤ回路３２１の出力が差動増幅回路
３４の入力端に入力される。また、位相器３２２の２つ
の移相制御端子３２３の接続点が位相比較器３の復調感
度制御端子１０とされる。The phase comparator 3 of FIG. 3 has two sampling circuits 32 and 33 added to the phase comparator 72 shown in FIG. That is, the sampling circuit 32 is detected between the output end U of the phase / frequency difference detection circuit 31 and the input end of the differential amplifier circuit 34 for inputting the detection signal d, and the output end D of the phase / frequency difference detection circuit 31 is detected. A sampling circuit 33, which is the same as the sampling circuit 32, is connected to the input terminal of the differential amplifier circuit 34 for inputting the signal c. Each of the sampling circuits 32 and 33 of this embodiment branches an input signal into two, inputs one to one input end of an AND circuit 321, and inputs the other branched signal into a phase shifter 32 having a variable phase shift amount.
It is input to the other input terminal of the AND circuit 321 via 2. Then, the output of the AND circuit 321 is input to the input terminal of the differential amplifier circuit 34. The connection point of the two phase shift control terminals 323 of the phase shifter 322 is the demodulation sensitivity control terminal 10 of the phase comparator 3.
【００２２】以下、図３の位相比較器３の動作を図４を
参照して説明する。位相・周波数差検出回路３１の入力
端Ｒに基準信号ｂ，入力端Ｖに比較信号ａが入力される
と、図９を参照して説明したように、出力端Ｄに検出信
号ｃ，出力端Ｕに検出信号ｄが出力される。The operation of the phase comparator 3 of FIG. 3 will be described below with reference to FIG. When the reference signal b is input to the input terminal R of the phase / frequency difference detection circuit 31 and the comparison signal a is input to the input terminal V, the detection signal c and the output terminal D are output to the output terminal D as described with reference to FIG. The detection signal d is output to U.
【００２３】ここで、サンプリング回路３２の位相器３
２２から出力される遅延信号ｆは、検出信号ｄより位相
器３２３の遅延量（移相量）によって決定される時間ｔ
１だけ遅れた信号である。ＡＮＤ回路３２１によってこ
の遅延信号ｆと検出信号ｄのＡＮＤゲートをとると、Ａ
ＮＤ回路３２１の出力端、即ちサンプリング回路３２の
出力端には、サンプリング出力ｇが現れる。このサンプ
リング出力ｇのＨレベルデューティは比較の一周期を見
ると、検出信号ｄのＨレベルデューティが１と０の間に
あるときはＡＮＤゲート効果により、検出信号ｄのＨレ
ベルデューティと位相器３２２の遅延量に依存して、検
出信号ｄのＨレベルデューティより減少している。この
Ｈレベルデューティは、位相器３２２の遅延量を調整す
ることで２５％程度まで減少させることができる。な
お、サンプリング回路３３も、サンプリング回路３２と
同じ動作をするが、入力される検出信号ｃのＨレベルデ
ューティが１であるので、この出力端における出力は、
検出信号ｃと同じく常にＨレベルとなっている。Here, the phase shifter 3 of the sampling circuit 32
The delay signal f output from 22 is time t determined by the delay amount (phase shift amount) of the phase shifter 323 from the detection signal d.
It is a signal delayed by one. When the AND gate of the delay signal f and the detection signal d is taken by the AND circuit 321, A
The sampling output g appears at the output end of the ND circuit 321 or the output end of the sampling circuit 32. Looking at one cycle of comparison of the H level duty of the sampling output g, when the H level duty of the detection signal d is between 1 and 0, the H level duty of the detection signal d and the phase shifter 322 are caused by the AND gate effect. Of the detection signal d, which is lower than the H level duty of the detection signal d. This H level duty can be reduced to about 25% by adjusting the delay amount of the phase shifter 322. The sampling circuit 33 also operates in the same manner as the sampling circuit 32, but since the H level duty of the input detection signal c is 1, the output at this output terminal is
Like the detection signal c, it is always at H level.
【００２４】これらサンプリング回路３２，３３の出力
信号ｇ，ｃが、中点レベルＭをＯＮ，ＯＦＦの基準電圧
とする差動増幅器３４により差動増幅されると、差動増
幅器３４の２つの差動出力端子Ｕ−ＤおよびＤ−Ｕには
それぞれ、サンプリング出力ｇがＭ点で反転した差動出
力ｈ１，ｈ２が得られる。When the output signals g and c of these sampling circuits 32 and 33 are differentially amplified by a differential amplifier 34 having a midpoint level M as an ON / OFF reference voltage, the two differences of the differential amplifier 34 are obtained. Differential outputs h1 and h2 obtained by inverting the sampling output g at point M are obtained at the dynamic output terminals U-D and D-U, respectively.
【００２５】以上の説明は比較信号ａの周波数が基準信
号ｂの周波数より低い場合についてであるが、逆に比較
信号ａの周波数が基準信号ｂの周波数より高い場合に
は、前記と同様の動作によって、差動出力端子Ｕ−Ｄお
よびＤ−Ｕにはそれぞれ、サンプリング出力ｇのレベル
関係がＭレベルを基準に反転した差動出力ｈ１，ｈ２が
出力される。The above description is for the case where the frequency of the comparison signal a is lower than the frequency of the reference signal b. Conversely, when the frequency of the comparison signal a is higher than the frequency of the reference signal b, the same operation as above is performed. Thus, the differential outputs h1 and h2 in which the level relationship of the sampling output g is inverted with the M level as a reference are output to the differential output terminals U-D and D-U, respectively.
【００２６】この差動出力ｈ１およびｈ２を、図９にお
ける差動出力ｅ１，ｅ２と同様に処理すると、比較の一
周期における基準信号ｂと比較信号ａの位相および周波
数差に対応する図２の復調感度特性が得られる。ここ
で、サンプリング出力ｇのＨレベルデューティは、サン
プリング回路３２の位相器３２２の遅延量を調整するこ
とにより、２５％程度まで減少させることができる（比
較信号ａの周波数が基準信号ｂの周波数より高いときは
サンプリング回路３３の出力も）。従って、差動出力ｈ
１（あるいはｈ２）は、比較の一周期でＨレベルデュー
ディ（あるいはＬレベルデューティ）は、７５％程度ま
で大きくすることができ、この結果、位相差０°近傍に
おける復調感度を、図２の復調感度特性ｐおよびｒに示
すように２倍程度まで向上させることができる。この復
調感度の向上は、位相比較器３の雑音（フェーズノイズ
等）を発生させる主要な要素である位相・周波数差検出
回路３１の復調感度特性を損なうものではない。When these differential outputs h1 and h2 are processed in the same way as the differential outputs e1 and e2 in FIG. 9, the phase and frequency difference between the reference signal b and the comparison signal a in one cycle of comparison shown in FIG. Demodulation sensitivity characteristics can be obtained. Here, the H level duty of the sampling output g can be reduced to about 25% by adjusting the delay amount of the phase shifter 322 of the sampling circuit 32 (the frequency of the comparison signal a is higher than that of the reference signal b). When it is high, the output of the sampling circuit 33). Therefore, the differential output h
1 (or h2), the H level duty (or L level duty) can be increased to about 75% in one cycle of comparison, and as a result, the demodulation sensitivity in the vicinity of the phase difference of 0 ° is shown in FIG. As shown in the demodulation sensitivity characteristics p and r, it can be improved up to about twice. This improvement in demodulation sensitivity does not impair the demodulation sensitivity characteristic of the phase / frequency difference detection circuit 31, which is a main element that causes noise (phase noise or the like) of the phase comparator 3.
【００２７】ここで、位相同期発振回路の発生するフェ
ーズノイズの位相比較器３による寄与について簡単に述
べると、位相同期発振回路の発振周波数近傍でのノイズ
／キャリア比は、１比較周期の復調感度を２倍に向上さ
せると、約３ｄＢの改善がある。この復調感度の改善
は、現在の技術レベルにおいては位相同期ループから発
生するノイズを減少させ、この位相同期ループノイズで
制約されている位相同期発振回路のフェーズノイズを減
少させるので、これを電圧制御発振器１で決定されるフ
ェーズノイズのレベルに大いに近づけることになり、極
めて大きな改善である。The contribution of the phase comparator 3 to the phase noise generated by the phase locked oscillator will be briefly described below. The noise / carrier ratio near the oscillation frequency of the phase locked oscillator is the demodulation sensitivity of one comparison cycle. Is improved by a factor of 2, there is an improvement of about 3 dB. This improvement in demodulation sensitivity reduces the noise generated from the phase-locked loop at the current level of technology, and reduces the phase noise of the phase-locked oscillator circuit restricted by this phase-locked loop noise. This is very close to the level of phase noise determined by the oscillator 1, which is an extremely large improvement.
【００２８】なお、図３の位相比較器３は、位相・周波
数差検出回路３１と差動増幅器３４の間に各々１個のサ
ンプリング回路３２，３３を備えているが、サンプリン
グ回路３２，３３をそれぞれ複数個縦続に接続すれば、
この位相比較器３の復調感度特性を位相周波数差の０°
近傍においてより急峻にすることができる。The phase comparator 3 of FIG. 3 includes one sampling circuit 32, 33 between the phase / frequency difference detection circuit 31 and the differential amplifier 34, respectively. If you connect them in cascade,
The demodulation sensitivity characteristic of this phase comparator 3 is 0 ° of the phase frequency difference.
It can be made steeper in the vicinity.
【００２９】図５は、図３に示される位相器３２２の第
１の例を示す回路図である。この位相器は、入力端５９
およびこれと共通の端子である出力端Ａを含む信号ライ
ンとベースライン６０との間に可変容量ダイオード５１
を接続し、移相制御端子３２３と信号ラインの間には、
信号ラインからの交流を阻止するコイル５７が接続され
ている。この位相器３２２の移相量調整は、移相制御端
子３２３に加える電圧を変化させ、可変容量ダイオード
５１の容量値を変化させて行う。FIG. 5 is a circuit diagram showing a first example of the phase shifter 322 shown in FIG. This phaser has an input terminal 59
And a variable capacitance diode 51 between the signal line including the output terminal A, which is a common terminal with this, and the base line 60.
, And between the phase shift control terminal 323 and the signal line,
A coil 57 that blocks alternating current from the signal line is connected. The phase shift amount of the phase shifter 322 is adjusted by changing the voltage applied to the phase shift control terminal 323 and changing the capacitance value of the variable capacitance diode 51.
【００３０】図６は、図３に示される位相器３２２の第
２の例を示す回路図である。入力端５９と出力端Ａの間
には抵抗器５３，５４が直列に接続され、入力端５９と
ベースライン６０との間には抵抗器５５が接続されてい
る。抵抗器５３，５４の接続点とベースライン６０との
間には、可変容量ダイオード５２とコンデンサ５６が直
列に接続されている。可変容量ダイオード５２とコンデ
ンサ５６の接続点と移相制御端子３２３の間には交流を
阻止するコイル５８が接続されている。この位相器３２
２においても、移相制御端子３２３に加える電圧を変化
させ、可変容量ダイオード５２の容量値を変化させて移
相量調整を行う。FIG. 6 is a circuit diagram showing a second example of the phase shifter 322 shown in FIG. Resistors 53 and 54 are connected in series between the input end 59 and the output end A, and a resistor 55 is connected between the input end 59 and the base line 60. The variable capacitance diode 52 and the capacitor 56 are connected in series between the connection point of the resistors 53 and 54 and the base line 60. A coil 58 that blocks alternating current is connected between the connection point between the variable capacitance diode 52 and the capacitor 56 and the phase shift control terminal 323. This phaser 32
Also in No. 2, the voltage applied to the phase shift control terminal 323 is changed to change the capacitance value of the variable capacitance diode 52 to adjust the amount of phase shift.
【００３１】図３に示した位相器３２３としては、図
５，図６に示した位相器を単独あるいは縦続に接続して
使用すれば、図３の位相比較器の復調感度特性を得るの
に必要な移相量を得ることは容易である。なお、図３の
位相器は、論理回路によって構成される遅延回路、ある
いは公知の伝送線を活用した固定位相器の電子的切替に
よって構成されてもよい。As the phase shifter 323 shown in FIG. 3, if the phase shifters shown in FIGS. 5 and 6 are used alone or in cascade connection, the demodulation sensitivity characteristic of the phase comparator shown in FIG. 3 can be obtained. Obtaining the required amount of phase shift is easy. Note that the phase shifter of FIG. 3 may be configured by a delay circuit configured by a logic circuit or an electronic switching of a fixed phase shifter utilizing a known transmission line.
【００３２】[0032]
【発明の効果】以上説明したように第１の発明による位
相同期発振回路は、電圧制御発振器の位相同期状態に応
じて、位相比較器の復調感度特性を変化するようにした
ので、唯１個の位相比較器を用意すればよく、位相同期
の引込みおよび同期はずれの場合の復帰特性にすぐれる
とともに、占有体積が小さく軽量の位相同期発振回路を
得る効果がある。更に第２の発明による位相比較器を使
用することにより、雑音特性の優れた位相同期発振回路
を得る効果がある。As described above, in the phase locked oscillator circuit according to the first aspect of the present invention, the demodulation sensitivity characteristic of the phase comparator is changed according to the phase locked state of the voltage controlled oscillator. The phase-locked oscillator circuit is excellent in recovery characteristics in the case of pulling in and out of phase lock, and has a small occupied volume and a light weight. Further, by using the phase comparator according to the second aspect of the invention, there is an effect of obtaining a phase locked oscillator circuit having excellent noise characteristics.
【００３３】また、第２の発明による位相比較器は、位
相・周波数差検出回路の２つの出力端それぞれと、差動
増幅器の差動入力端それぞれの間にＨレベルデューティ
を減少させるサンプリング回路を接続することにより、
雑音の増加なしに位相・周波数復調感度を変化できる効
果があり、これを位相同期発振回路の位相比較器として
使用すれば、雑音が少なく、かつ小型の位相同期発振回
路が得られる効果がある。The phase comparator according to the second aspect of the present invention includes a sampling circuit for reducing the H level duty between each of the two output terminals of the phase / frequency difference detection circuit and each of the differential input terminals of the differential amplifier. By connecting,
There is an effect that the phase / frequency demodulation sensitivity can be changed without an increase in noise, and if this is used as a phase comparator of a phase locked oscillator circuit, there is an effect that a small phase locked oscillator circuit with less noise can be obtained.
【図１】本発明の一実施例による位相同期発振回路のブ
ロック図である。FIG. 1 is a block diagram of a phase locked oscillator circuit according to an embodiment of the present invention.
【図２】図１の実施例に用いる位相比較器の復調感度特
性を示す図である。FIG. 2 is a diagram showing demodulation sensitivity characteristics of the phase comparator used in the embodiment of FIG.
【図３】図２の復調感度特性を実現する位相比較器の一
例の回路図である。FIG. 3 is a circuit diagram of an example of a phase comparator that realizes the demodulation sensitivity characteristic of FIG.
【図４】図３の位相比較器のタイミングチャート図であ
る。FIG. 4 is a timing chart of the phase comparator of FIG.
【図５】図２のサンプリング回路に使用する位相器の第
１の例の回路図である。5 is a circuit diagram of a first example of a phase shifter used in the sampling circuit of FIG.
【図６】図２のサンプリング回路に使用する位相器の第
２の例の回路図である。FIG. 6 is a circuit diagram of a second example of the phase shifter used in the sampling circuit of FIG.
【図７】従来の位相同期発振回路のブロック図である。FIG. 7 is a block diagram of a conventional phase locked oscillator circuit.
【図８】図７の従来例の２つの位相比較器の復調感度特
性を示す図である。8 is a diagram showing demodulation sensitivity characteristics of two conventional phase comparators of FIG.
【図９】図８の第１の復調感度特性を実現する位相比較
器の回路図である。9 is a circuit diagram of a phase comparator that realizes the first demodulation sensitivity characteristic of FIG.
【図１０】図９の位相比較器のタイミングチャート図で
ある。10 is a timing chart of the phase comparator of FIG.
【図１１】図８の第２の復調感度特性を実現する位相比
較器の回路図である。11 is a circuit diagram of a phase comparator that realizes the second demodulation sensitivity characteristic of FIG.
１ 電圧制御発振器（ＶＣＯ） ２ 分周器（÷Ｎ） ３ 位相比較器（ＰＤ） ４ 基準信号源 ５ 低域ろ波器（ＬＰＦ） ６ フェーズロック検出器（ＰＬＤ） １０ 復調感度制御端子 ３１ 位相・周波数差検出回路 ３２，３３ サンプリング回路 ３２１ ＡＮＤ回路 ３２２ 位相器 ３２３ 移相量制御端子 ３４ 差動増幅器 ５１，５２ 可変容量ダイオード ５３〜５５ 抵抗器 ５６ コンデサ ５７，５８ コイル ５９ ベースライン ７１，７４ スイッチ（ＳＷ） ７２，７３ 位相比較器（ＰＤ） 1 Voltage controlled oscillator (VCO) 2 Frequency divider (÷ N) 3 Phase comparator (PD) 4 Reference signal source 5 Low-pass filter (LPF) 6 Phase lock detector (PLD) 10 Demodulation sensitivity control terminal 31 Phase Frequency difference detection circuit 32,33 Sampling circuit 321 AND circuit 322 Phaser 323 Phase shift amount control terminal 34 Differential amplifier 51,52 Variable capacitance diode 53-55 Resistor 56 Condenser 57,58 Coil 59 Baseline 71,74 Switch (SW) 72,73 Phase comparator (PD)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/089 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｃ 9182−5Ｊ Ｄ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Internal reference number FI Technical indication H03L 7/089 9182-5J H03L 7/08 C 9182-5J D
Claims (5)
の検出出力端には常にＨレベルデューティ１の検出信号
を、他方の検出出力端には前記基準信号と前記比較信号
との位相差が増大するにつれてＨレベルデューティが減
少する検出信号を出力する位相・周波数差検出回路と、
前記一方の検出出力端および前記他方の検出出力端にそ
れぞれ接続され入力される前記検出信号のＨレベルデュ
ーティが１と０の間では前記Ｈレベルデューティを減少
して出力するサンプリング回路と、前記サンプリング回
路のそれぞれの出力を差動入力する差動増幅回路とを含
むことを特徴とする位相比較器。1. A reference signal and a comparison signal are input, and one detection output end always receives a detection signal of H level duty 1, and the other detection output end has a phase difference between the reference signal and the comparison signal. A phase / frequency difference detection circuit that outputs a detection signal whose H-level duty decreases as it increases;
A sampling circuit connected to the one detection output terminal and the other detection output terminal, respectively, for reducing and outputting the H level duty when the H level duty of the input detection signal is between 1 and 0; And a differential amplifier circuit for differentially inputting respective outputs of the circuit.
記検出信号の出力位相を変化できる位相器と、一方の入
力端に前記検出信号を入力し他方の入力端に前記位相器
出力を入力するＡＮＤ回路とを含むことを特徴とする請
求項１記載の位相比較器。2. The sampling circuit includes a phase shifter capable of changing the output phase of the input detection signal, and an AND inputting the detection signal to one input end and the phase shifter output to the other input end. The phase comparator according to claim 1, further comprising a circuit.
って制御される電圧制御発振器と、前記出力信号を分周
した分周信号を発生する分周器と、前記電圧制御発振器
の位相同期状態を検出し位相同期状態信号を出力する位
相同期検出器と、基準信号を発生する基準信号源と、前
記分周信号と前記基準信号との位相・周波数差を検出す
る位相比較器と、前記検出された位相・周波数差から前
記周波数制御信号を作成する低域ろ波器とを有する位相
同期発振器において、前記位相比較器は前記位相同期状
態信号によって位相・周波数差検出感度を変化させるこ
とを特徴とする位相同期発振器。3. A voltage-controlled oscillator in which the frequency of an output signal is controlled by a frequency control signal, a frequency divider which generates a frequency-divided signal by dividing the output signal, and a phase-locked state of the voltage-controlled oscillator is detected. A phase synchronization detector that outputs a phase synchronization state signal, a reference signal source that generates a reference signal, a phase comparator that detects the phase / frequency difference between the divided signal and the reference signal, and the detected In a phase-locked oscillator having a low-pass filter that creates the frequency control signal from the phase-frequency difference, the phase comparator changes the phase-frequency difference detection sensitivity according to the phase-locked state signal. Phase-locked oscillator.
前記分周信号を入力し、一方の検出出力端には常にＨレ
ベルデューティ１の検出信号を、他方の検出出力端には
前記基準信号と前記分周信号との位相差が増大するにつ
れてＨレベルデューティが減少する検出信号を出力する
位相・周波数差検出回路と、前記一方の検出出力端およ
び前記他方の検出出力端にそれぞれ接続され入力される
前記検出信号のＨレベルデューティが１と０の間では前
記Ｈレベルデューティを減少して出力するサンプリング
回路と、前記サンプリング回路のそれぞれの出力を差動
入力する差動増幅回路とを含むことを特徴とする請求項
３記載の位相同期発振器。4. The phase comparator inputs the reference signal and the frequency-divided signal, one detection output end always receives an H level duty 1 detection signal, and the other detection output end receives the reference signal. And a frequency / frequency difference detection circuit that outputs a detection signal whose H level duty decreases as the phase difference between the divided signal and the divided signal increases, and the phase / frequency difference detection circuit is connected to the one detection output terminal and the other detection output terminal, respectively. And a differential amplifier circuit for differentially inputting the respective outputs of the sampling circuit when the H level duty of the detected signal is between 1 and 0. 4. The phase-locked oscillator according to claim 3, wherein.
記検出信号の出力位相を変化できる位相器と、一方の入
力端に前記検出信号を入力し他方の入力端に前記位相器
出力を入力するＡＮＤ回路とを含むことを特徴とする請
求項４記載の位相同期発振器。5. The sampling circuit includes a phase shifter capable of changing the output phase of the input detection signal, and an AND inputting the detection signal to one input end and the phase shifter output to the other input end. The phase-locked oscillator according to claim 4, further comprising a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232625A JP2959230B2 (en) | 1991-09-12 | 1991-09-12 | Phase locked oscillation circuit and phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232625A JP2959230B2 (en) | 1991-09-12 | 1991-09-12 | Phase locked oscillation circuit and phase comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575452A true JPH0575452A (en) | 1993-03-26 |
| JP2959230B2 JP2959230B2 (en) | 1999-10-06 |
Family
ID=16942258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232625A Expired - Lifetime JP2959230B2 (en) | 1991-09-12 | 1991-09-12 | Phase locked oscillation circuit and phase comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959230B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015572A (en) * | 2013-07-04 | 2015-01-22 | 日本電気株式会社 | Oscillation circuit, oscillation device and oscillation method |
-
1991
- 1991-09-12 JP JP3232625A patent/JP2959230B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015572A (en) * | 2013-07-04 | 2015-01-22 | 日本電気株式会社 | Oscillation circuit, oscillation device and oscillation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959230B2 (en) | 1999-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6549599B2 (en) | Stable phase locked loop having separated pole | |
| KR100884170B1 (en) | Digital phase detector for phase locked loop | |
| US6346861B2 (en) | Phase locked loop with high-speed locking characteristic | |
| US6759838B2 (en) | Phase-locked loop with dual-mode phase/frequency detection | |
| US6915081B2 (en) | PLL circuit and optical communication reception apparatus | |
| US7148759B2 (en) | Phase-locked loop circuit | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| US4482869A (en) | PLL Detection circuit having dual bandwidth loop filter | |
| JPH0575452A (en) | Phase locked loop oscillator circuit and phase comparator | |
| US20070018735A1 (en) | Phase locked loop circuit | |
| US5929678A (en) | Frequency synthesis circuit having a charge pump | |
| JP2800047B2 (en) | Low noise oscillation circuit | |
| JPH04500891A (en) | Sample-hold phase detector and its control method | |
| JPH10209859A (en) | Pll circuit | |
| RU225423U1 (en) | HYBRID FREQUENCY SYNTHESIZER BASED ON A FAST DIGITAL TO ANALOG CONVERTER WITH HIGH CHANGE SPEED | |
| JP2001186017A (en) | Pll circuit | |
| JP3161137B2 (en) | PLL circuit | |
| JP2790564B2 (en) | Frequency synthesizer | |
| JPH02111123A (en) | Synchronizing circuit of variable frequency oscillator | |
| RU2267860C2 (en) | Frequencies synthesizer with alternating amplification and pass band of phase auto-adjustment ring | |
| SU1381729A1 (en) | Phase-telegraph signal demodulator | |
| KR960027347A (en) | Wideband Phase-Locked Loop (PLL) Frequency Synthesizer with Gain Control | |
| CN113098508A (en) | Phase-locked loop | |
| JPH11220390A (en) | Phase-locked loop circuit | |
| JP2894112B2 (en) | Phase synchronous receiving circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |