JPH0575448A - Ｄｐｌｌ装置 - Google Patents
Ｄｐｌｌ装置Info
- Publication number
- JPH0575448A JPH0575448A JP3261420A JP26142091A JPH0575448A JP H0575448 A JPH0575448 A JP H0575448A JP 3261420 A JP3261420 A JP 3261420A JP 26142091 A JP26142091 A JP 26142091A JP H0575448 A JPH0575448 A JP H0575448A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- frequency
- output
- generating means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 急激な周波数シフトや位相シフトの発生を防
止し、装置の性能向上を図る。 【構成】 入力信号の周波数よりも高い周波数の信号を
出力する第１基準信号発生手段と、入力信号の周波数よ
りも低い周波数の信号を出力する第２基準信号発生手段
と、該第１及び第２基準信号発生手段の出力信号の位相
差を検出する検出手段とを備え、第１，第２基準信号発
生手段の出力信号の位相差が略最小になった時点におい
て、前記入力信号に対する位相差を検出し、その結果に
従って第１及び第２基準信号発生手段のいずれかの出力
信号を選択出力する。
止し、装置の性能向上を図る。 【構成】 入力信号の周波数よりも高い周波数の信号を
出力する第１基準信号発生手段と、入力信号の周波数よ
りも低い周波数の信号を出力する第２基準信号発生手段
と、該第１及び第２基準信号発生手段の出力信号の位相
差を検出する検出手段とを備え、第１，第２基準信号発
生手段の出力信号の位相差が略最小になった時点におい
て、前記入力信号に対する位相差を検出し、その結果に
従って第１及び第２基準信号発生手段のいずれかの出力
信号を選択出力する。
Description
【０００１】
【産業上の利用分野】本発明は、情報記録再生装置の信
号再生系などに使用されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）装置に関し、特に全ての回路をデジ
タル化したデジタルＰＬＬ装置（以下、ＤＰＬＬとい
う）に関するものである。
号再生系などに使用されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）装置に関し、特に全ての回路をデジ
タル化したデジタルＰＬＬ装置（以下、ＤＰＬＬとい
う）に関するものである。
【０００２】
【従来の技術】このデジタル化したＤＰＬＬは、従来の
アナログのＰＬＬに比較して次のような利点がある。 （１）ＶＣＯを用いないので、温度、電圧の変動に対し
て安定している。 （２）中心周波数、帯域幅を正確に設定でき、また、こ
れらをマイクロプロセッサなど外部から設定することも
できる。 （３）ＩＣ化による小型化、低価格化が容易である。 （４）調整を簡単化できる。
アナログのＰＬＬに比較して次のような利点がある。 （１）ＶＣＯを用いないので、温度、電圧の変動に対し
て安定している。 （２）中心周波数、帯域幅を正確に設定でき、また、こ
れらをマイクロプロセッサなど外部から設定することも
できる。 （３）ＩＣ化による小型化、低価格化が容易である。 （４）調整を簡単化できる。
【０００３】しかしながら、ＰＬＬをデジタル化する場
合、最も技術的に難しいのは、ＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｉｌｌａｔｏｒ）をどう
やってデジタル化するかというところにある。これに
は、次の２つの方法がある。 （１）固定周波数発振器を基本として、この出力信号の
パルスの付加あるいは削除を行う。 （２）異なる周波数の２つの発振器を切換える。
合、最も技術的に難しいのは、ＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｉｌｌａｔｏｒ）をどう
やってデジタル化するかというところにある。これに
は、次の２つの方法がある。 （１）固定周波数発振器を基本として、この出力信号の
パルスの付加あるいは削除を行う。 （２）異なる周波数の２つの発振器を切換える。
【０００４】図１３は上記（１）項のＤＰＬＬの一例を
示したブロックで、５０は位相比較器、５１はアップダ
ウンカウンタ、５３は発振器、５４は発振器５３の出力
信号にパルス付加またはパルス削除を行うためのパルス
付加、削除回路、５５は分周器である。また、図１４は
上記（２）項のＤＰＬＬを使用したＦＳＫ（Ｆｒｅｑｕ
ｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復調器の一例を
示したブロック図である。図１４において、５６は位相
比較器、５７はローパスフィルタ、５８は波形整形回
路、５９及び６０は異なる２つの周波数の信号ｆH ，ｆ
L を発生する発振器である。また、６１は位相比較器５
６からの選択信号により発振器５９，６０を切換える選
択ゲート回路、６２は分周器である。
示したブロックで、５０は位相比較器、５１はアップダ
ウンカウンタ、５３は発振器、５４は発振器５３の出力
信号にパルス付加またはパルス削除を行うためのパルス
付加、削除回路、５５は分周器である。また、図１４は
上記（２）項のＤＰＬＬを使用したＦＳＫ（Ｆｒｅｑｕ
ｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復調器の一例を
示したブロック図である。図１４において、５６は位相
比較器、５７はローパスフィルタ、５８は波形整形回
路、５９及び６０は異なる２つの周波数の信号ｆH ，ｆ
L を発生する発振器である。また、６１は位相比較器５
６からの選択信号により発振器５９，６０を切換える選
択ゲート回路、６２は分周器である。
【０００５】
【発明が解決しようとしている課題】しかしながら、図
１３のＤＰＬＬでは、発振器５３の基本周波数信号に対
してパルスの付加やパルスの削除を行う際に、急激な周
波数のシフトや位相シフトが発生する。また、図１４の
復調器にあっても、２つの発振器５９，６０の周波数を
切換える際に、急激な位相シフトが生じる。このような
急激な周波数シフトや位相シフトは、平均周波数誤差、
平均位相誤差を増大させる原因となる。図１３及び図１
４のＤＰＬＬにおいて、周波数シフトや位相シフトを軽
減するためには分周器の分周比を大きくすればよい。分
周比を大きくすれば、それに反比例して周波数シフト
量、位相シフト量は小さくなり、平均周波数誤差、平均
位相誤差を小さくすることができる。しかし、そのため
には発振器の周波数を高くする必要があり、またそれに
伴って回路の動作周波数を高くしなくてはならない。こ
のようなことから従来は高い周波数にはＤＰＬＬは不向
きであると言われていた。
１３のＤＰＬＬでは、発振器５３の基本周波数信号に対
してパルスの付加やパルスの削除を行う際に、急激な周
波数のシフトや位相シフトが発生する。また、図１４の
復調器にあっても、２つの発振器５９，６０の周波数を
切換える際に、急激な位相シフトが生じる。このような
急激な周波数シフトや位相シフトは、平均周波数誤差、
平均位相誤差を増大させる原因となる。図１３及び図１
４のＤＰＬＬにおいて、周波数シフトや位相シフトを軽
減するためには分周器の分周比を大きくすればよい。分
周比を大きくすれば、それに反比例して周波数シフト
量、位相シフト量は小さくなり、平均周波数誤差、平均
位相誤差を小さくすることができる。しかし、そのため
には発振器の周波数を高くする必要があり、またそれに
伴って回路の動作周波数を高くしなくてはならない。こ
のようなことから従来は高い周波数にはＤＰＬＬは不向
きであると言われていた。
【０００６】図１５は図１４に示したＤＰＬＬの位相比
較器のｊ信号のｉ信号に対する位相誤差を示した図であ
る。図中、右上りの線Ａは発振器５９の位相、右下りの
線Ｂは発振器６０の位相である。また、ｔ1 〜ｔ4 は周
波数を切換える選択信号の切換えタイミングを示す。図
１４のＤＰＬＬでは、位相比較器５６の働きにより、位
相がプラス側のときは右上りの線Ａを選択し、マイナス
側の右下りの線Ｂを選択する。結果として、ｊ信号のｉ
信号に対する位相誤差は、０付近で振動し、その振幅は
分周器６２の分周比ｎを大きくするほど小さくなる。図
１５ではｔ1 ，ｔ2 で急激な位相シフトが発生している
ことがわかる。また、図１６は図１５の半分の周期で位
相比較と周波数選択を行ったときの位相誤差を示した図
で、前記と同様に右上りの線Ａは発振器５９の位相、右
下りの線Ｂは発振器６０の位相である。図１６ではｔ2
で急激な位相シフトが発生していることがわかる。
較器のｊ信号のｉ信号に対する位相誤差を示した図であ
る。図中、右上りの線Ａは発振器５９の位相、右下りの
線Ｂは発振器６０の位相である。また、ｔ1 〜ｔ4 は周
波数を切換える選択信号の切換えタイミングを示す。図
１４のＤＰＬＬでは、位相比較器５６の働きにより、位
相がプラス側のときは右上りの線Ａを選択し、マイナス
側の右下りの線Ｂを選択する。結果として、ｊ信号のｉ
信号に対する位相誤差は、０付近で振動し、その振幅は
分周器６２の分周比ｎを大きくするほど小さくなる。図
１５ではｔ1 ，ｔ2 で急激な位相シフトが発生している
ことがわかる。また、図１６は図１５の半分の周期で位
相比較と周波数選択を行ったときの位相誤差を示した図
で、前記と同様に右上りの線Ａは発振器５９の位相、右
下りの線Ｂは発振器６０の位相である。図１６ではｔ2
で急激な位相シフトが発生していることがわかる。
【０００７】本発明は、このような問題点を解消するた
めになされたもので、その目的は急激な位相シフトや周
波数シフトの発生を防止し、性能が著しく向上したＤＰ
ＬＬ装置を提供することにある。
めになされたもので、その目的は急激な位相シフトや周
波数シフトの発生を防止し、性能が著しく向上したＤＰ
ＬＬ装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の目的は、入力信
号の周波数よりも高い周波数の信号を出力する第１基準
信号発生手段と、入力信号の周波数よりも低い周波数の
信号を出力する第２基準信号発生手段と、該第１及び第
２基準信号発生手段の出力信号の位相差を検出する検出
手段とを備え、第１，第２基準信号発生手段の出力信号
の位相差が略最小になった時点において、前記入力信号
に対する位相差を検出し、その結果に従って第１，第２
基準信号発生手段のいずれかの出力信号を選択出力する
ことを特徴とするＤＰＬＬ装置によって達成される。
号の周波数よりも高い周波数の信号を出力する第１基準
信号発生手段と、入力信号の周波数よりも低い周波数の
信号を出力する第２基準信号発生手段と、該第１及び第
２基準信号発生手段の出力信号の位相差を検出する検出
手段とを備え、第１，第２基準信号発生手段の出力信号
の位相差が略最小になった時点において、前記入力信号
に対する位相差を検出し、その結果に従って第１，第２
基準信号発生手段のいずれかの出力信号を選択出力する
ことを特徴とするＤＰＬＬ装置によって達成される。
【０００９】
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は本発明のＤＰＬＬ装置の一
実施例を示したブロック図である。図１において、１ａ
及び１ｂは互いに異なる周波数の信号を発生する発振器
である。発振器１ａは周波数ｆL の信号を発生し、発振
器１ｂはそれよりも高い周波数ｆH の信号を発生する。
２はこのｆL ，ｆH の信号を選択信号によって選択する
マルチプレクサ、３は分周比ｎの分周器、４は入力信号
と分周器３の出力信号の位相を比較するための位相比較
回路である。この位相比較回路４としては、例えば図２
に示すような回路が使用することができる。図２の位相
比較回路では、±２πの範囲内で位相を比較することが
できる。また、位相比較回路４の最も簡単な例を図３に
示す。図３の回路を使用する場合、分周器３の出力のデ
ューティーが５０％であることが必要である。なおこの
回路では±πの範囲内で位相を比較することができる。
更に、５はラッチ、６は上記ｆL ，ｆH の信号の位相の
一致を検出する位相一致検出回路であり、この位相一致
検出回路６によってｆL とｆH の位相差が最も小さくな
ったときに、位相比較回路４の出力がラッチ５でラッチ
される。図４にこの位相一致検出回路６の最も簡単な構
成例を示している。
して詳細に説明する。図１は本発明のＤＰＬＬ装置の一
実施例を示したブロック図である。図１において、１ａ
及び１ｂは互いに異なる周波数の信号を発生する発振器
である。発振器１ａは周波数ｆL の信号を発生し、発振
器１ｂはそれよりも高い周波数ｆH の信号を発生する。
２はこのｆL ，ｆH の信号を選択信号によって選択する
マルチプレクサ、３は分周比ｎの分周器、４は入力信号
と分周器３の出力信号の位相を比較するための位相比較
回路である。この位相比較回路４としては、例えば図２
に示すような回路が使用することができる。図２の位相
比較回路では、±２πの範囲内で位相を比較することが
できる。また、位相比較回路４の最も簡単な例を図３に
示す。図３の回路を使用する場合、分周器３の出力のデ
ューティーが５０％であることが必要である。なおこの
回路では±πの範囲内で位相を比較することができる。
更に、５はラッチ、６は上記ｆL ，ｆH の信号の位相の
一致を検出する位相一致検出回路であり、この位相一致
検出回路６によってｆL とｆH の位相差が最も小さくな
ったときに、位相比較回路４の出力がラッチ５でラッチ
される。図４にこの位相一致検出回路６の最も簡単な構
成例を示している。
【００１０】次に、本実施例の動作を説明する。図５は
図１の実施例の各部の信号波形を示した図で、図５
（ａ）は入力信号Ｓ１、図５（ｂ）は発振器１の出力信
号であるｆL の信号、図５（ｃ）は発振器２の出力信号
であるｆH の信号である。発振器１のｆL の周波数は入
力信号の周波数よりも小さく、発振器２のｆH の周波数
よりも大きく設定されている。この場合、ｆL ，ｆH の
周波数の丁度中間に入力信号の周波数が位置するように
設定することが望ましい。図５（ｄ）は位相一致検出回
路６の出力信号Ｓ４であり、ｆH の位相がｆL の位相を
追い抜く時点、つまり図中に矢印で示す時点でハイレベ
ルに立上る。即ち、矢印の時点がｆL とｆH の位相差が
最も小さくなる時点である。こうして位相一致検出回路
６は、位相差が最も小さくなる時点を検出し、ラッチ５
に位相一致信号Ｓ４を出力する。ラッチ５ではこの信号
により矢印の時点で位相比較回路４の出力をラッチし、
マルチプレクサ２はそのラッチ信号（選択信号）Ｓ５に
よって図５（ｅ）に示すようにｆL とｆH のいずれかの
信号を選択出力する。マルチプレクサ３で選択された信
号は分周器３で分周され、図５（ｆ）に示すように出力
クロックＳ２として出力される。なお、図５では簡単の
ために分周器３の分周比ｎを１としている。
図１の実施例の各部の信号波形を示した図で、図５
（ａ）は入力信号Ｓ１、図５（ｂ）は発振器１の出力信
号であるｆL の信号、図５（ｃ）は発振器２の出力信号
であるｆH の信号である。発振器１のｆL の周波数は入
力信号の周波数よりも小さく、発振器２のｆH の周波数
よりも大きく設定されている。この場合、ｆL ，ｆH の
周波数の丁度中間に入力信号の周波数が位置するように
設定することが望ましい。図５（ｄ）は位相一致検出回
路６の出力信号Ｓ４であり、ｆH の位相がｆL の位相を
追い抜く時点、つまり図中に矢印で示す時点でハイレベ
ルに立上る。即ち、矢印の時点がｆL とｆH の位相差が
最も小さくなる時点である。こうして位相一致検出回路
６は、位相差が最も小さくなる時点を検出し、ラッチ５
に位相一致信号Ｓ４を出力する。ラッチ５ではこの信号
により矢印の時点で位相比較回路４の出力をラッチし、
マルチプレクサ２はそのラッチ信号（選択信号）Ｓ５に
よって図５（ｅ）に示すようにｆL とｆH のいずれかの
信号を選択出力する。マルチプレクサ３で選択された信
号は分周器３で分周され、図５（ｆ）に示すように出力
クロックＳ２として出力される。なお、図５では簡単の
ために分周器３の分周比ｎを１としている。
【００１１】図６は図１の実施例の入力信号に対するｆ
H 、ｆL 及び出力クロックＳ２の位相誤差を示した図で
ある。図中右上りの線Ａは、入力信号に対するｆH の位
相誤差、右下りの線Ｂは入力信号に対するｆL の位相誤
差、太線で示す線Ｃは入力信号に対する出力クロックＳ
２の位相誤差である。また、ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 は
マルチプレクサ２が信号を切換えるタイミングを示し、
これは図５の矢印の時点に相当する。図６から明らかな
ように、図１５，図１６で説明したような急激な位相シ
フトは皆無となり、また全体の平均位相誤差も従来に比
べて小さくなっていることがわかる。
H 、ｆL 及び出力クロックＳ２の位相誤差を示した図で
ある。図中右上りの線Ａは、入力信号に対するｆH の位
相誤差、右下りの線Ｂは入力信号に対するｆL の位相誤
差、太線で示す線Ｃは入力信号に対する出力クロックＳ
２の位相誤差である。また、ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 は
マルチプレクサ２が信号を切換えるタイミングを示し、
これは図５の矢印の時点に相当する。図６から明らかな
ように、図１５，図１６で説明したような急激な位相シ
フトは皆無となり、また全体の平均位相誤差も従来に比
べて小さくなっていることがわかる。
【００１２】図７は本発明のＤＰＬＬ装置を情報再生装
置の同期クロック発生器として用いたときの構成例を示
したブロック図である。なお、この同期クロック発生器
はデータセパレータあるいはデータシンクロナイザとも
呼ばれる。図７の入力信号としては、情報が記録された
ディスク，テープ，カードなどから再生された信号、あ
るいはシリアルでデジタル通信された信号である。ま
た、７は入力信号にパルスが入力されたときのみ分周器
３の出力Ｓ６を位相比較器４に出力するパルスゲートで
ある。このパルスゲート７の回路例を図８に示す。ま
た、８は位相比較回路４に入力される２つの信号Ｓ６と
Ｓ７の信号の位相差を補正するためのディレイ回路であ
る。なお、図７において、９はモノマルチバイブレー
タ、１０はラッチである。このようにＤＰＬＬ装置を情
報再生装置の同期クロック発生器として使用した場合、
従来のような激しい位相シフトは発生しないので、周波
数誤差や位相誤差が増大することはなく、装置の性能を
向上することができる。また、位相誤差が小さくなるた
め、動作周波数を高くする必要がなくなり、低い周波数
での使用が可能である。
置の同期クロック発生器として用いたときの構成例を示
したブロック図である。なお、この同期クロック発生器
はデータセパレータあるいはデータシンクロナイザとも
呼ばれる。図７の入力信号としては、情報が記録された
ディスク，テープ，カードなどから再生された信号、あ
るいはシリアルでデジタル通信された信号である。ま
た、７は入力信号にパルスが入力されたときのみ分周器
３の出力Ｓ６を位相比較器４に出力するパルスゲートで
ある。このパルスゲート７の回路例を図８に示す。ま
た、８は位相比較回路４に入力される２つの信号Ｓ６と
Ｓ７の信号の位相差を補正するためのディレイ回路であ
る。なお、図７において、９はモノマルチバイブレー
タ、１０はラッチである。このようにＤＰＬＬ装置を情
報再生装置の同期クロック発生器として使用した場合、
従来のような激しい位相シフトは発生しないので、周波
数誤差や位相誤差が増大することはなく、装置の性能を
向上することができる。また、位相誤差が小さくなるた
め、動作周波数を高くする必要がなくなり、低い周波数
での使用が可能である。
【００１３】図９は図１あるいは図７に示した位相比較
回路４の改良例を示したブロック図である。この回路は
１クロック毎に２つの入力信号ａ，ｂの位相差を判定
し、その判定結果によりアップあるいはダウンのいずれ
かのパルスを出力する位相比較回路１１を備えている。
このアップ，ダウンパルスはアップダウンカウンタ１２
へ出力されるが、アップダウンカウンタ１２は積分効果
を有するため、アナログＰＬＬにおけるループフィルタ
の役割を果たす。
回路４の改良例を示したブロック図である。この回路は
１クロック毎に２つの入力信号ａ，ｂの位相差を判定
し、その判定結果によりアップあるいはダウンのいずれ
かのパルスを出力する位相比較回路１１を備えている。
このアップ，ダウンパルスはアップダウンカウンタ１２
へ出力されるが、アップダウンカウンタ１２は積分効果
を有するため、アナログＰＬＬにおけるループフィルタ
の役割を果たす。
【００１４】図１１は本発明の他の実施例を示したブロ
ック図である。図１の実施例は２つの固定した周波数の
発振器を用いたが、本実施例は発振器１３ａ，１３ｂ…
１３ｍとして示すように３つ以上の発振器を設け、これ
をマルチプレクサ１４で切換えるようにした例である。
この実施例によれば、コントローラによってレンジを切
換えることによって、より広い周波数範囲をカバーする
ことができる。また、図１２に示すように２つあるいは
３つ以上のシンセサイザを切換えることによっても、図
１１の例のように多数の発振器を用いるのと同じ効果を
得ることができる。なお、図１２では２つのシンセサイ
ザ１５ａ，１５ｂをコントローラによって切換える例を
示している。
ック図である。図１の実施例は２つの固定した周波数の
発振器を用いたが、本実施例は発振器１３ａ，１３ｂ…
１３ｍとして示すように３つ以上の発振器を設け、これ
をマルチプレクサ１４で切換えるようにした例である。
この実施例によれば、コントローラによってレンジを切
換えることによって、より広い周波数範囲をカバーする
ことができる。また、図１２に示すように２つあるいは
３つ以上のシンセサイザを切換えることによっても、図
１１の例のように多数の発振器を用いるのと同じ効果を
得ることができる。なお、図１２では２つのシンセサイ
ザ１５ａ，１５ｂをコントローラによって切換える例を
示している。
【００１５】
【発明の効果】以上説明したように本発明は、次の効果
がある。 （１）従来のＤＰＬＬの課題であった急激な周波数シフ
トや位相シフトの発生を完全に防止することができる。 （２）従来に比べ平均位相誤差を小さくでき、これによ
って従来は出力信号の周波数よりもずっと高い周波数の
基準クロックで動作させなければならなかったが本発明
はその１／２以下の周波数で動作させることができる。 （３）クロックの欠落や余分なクロックの発生を防止す
ることができる。 （４）以上により、前述したＤＰＬＬの４つの利点を享
受することができる。また、従来は使えなかった高速転
送レートの情報再生装置においても、ＤＰＬＬを使用す
ることができ、装置の性能を向上することができる。
がある。 （１）従来のＤＰＬＬの課題であった急激な周波数シフ
トや位相シフトの発生を完全に防止することができる。 （２）従来に比べ平均位相誤差を小さくでき、これによ
って従来は出力信号の周波数よりもずっと高い周波数の
基準クロックで動作させなければならなかったが本発明
はその１／２以下の周波数で動作させることができる。 （３）クロックの欠落や余分なクロックの発生を防止す
ることができる。 （４）以上により、前述したＤＰＬＬの４つの利点を享
受することができる。また、従来は使えなかった高速転
送レートの情報再生装置においても、ＤＰＬＬを使用す
ることができ、装置の性能を向上することができる。
【図１】本発明のＤＰＬＬ装置の一実施例を示したブロ
ック図である。
ック図である。
【図２】図１の実施例の位相比較回路の一例を示した回
路図である。
路図である。
【図３】その位相比較回路の他の例を示した回路図であ
る。
る。
【図４】図１の実施例の位相一致検出回路の一例を示し
た回路図である。
た回路図である。
【図５】図１の実施例の各部の信号波形を示したタイム
チャートである。
チャートである。
【図６】図１の実施例の位相誤差を示した特性図であ
る。
る。
【図７】本発明のＤＰＬＬ装置を情報再生装置の同期ク
ロック発生器に使用したときの構成例を示したブロック
図である。
ロック発生器に使用したときの構成例を示したブロック
図である。
【図８】図７の同期クロック発生器のパルスゲートの一
例を示した回路図である。
例を示した回路図である。
【図９】図１の実施例の位相比較回路の更に改良例を示
したブロック図である。
したブロック図である。
【図１０】図９の位相比較回路４内に設けられた位相比
較回路１１を更に詳細に示した回路図である。
較回路１１を更に詳細に示した回路図である。
【図１１】本発明の他の実施例を示したブロック図であ
る。
る。
【図１２】本発明の更に他の実施例を示したブロック図
である。
である。
【図１３】従来のパルス付加、パルス削除を行う方式の
ＤＰＬＬを示したブロック図である。
ＤＰＬＬを示したブロック図である。
【図１４】従来の周波数を切換える方式のＤＰＬＬを使
用したＦＳＫ復調器を示したブロック図である。
用したＦＳＫ復調器を示したブロック図である。
【図１５】図１４のＤＰＬＬの位相誤差の変化を示した
特性図である。
特性図である。
【図１６】図１５の半分の周期で位相比較及び選択を行
ったときの位相誤差の変化を示した特性図である。
ったときの位相誤差の変化を示した特性図である。
１ａ，１ｂ 発振器 ２ マルチプレクサ ３ 分周器 ４ 位相比較回路 ５ ラッチ ６ 位相一致検出回路 １３ａ〜１３ｍ 発振器 １５ａ，１５ｂ シンセサイザ
Claims (3)
- 【請求項１】 入力信号の周波数よりも高い周波数の信
号を出力する第１基準信号発生手段と、入力信号の周波
数よりも低い周波数の信号を出力する第２基準信号発生
手段と、該第１及び第２基準信号発生手段の出力信号の
位相差を検出する検出手段とを備え、第１，第２基準信
号発生手段の出力信号の位相差が略最小になった時点に
おいて、前記入力信号に対する位相差を検出し、その結
果に従って第１，第２基準信号発生手段のいずれかの出
力信号を選択出力することを特徴とするＤＰＬＬ装置。 - 【請求項２】 前記第１，第２基準信号発生手段の周波
数は、入力信号の周波数がほぼその中間に位置するよう
に設定されていることを特徴とする請求項１のＤＰＬＬ
装置。 - 【請求項３】 それぞれ異なる周波数の信号を発生する
３つ以上の基準信号発生手段を有し、この中から２つの
基準信号発生手段が選択して使用されることを特徴とす
る請求項１のＤＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261420A JPH0575448A (ja) | 1991-09-13 | 1991-09-13 | Ｄｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261420A JPH0575448A (ja) | 1991-09-13 | 1991-09-13 | Ｄｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575448A true JPH0575448A (ja) | 1993-03-26 |
Family
ID=17361628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261420A Pending JPH0575448A (ja) | 1991-09-13 | 1991-09-13 | Ｄｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815541A (en) * | 1995-12-15 | 1998-09-29 | Nec Corporation | Digital phase locked loop assembly |
-
1991
- 1991-09-13 JP JP3261420A patent/JPH0575448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815541A (en) * | 1995-12-15 | 1998-09-29 | Nec Corporation | Digital phase locked loop assembly |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7295139B2 (en) | Triggered data generator | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| EP0600680B1 (en) | Harmonic lock detector | |
| US6249188B1 (en) | Error-suppressing phase comparator | |
| US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
| KR19980019638A (ko) | 데이터 분리 회로 | |
| JPS5810018B2 (ja) | デイジタル位相比較器 | |
| US5471502A (en) | Bit clock regeneration circuit for PCM data, implementable on integrated circuit | |
| US6249560B1 (en) | PLL circuit and noise reduction means for PLL circuit | |
| JPH0575448A (ja) | Ｄｐｌｌ装置 | |
| US4580100A (en) | Phase locked loop clock recovery circuit for data reproducing apparatus | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| US4424536A (en) | Data exchange circuit for a magnetic memory apparatus | |
| JPH08154090A (ja) | 同期信号発生装置 | |
| CA1254270A (en) | Phase-locked loop | |
| JP3003471B2 (ja) | クロック切替回路 | |
| JPS6333739B2 (ja) | ||
| JP2542933B2 (ja) | 時間軸補正回路 | |
| JP3144735B2 (ja) | 同期信号発生器 | |
| JP2556542B2 (ja) | 同期回路 | |
| JP2533371Y2 (ja) | 多相クロック発生回路 | |
| JPH0322773A (ja) | 位相同期型発振回路 | |
| JPS5915218B2 (ja) | 位相ロツクル−プ回路 | |
| JP2912680B2 (ja) | デジタル位相同期装置 | |
| JP3132583B2 (ja) | 位相検出回路 |