JPH0386993A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に形成された半導体記憶装置に関
し、特にデータ入力端子とデータ出力端子とが共通の端
子として設けられた半導体記憶装置に関する。

〔従来の技術〕

読み出し及び書、き込み動作の可能な半導体記憶装置（
以下ＲＡＭと記す）は大容量かつ高速動作可能な記憶装
置として多用されている。このようなＲＡＭにおいては
外部端子数を減少させ、かっ外部のデータバスとの接続
の整合を取るためにデータ入力端子とデータ出力端子と
を共通のデータ入出力（Ｉｌｏ）端子として設けること
が慣用されている。すなわち、データＩ１０端子はＲＡ
Ｍ内部において、データ入力回路に接続されるとともに
データ出力回路に接続される。データ入力回路は外部か
ら供給される書込み制御信号（Ｗｌ）が活性レベルの時
に動作状態とされ、その時のデータＩ１０端子の論理レ
ベルに従った書込みデータをメモリセルアレイに供給し
、書込み動作を行なう。他方データ出力回路は外部から
供給される読み出し制御信号（ＯＥ）が活性レベルでか
つ上記書込み制御信号が不活性レベルの時に付勢され、
フリップフロップから読み出されたデータをデータＩ１
０端子へ出力する。

上述のＲＡＭではデータ入力回路は書き込み制御信号の
状態のみによって制御されている。

すなわち、書込み動作中は、書込み制御信号（ＷＥ、）
の活性レベルによりデータ出力回路の動作舎不能にし、
読出し制御信号（ＯＥ）が活性レベルとなっても読出し
動作は行なわれないので、外部よりデータＩ１０端子に
印加されているデータレベルがＲＡＭの読出しデータに
よって異常になることはない。

しかし、読出し動作中は読み出し制御信号でデータ入力
回路の動作を不能にしてはおらず、書込み制御信号（Ｗ
Ｅ）は不活性レベルで読出し制御信号（στ）を活性レ
ベルとした場合、読出し制御信号（６１）を再び不活性
レベルとして読出し動作が完了するまでは書込み制御信
号（ＷＥ）を活性レベルにすることを使用条件上で禁止
することにより、読出し動作中のデータ出力端子上のデ
ータがＲＡＭ内へ誤って書込まれることを防いでいる。

しかしながら、データ出力回路は外部負荷を高速で駆動
する必要上、電流能力の大きい出力トランジスタが用い
られており、データ出力回路がデータＩ１０端子に新た
なデータを出力する時はデータ出力回路には大きな動作
電流が流れる。例えば、データ出力がハイレベルからロ
ーレベルに変化する時にはデータ出力回路の出力トラン
ジスタによってデータＩ１０端子の電荷はＲＡＭ内部の
接地線を介して接地レベルへと放電される。このような
データ出力回路によって生ずる大きな動作電流はＲＡＭ
内部の電源、接地配線に流れ、この内部の電源接地配線
の電位を一時的に変動させる。他方上記書込み制御信号
は比較的小振巾のいわゆるＴＴＬレベルであり、ＲＡＭ
内部のインバータ等の入力回路によって受けられ、この
入力回路によって論理レベルが判別されるとともにＲＡ
Ｍ内部で用いられるＭＯＳレベルに変換される。

この書込み制御信号を受ける入力回路もＲＡＭ内で上記
出力回路に接続する電源線、接地線に接続されている。

このため、出力回路の動作電流によって生ぜしめられた
電源線、接地線の電位変動はそのまま書込制御信号の入
力された入力回路に伝達され、入力回路の誤動作を起さ
せる。例えば、データ出力回路がデータＩ１０端子をノ
・イレベルからローレベルに駆動する時は、データ出力
回路を介して内部接地線に大きな電荷が流れ、接地線の
電位が上昇する。この時、書き込み制御信号が高レベル
の不活性レベルにあったとすると、入力回路の接地電位
の上昇のため、この入力回路はＴＴＬレベルの高レベル
の書込み制御信号を誤って低レベルと認識し、データ入
力回路を読み出し期間中に付勢してしまい、データ入力
回路とデータ出力回路との間でデータの競合を起こし、
ＲＡＭを誤動作させてしまうという欠点を有していた。

〔発明が解決しようとする課題〕

上述のように従来の半導体記憶装置は、読み出し動作時
に発生する電源線、接地線の電位変動によってデータ書
込み回路が誤動作をし易いという欠点を有している。

したがって本発明の目的は、読み出し時にデータ入力回
路が誤動作することのない半導体記憶装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明による半導体記憶装置は、複数の読出し及び書込
みの可能なメモリセルを有するメモリセルアレイと、該
メモリセルアレイの少なくとも１つのメモリセルを選択
する選択手段と、書込み時に外部から与えられたデータ
を上記フリップフロップに書込む書込み回路と、読出し
時に上記フリップフロップのデータを外部に出力する読
み出し回路と、書込み制御信号と読出し制御信号を受け
、書込み制御信号が活性レベルで読出し制御信号が非活
性レベルの時にのみ上記書込み回路を動作状態とする第
１の制御回路と、上記読出し制御信号が活性レベルで上
記書込み制御信号が不活性レベルの時に上記読出し回路
を動作状態とする第２の制御回路とを有する。

本発明によれば、第１の制御回路は書込み制御信号と読
出し制御信号の双方を受け、読出し制御信号が活性レベ
ルの時、すなわち読出し時には書込み制御信号がたとえ
活性レベルとなっても書込み回路を動作状態とはしない
ように構成されている。従って本発明の記憶装置では、
読出し時に電源ノイズ等によって書込み制御信号が誤っ
て非活性レベルから活性レベルと等価的になっても、書
込み回路は依然として非動作状態とされ、読出しデータ
と書込みデータの競合等による誤動作を効果的に防止で
きる。

〔従来例〕

従来の半導体記憶装置の一例をダイナミックＲＡＭを例
に第３図を参照して説明する。

メモリセルアレイ１０には多数のメモリセルＭＣが行及
び列のマトリクス状に配置され、行方向にワード線ＷＬ
が、列方向にビット線ＢＬが配置されている。行デコー
ダ１１は行アドレス信号ＸＡＤを受けてワード線ＷＬの
１つを選択する。

列デコーダ１２は列アドレス信号ＹＡＤを受けてビット
線ＢＬの１つを列選択回路を介して内部パスラインＤＢ
に接続する。

内部パスラインＤＢはデータ出力バッファ４の入力と、
データ入力バッファ３の出力に接続されている。データ
人力バッファ３の入力及びデータ出力バッファ４の出力
はデータ入出力端子Ｉ１０に接続されている。外部から
供給される書込み制御信号ＷＥは入力インバータ５に印
加されるとともに、外部から供給される読出し制御信号
σ百とともにデータ出力制御回路２に入力されている。

ＷＥ、σｉは共にＴＴＬ　（０〜３Ｖ）レベルの信号で
ある。入力インバータ５の出力ＷＥはデータ入力制御回
路１に入力される。データ入力制御回路１）［力ＷＥの
高レベルに応答して制御信号φ１を出力し、データ人力
バッファ３を付勢する。

データ出力制御回路２はＷＥ′が高レベルでＯＥが低レ
ベルの時に制御信号φ。を出力し、データ出力バッファ
４を付勢する。電源パッド１４．４５はそれぞれ接地電
位（ＧＮＤ）、電源電位（ＶＣＣ）を外部から受け、接
地配線１６．電源配線１７にそれぞれ接続される。接地
配線１６．電源配線１７は各回路に図示のように電源電
位（ＶＣＣ）、接地電位（ＧＮＤ）を供給する。抵抗Ｒ
１，Ｒ２は各配線１６．１７のパッド１４，１５に対す
る等偏曲な抵抗を示したものである。

この回路は、書込み動作を行なう場合、書込み制御信号
■を低レベルにすることによりデータ入力制御回路１を
動作させ、データ人力バッファ３を通じてデータ入出力
端子Ｉ１０に外部より印加すれているデータをメモリセ
ルアレイ１０に伝達する。

読出し動作を行なう場合は、読出し制御信号σｉを低レ
ベルにすることによりデータ出力制御回路２を動作させ
、データ出力バッファ４を通じてメモリセルアレイ１０
からのデータをデータ入出力端子Ｉ１０に出力する。

書込み動作中は、高レベルの書込み制御信号ＷＥ−によ
りデータ出力制御回路２の動作を不能にし、読出し制御
信号ＯＲが低レベルとなっても読出し動作は行なわれな
いので、外部よりデータ入出力端子Ｉ１０に印加されて
いるデータレベルが読出しデータによって異常になるこ
とはない。

しかし、読出し動作中は制御信号ＯＥによってデータ入
力制御回路ｌの動作を不能にしてはおらず、書込み制御
信号ＷＥは高レベルで読出し制御信号百〇を低レベルと
した場合、読出し制御信号ＯＥを再び高レベルとして読
出し動作が完了するまでは書込み制御信号ＷＥを低レベ
ルにすることを使用条件上で禁止することにより、読出
し動作中のデータ入出力端子Ｉ１０上のデータが書込ま
れることを防いでいる。

この記憶装置では、読み出し時に、データ出力バッファ
４の出力トランジスタ（図示せず）は、データ入出力端
子Ｉ１０に接続される外部負荷に対し高速なデータ出力
を要求されるため大きな電流能力が必要となり、読出し
動作時に出力トランジスタを介して大きな電流が流れ、
電源線１７あるいは接地線１６への雑音となる。

書込制御信号■が高レベルの時、この接地線１６への雑
音がデータ入力制御回路１及びインバータ８の！地線１
６に入ると、インバータ８ＯＮチヤネルＭＯ８型のトラ
ンジスタＱＮ１のゲート・ソース間の電位差が減少し、
トランジスタＱＮＩの電流能力を低下させ、Ｐチャネル
ＭＯ８型のトランジスタＱＰ＋の電流能力が勝ると、本
来低レベルであるべき出力ＷＥのレベルが高レベルとな
り、データ入力制御回路１が誤作動をする。

また、ＴＬＬレベルの外部入力の信号の高レベルは最小
で２．４ｖで電源レベルであるＭＯＳレベルである内部
信号の高レベルに比、べ非常に低いため、接地ラインへ
の雑音により誤作動を起こしやすい。

〔実施例〕

次に本発明の第１の実施例について第１図を参照して説
明する。

路５′に置き代えることによって実現できる。なお、第
１図において、第３図の構成素子と対応するものは同一
もしくは類似の参照符号によって示し、それらの詳細な
説明は略す。

ＮＯＲ回路はＰチャンネルトランジスタＱ、３゜ＱＰ４
とＮチャンネルトランジスタＱＮ３１　ＱＮ４によって
構成される。

（低レベル） のとき非活性レベルとなる信号を ＷＥ’を出力する。このＮＯＲ回路５′の出力信号ＷＥ
’が活性レベルのとき活性（高）レベルのデータ入力制
御信号φ、によりデータ人力バッファ３を動作状態とし
、ＮＯＲ回路５′の出力信号が非活性（低）レベルのと
き非活性（低）レベルのデータ入力制御信号φ１により
データ人力バッファ３を非動作状態とするデータ入力制
御回路１と、読出し制御信号ＯＥが活性（低）レベルの
とき活性（高）レベルのデータ出力制御信号φ。により
データ出力バッファ４を動作状態とし書込み制御信号Ｗ
Ｅが活性（低）レベルのとき非活性（低）レベルのデー
タ出力制御信号φ。によりデータ出力バッファ４を非動
作状態とするデータ出力制御回路２とを有する構成とな
っている。

すなわち、この実施例においては、ＮＯＲ回路５′、デ
ータ入力制御回路１及びデータ出力制御回路２により、
書込み制御信号ＷＥ−が活性レベルのときデータ人力バ
ッファ３を動作状態とすると共にデータ出力バッファ４
を非動作状態とする書込み制御手段と、読出し制御信号
でτが活性レベルのときデータ出力バッファ４を動作状
態とすると共にデータ人力バッファ３を非動作状態とす
る読出し制御手段とを形成している。

第４図にデータ出力制御回路１．ＮＯＲ回路５′、デー
タ出力制御回路２′に係わる部分の構成を示す。データ
出力制御回路２はＷＥ−が入力されたインバータ２２と
インバータ２２の出力とＯＥが入力され、その出力から
信号φ。が取り出されるＮＯＲ回路２１とを有する。

データ入力制御回路ｌは継続接続されたインバータ２３
．２４を有し、信号ＷＥ’を遅延させて信号φ１を生成
している。

第５図にデータ人力バッファ３およびデータ出力バッフ
ァ４の構成例を示す。

データ出力バッファ４はＮチャンネルトランジスタＱＮ
９とＮチャンネルトランジスタＱＮ８によって構成され
る出力インバータと、インバータ３５゜３８．３９とＮ
ＡＮＤ回路３６．３７によって構成される制御部とを有
する。この制御部は信号φ。

が低レベルの時にトランジスタＱＮｊ、　ＱＮ９のゲー
トが低レベルとなり出力インバータをハイインピーダン
ス状態とし、信号φ。が高レベルの時にバスＤＢのレベ
ルによってトランジスタＱＮ。

Ｑ　Ｎ９の一方がオン、他方がオンとなる。出力インバ
ータのトランジスタＱＮｓのソースは接地線１６に、ト
ランジスタＱＮｓのドレインは電源線１７に接続されて
いる。データ人力バッファ３はフリップフロップを構成
するインバータ３１．３２と、入力バッファとしてのイ
ンバータ３４と、書込み用ＣＭＯ３）ランスファーゲー
トを構成するＰチャンネルトランジスタＱＰ７とＮチャ
ンネルトランジスタＱＮ６と、データ取り出し用ＣＭＯ
３）ランスファーゲートを構成するＰチャンネルトラン
ジスタＱＰ５とＮチャンネルトランジスタＱＮと、信号
φ１の反転信号を生成するインバータ３３とを有する。

データ人力バッファ３は信号φ、が低レベルの時に端子
Ｉ１０のデータをフリップフロップ（３１，３２）に書
き込み、信号が高レベルになるとフリップフロップ（３
１，３２）にラッチされたデータをトランスファーゲー
）（ＱＮ５゜Ｑ、、）を介してデータバスＤＢに伝達し
、メモリセルへの書込みを行なう。

次に、この実施例の動作について説明する。

データ入力制御回路１は、外部からの書込み制御信号Ｗ
Ｅ、読出し制御信号ＯＥの入力条件によりデータ入力制
御信号φ１によりデータ人力バッファ３の動作・非動作
を制御し、データ入出力端子Ｉ１０に外部より印加され
ているデータをメモリセルアレイ１０に伝エル。

データ出力制御回路２は、書込み制御信号可百、読出し
制御信号ＯＥの入力条件によりデータ出力制御信号φ。

によりデータ出力バッファ４の動作・非動作を制御し、
メモリセルアレイ１０からのデータをデータ入出力端子
Ｉ１０に出力する。

書込制御信号ＷＥが高レベル、読出し制御信号ＯＥが低
レベルで読出し動作に入った場合、データ出力制御信号
φ。が高レベル（活性レベル）となる。

この時、読出し動作による接地線１６への雑音が書込み
制御信号Ｗτ及びデータ出力制御信号φ。を入力するＮ
ＯＲ回路５′接地線１６に接続する接地端すなわちトラ
ンジスタｑＮｊ、　ＱＮ４のソースに加わっても、デー
タ出力制御信号φ。の高レベルは電源レベルであり、Ｎ
ＯＲ回路５′のＰチャネルのトランジスタＱＰ４は遮断
状態、ＮチャネルのトランジスタＱＮ４は導通状態であ
るので、出力ＷＥ’は低レベルにクランプされて高レベ
ルとなることはなく、データ入力制御回路１が誤作動す
ることはない。なお、この時出力ＷＥ’の低レベルは接
地線１６の電位を設定する手段と、接地レベルより多少
高くなるが、内部信号である出力ＷＥ’は０〜５Ｖの振
巾のＭＯＳレベルであり、出力ＷＥ’は依然としてＭＯ
Ｓレベルの低レベルにあり、何ら問題は生じない。

第２図は本発明の第２の実施例のブロック図である。

この実施例においては、データ入力制御回路１の出力信
号φ１とデータ出力制御信号φ。とで論理回路６で論理
をとってデータ入力制御信号φ１２を生成し、このデー
タ入力制御信号φＩ２によりデータ人力バッファ３の動
作・非動作を制御する構成となっている。

書込み制御信号ＷＥが高レベル、読出し制御信号ＯＦが
低レベルで読出し動作に入った場合、データ出力制御信
号φ。は高レベルとなり、データ入力制御回路１の出力
信号φ１のレベルにかかわらずデータ入力制御信号φＩ
２は低レベル固定となりデータ人カバ、ファ３は非動作
状態となるため、読出し動作による接地ラインへの雑音
によりデータ入力制御回路１が誤作動してもデータ入力
バッファ３は誤作動しない。

〔発明の効果〕

以上説明したように本発明は、読出し動作中にデータ出
力制御信号により書込み動作を不能とする構成とするこ
とにより、読出し動作時に発生する接地ラインへの雑音
による誤書き込みを防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の半
導体記憶装置の一例を示すブロック図、第４図は第１図
のデータ入力制御回路及びデータ出力制御回路の構成例
を示すブロック図、第５図は第１図のデータ人力バッフ
ァ、データ出力バッファの構成例を示す図である。 ｌ・・・・・・データ入力制御回路、２・・・・・・デ
ータ出力制御回路、３・・・・・・データ人力バッファ
、４・・・・・・データ出力バッファ、１０・・・・・
・メモリセルアレイ。

Claims (1)

1. 【特許請求の範囲】 １、複数の読み出し及び書込みの可能なメモリセルを有
   するメモリセルアレイと、該メモリセルアレイの少なく
   とも１つのメモリセルを選択する選択手段と、書込み制
   御信号を受ける第１の入力手段と、読出し制御信号を受
   ける第２の入力手段と、データ入出力端子と、書込み動
   作時にデータ入出力端子に与えられたデータを選択され
   たメモリセルに書込む書込み回路と、読出し動作時に前
   記選択されたメモリセルからのデータを前記入出力端子
   に出力する読出し回路と、前記第１及び第２の入力手段
   に接続され前記書込み制御信号が非活性レベルで前記読
   出し制御信号が活性レベルの時にのみ前記読出し回路を
   付勢する第１の制御回路と、前記第１の入力手段および
   前記第１の制御回路に接続し、前記書込み制御信が非活
   性レベルで前記第１の制御回路の出力が活性レベルの時
   に前記書込み回路を付勢する第２の制御回路を有する半
   導体記憶装置。 ２、前記第２の制御回路は第１の入力が前記第１の入力
   手段に接続され第２の入力が前記第１の制御回路の出力
   に接続されされたＮＯＲ回路を有することを特徴とする
   特許請求の範囲第１項に記載の半導体記憶装置。 ３、前記第１の制御回路は入力が第１の入力手段に接続
   された第１のインバータと、第１の入力が前記第１のイ
   ンバータの出力に接続され第２の入力が前記第２の入力
   手段に接続されたＮＯＲ回路を有することを特徴とする
   特許請求の範囲第１項に記載の半導体記憶装置。 ４、前記読出し回路、書込み回路、第１及び第２の制御
   回路に共通に接続した電源配線および接地配線を有する
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   記憶装置。 ５、前記書込み回路はフリップフロップと、前記入出力
   端子のデータに応じて前記フリップフロップの状態を設
   定する手段と、前記フリップフロップの状態に応じて前
   記選択されたメモリセルの状態を設定する手段とを有す
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体記憶装置。 ６、前記メモリセルアレイは行方向に配された複数のワ
   ード線と、列方向に配された複数のビット線とを有し、
   前記選択手段は前記ワード線の１つを選択する行デコー
   ダと、前記ビット線の少なくとも１つを選択する列デコ
   ーダを有することを特徴とする特許請求の範囲第１項に
   記載の半導体記憶装置。 ７、複数の読出し及び書込みの可能なメモリセルを有す
   るメモリセルと、該メモリセルアレイの少なくとも１つ
   のメモリセルを選択する選択手段と、書込み時に外部か
   ら与えられたデータを前記選択されたメモリセルに書込
   む書込み回路と、読出し時に前記選択されたメモリセル
   のデータを外部に出力する読み出し回路と、書込み制御
   信号と読出し制御信号を受け、書込み制御信号が活性レ
   ベルで読出し制御信号が非活性レベルの時にのみ前記書
   込み回路を動作状態とする第１の制御回路と、前記読出
   し制御信号が活性レベルで上記書込み制御信号が不活性
   レベルの時に上記読出し回路を動作状態とする第２の制
   御回路とを有することを特徴とする半導体記憶装置。