JPH0575026A - 抵抗素子の製造方法 - Google Patents
抵抗素子の製造方法Info
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- JPH0575026A JPH0575026A JP23211791A JP23211791A JPH0575026A JP H0575026 A JPH0575026 A JP H0575026A JP 23211791 A JP23211791 A JP 23211791A JP 23211791 A JP23211791 A JP 23211791A JP H0575026 A JPH0575026 A JP H0575026A
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- polysilicon film
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Abstract
(57)【要約】
【目的】後工程での熱処理による抵抗値変動を抑えると
ともに高抵抗のポリシリコン膜の抵抗値制御を簡略化
し、抵抗素子の完全平坦化を図る。 【構成】半導体基板１に、一定の曲率を持った溝を形成
し、熱酸化膜４および窒化膜５を順次形成したのちポリ
シリコン膜６を溝に充填し、前記溝以外の表面のポリシ
リコン膜６はエッチバックによって除去し、さらにポリ
シリコン膜６の上に窒化膜８を形成し、この窒化膜８上
にＣＶＤ膜９を形成し、前記ポリシリコン膜６上にコン
タクト窓を形成し、このコンタクト窓上にアルミニウム
配線10を形成する。
ともに高抵抗のポリシリコン膜の抵抗値制御を簡略化
し、抵抗素子の完全平坦化を図る。 【構成】半導体基板１に、一定の曲率を持った溝を形成
し、熱酸化膜４および窒化膜５を順次形成したのちポリ
シリコン膜６を溝に充填し、前記溝以外の表面のポリシ
リコン膜６はエッチバックによって除去し、さらにポリ
シリコン膜６の上に窒化膜８を形成し、この窒化膜８上
にＣＶＤ膜９を形成し、前記ポリシリコン膜６上にコン
タクト窓を形成し、このコンタクト窓上にアルミニウム
配線10を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコン抵抗素子
を基板埋め込み型にして抵抗体のコーナー部の電界集中
を緩和することで耐圧を向上させ、またポリシリコン抵
抗素子を窒化膜で覆いポリシリコン膜内にドープされた
不純物の拡散を抑えることで抵抗値の制御性を簡単に
し、さらに微細プロセスの配線工程での断線対策に大き
く寄与する平坦化を可能にした抵抗素子の製造方法に関
するものである。
を基板埋め込み型にして抵抗体のコーナー部の電界集中
を緩和することで耐圧を向上させ、またポリシリコン抵
抗素子を窒化膜で覆いポリシリコン膜内にドープされた
不純物の拡散を抑えることで抵抗値の制御性を簡単に
し、さらに微細プロセスの配線工程での断線対策に大き
く寄与する平坦化を可能にした抵抗素子の製造方法に関
するものである。
【０００２】
【従来の技術】従来、抵抗素子としては、形成方法の簡
単な拡散抵抗やイオン注入抵抗が多用されており、ポリ
シリコン抵抗は抵抗値の制御が困難なため、不純物をド
ープした場合は数ｋΩ程度の抵抗素子かもしくは、不純
物をドープせずに数百ｋΩ以上の高抵抗としての使用が
殆どである。多くの回路ではアルミニウム配線との組み
合わせでジャンパーもしくはポリシリコン配線としての
使用が多く、実際の回路構成用の負荷抵抗としての使用
は少なく、高抵抗の負荷が必要な場合はシート抵抗の高
い拡散抵抗もしくはイオン注入抵抗を使用していた。し
かし、近年のドライバー駆動回路などでは、高耐圧抵抗
でしかも電流能力の高い抵抗素子つまり、ピンチオフ電
圧の高い抵抗素子を採用する場合があり、今迄の拡散抵
抗素子のピンチオフ電圧の限界から、ポリシリコン抵抗
素子を回路の負荷として使用する場合が一般的になりつ
つある。以下に、一般的なポリシリコンを用いた高抵抗
素子の製造方法と構造について図７および図８を参照し
ながら説明する。
単な拡散抵抗やイオン注入抵抗が多用されており、ポリ
シリコン抵抗は抵抗値の制御が困難なため、不純物をド
ープした場合は数ｋΩ程度の抵抗素子かもしくは、不純
物をドープせずに数百ｋΩ以上の高抵抗としての使用が
殆どである。多くの回路ではアルミニウム配線との組み
合わせでジャンパーもしくはポリシリコン配線としての
使用が多く、実際の回路構成用の負荷抵抗としての使用
は少なく、高抵抗の負荷が必要な場合はシート抵抗の高
い拡散抵抗もしくはイオン注入抵抗を使用していた。し
かし、近年のドライバー駆動回路などでは、高耐圧抵抗
でしかも電流能力の高い抵抗素子つまり、ピンチオフ電
圧の高い抵抗素子を採用する場合があり、今迄の拡散抵
抗素子のピンチオフ電圧の限界から、ポリシリコン抵抗
素子を回路の負荷として使用する場合が一般的になりつ
つある。以下に、一般的なポリシリコンを用いた高抵抗
素子の製造方法と構造について図７および図８を参照し
ながら説明する。
【０００３】図に示すように、半導体基板21、熱酸化膜
22、ポリシリコン膜23、ＣＶＤ酸化膜24、アルミニウム
電極25、段差26で構成されたポリシリコン抵抗の製造方
法については既に周知の事実であるため簡単に説明す
る。まず、半導体基板21上に図示のごとく熱酸化膜22を
形成し、その後表面の洗浄を行なったのち、ＬＰ−ＣＶ
Ｄ技術によりポリシリコン膜23を成長させ、目標とする
シート抵抗値になるよう不純物をドープし裏面処理を行
なう。その後、所望する抵抗素子のパターニングをフォ
トリソ技術およびドライエッチ技術により形成する。こ
のとき、抵抗素子の抵抗幅はその加工精度により決定さ
れる。その後、パシベーション膜としてＣＶＤ酸化膜24
を成長させ、電極取り出し用のコンタクト窓を開口し、
アルミニウム電極25をスパッタ技術、フォトリソ技術、
ドライエッチ技術を駆使することで形成する。
22、ポリシリコン膜23、ＣＶＤ酸化膜24、アルミニウム
電極25、段差26で構成されたポリシリコン抵抗の製造方
法については既に周知の事実であるため簡単に説明す
る。まず、半導体基板21上に図示のごとく熱酸化膜22を
形成し、その後表面の洗浄を行なったのち、ＬＰ−ＣＶ
Ｄ技術によりポリシリコン膜23を成長させ、目標とする
シート抵抗値になるよう不純物をドープし裏面処理を行
なう。その後、所望する抵抗素子のパターニングをフォ
トリソ技術およびドライエッチ技術により形成する。こ
のとき、抵抗素子の抵抗幅はその加工精度により決定さ
れる。その後、パシベーション膜としてＣＶＤ酸化膜24
を成長させ、電極取り出し用のコンタクト窓を開口し、
アルミニウム電極25をスパッタ技術、フォトリソ技術、
ドライエッチ技術を駆使することで形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来例の構成では、図７、図８に示す如くポリシリコン膜
23と半導体基板21との絶縁のために使用している熱酸化
膜22は高耐圧の抵抗素子形成時に酸化膜の破壊を考えて
使用する電圧により膜厚を増加させることで酸化膜破壊
を防止していた。また、形成されたポリシリコン膜23の
断面は図８に示すように長方形になっており、高電圧の
場合は特に角の部分での電界集中が発生し、抵抗体の不
良の原因になる場合があった。また、抵抗値を決定する
バロメータとして抵抗素子の加工精度およびドープされ
る不純物の濃度変化があげられ、加工精度はリソグラフ
ィ技術とドライエッチ技術によりある程度までの向上が
可能であるが、不純物濃度の場合は一般に知られている
ようにポリシリコン内の不純物の拡散速度は、シリコン
に比べて数段速く、そのため後工程での熱処理により大
きく変動するため、不純物が活性状態にある数十ｋΩ程
度の抵抗形成は非常に困難であった。また回路構成上、
ポリシリコン膜23上にアルミニウム配線を横切らせる場
合においてはポリシリコン膜23と下地の熱酸化膜22によ
る段差が形成されるが、その段差をＣＶＤ酸化膜24によ
りある程度の平坦化を行なっても、図８に示すように段
差26が残り、これ以上の平坦化は通常処理では困難であ
り、段差26が急峻な場合にはスパッタリングしたアルミ
ニウムのカバレッジが悪化し、アルミニウム配線の断線
の原因となりうるという問題を有していた。
来例の構成では、図７、図８に示す如くポリシリコン膜
23と半導体基板21との絶縁のために使用している熱酸化
膜22は高耐圧の抵抗素子形成時に酸化膜の破壊を考えて
使用する電圧により膜厚を増加させることで酸化膜破壊
を防止していた。また、形成されたポリシリコン膜23の
断面は図８に示すように長方形になっており、高電圧の
場合は特に角の部分での電界集中が発生し、抵抗体の不
良の原因になる場合があった。また、抵抗値を決定する
バロメータとして抵抗素子の加工精度およびドープされ
る不純物の濃度変化があげられ、加工精度はリソグラフ
ィ技術とドライエッチ技術によりある程度までの向上が
可能であるが、不純物濃度の場合は一般に知られている
ようにポリシリコン内の不純物の拡散速度は、シリコン
に比べて数段速く、そのため後工程での熱処理により大
きく変動するため、不純物が活性状態にある数十ｋΩ程
度の抵抗形成は非常に困難であった。また回路構成上、
ポリシリコン膜23上にアルミニウム配線を横切らせる場
合においてはポリシリコン膜23と下地の熱酸化膜22によ
る段差が形成されるが、その段差をＣＶＤ酸化膜24によ
りある程度の平坦化を行なっても、図８に示すように段
差26が残り、これ以上の平坦化は通常処理では困難であ
り、段差26が急峻な場合にはスパッタリングしたアルミ
ニウムのカバレッジが悪化し、アルミニウム配線の断線
の原因となりうるという問題を有していた。
【０００５】本発明は、このような課題を解決するもの
で、後工程での熱処理による抵抗値変動を抑えるととも
に高抵抗のポリシリコン膜の抵抗値制御を簡略化し、抵
抗素子の完全平坦化を図ることを目的とする。
で、後工程での熱処理による抵抗値変動を抑えるととも
に高抵抗のポリシリコン膜の抵抗値制御を簡略化し、抵
抗素子の完全平坦化を図ることを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は、半導体基板上に、抵抗素子のパターンを形
成する工程と、前記パターンをマスクとして所望する深
さと曲率を得るように半導体基板をシリコンエッチング
する工程と、前記シリコンエッチングされた半導体基板
に酸化膜を形成する工程と、前記酸化膜上に窒化膜を成
長させる工程と、前記窒化膜上にポリシリコン膜を成長
させる工程と、前記半導体基板のシリコンエッチされた
箇所以外に堆積されたポリシリコン膜および窒化膜と酸
化膜をエッチバック技術により除去し平坦化する工程
と、前記ポリシリコン膜上に窒化膜を成長させる工程
と、前記窒化膜上にＣＶＤ膜を成長させる工程と、前記
ポリシリコン膜上にコンタクト窓を開口する工程と、前
記コンタクト窓上にアルミニウム配線を形成する工程よ
りなるものである。
に本発明は、半導体基板上に、抵抗素子のパターンを形
成する工程と、前記パターンをマスクとして所望する深
さと曲率を得るように半導体基板をシリコンエッチング
する工程と、前記シリコンエッチングされた半導体基板
に酸化膜を形成する工程と、前記酸化膜上に窒化膜を成
長させる工程と、前記窒化膜上にポリシリコン膜を成長
させる工程と、前記半導体基板のシリコンエッチされた
箇所以外に堆積されたポリシリコン膜および窒化膜と酸
化膜をエッチバック技術により除去し平坦化する工程
と、前記ポリシリコン膜上に窒化膜を成長させる工程
と、前記窒化膜上にＣＶＤ膜を成長させる工程と、前記
ポリシリコン膜上にコンタクト窓を開口する工程と、前
記コンタクト窓上にアルミニウム配線を形成する工程よ
りなるものである。
【０００７】
【作用】以上のような方法によって、抵抗素子断面を考
えたとき、下地の半導体基板との接合部は、一定の曲率
を持った構造であるため、高耐圧で使用の際に電界の集
中を緩和でき、下地絶縁膜（ここでは窒化膜と酸化膜）
への影響も減少される。よって抵抗素子自身の信頼性の
向上につながりしかもピンチオフ電圧を従来より向上さ
せることが可能である。またポリシリコン膜の下に窒化
膜を敷き詰めてさらに上部も窒化膜で覆い完全に包み込
む構造にすることで、ポリシリコン膜中にドープされた
不純物の酸化膜への拡散とＣＶＤ膜への拡散を抑えるこ
とが可能であり、活性状態にある不純物を窒化膜で防止
することで、熱処理による抵抗値への影響を減少でき
る。また、回路構成において抵抗素子上をアルミニウム
配線が横切る場合でもポリシリコン膜を半導体基板内に
埋め込むことで段差がなく完全に平坦化されたポリシリ
コン膜の形成が可能であり、高集積のＬＳＩ、ＩＣ回路
などの場合、微細プロセスの配線工程での断線も克服で
きる。また、ポリシリコン膜上の窒化膜を絶縁膜とし、
下部電極をポリシリコン膜として、その上部にアルミニ
ウム電極を取り付けたＭＩＳ容量の形成も可能であり、
電圧依存性、温度依存性が少なく浮遊容量の低減が可能
な容量素子の形成も可能である。
えたとき、下地の半導体基板との接合部は、一定の曲率
を持った構造であるため、高耐圧で使用の際に電界の集
中を緩和でき、下地絶縁膜（ここでは窒化膜と酸化膜）
への影響も減少される。よって抵抗素子自身の信頼性の
向上につながりしかもピンチオフ電圧を従来より向上さ
せることが可能である。またポリシリコン膜の下に窒化
膜を敷き詰めてさらに上部も窒化膜で覆い完全に包み込
む構造にすることで、ポリシリコン膜中にドープされた
不純物の酸化膜への拡散とＣＶＤ膜への拡散を抑えるこ
とが可能であり、活性状態にある不純物を窒化膜で防止
することで、熱処理による抵抗値への影響を減少でき
る。また、回路構成において抵抗素子上をアルミニウム
配線が横切る場合でもポリシリコン膜を半導体基板内に
埋め込むことで段差がなく完全に平坦化されたポリシリ
コン膜の形成が可能であり、高集積のＬＳＩ、ＩＣ回路
などの場合、微細プロセスの配線工程での断線も克服で
きる。また、ポリシリコン膜上の窒化膜を絶縁膜とし、
下部電極をポリシリコン膜として、その上部にアルミニ
ウム電極を取り付けたＭＩＳ容量の形成も可能であり、
電圧依存性、温度依存性が少なく浮遊容量の低減が可能
な容量素子の形成も可能である。
【０００８】
【実施例】以下、本発明の一実施例について図面（図１
〜図６）を参照しながら説明する。まず、図１において
１は半導体基板、２は保護酸化膜、３はシリコンエッチ
でのマスクとなる窒化膜である。また、図２において４
は熱酸化膜、５は抵抗下部の窒化膜である。次に、図３
において６はポリシリコン膜、７はエッチバック用のレ
ジストである。また、図４において８は抵抗上部と半導
体基板表面保護用の窒化膜である。さらに、図５、図６
において９はＣＶＤ法により堆積させた層間膜用ＣＶＤ
膜、10はアルミニウム配線（アルミニウム電極を含む）
である。
〜図６）を参照しながら説明する。まず、図１において
１は半導体基板、２は保護酸化膜、３はシリコンエッチ
でのマスクとなる窒化膜である。また、図２において４
は熱酸化膜、５は抵抗下部の窒化膜である。次に、図３
において６はポリシリコン膜、７はエッチバック用のレ
ジストである。また、図４において８は抵抗上部と半導
体基板表面保護用の窒化膜である。さらに、図５、図６
において９はＣＶＤ法により堆積させた層間膜用ＣＶＤ
膜、10はアルミニウム配線（アルミニウム電極を含む）
である。
【０００９】次に上記構成の製造工程について説明する
と、まず図１において一定濃度の半導体基板１に保護酸
化膜２をドライ酸化により約50ｎｍ程度成長させ、連続
処理にてＬＰ−ＣＶＤにより窒化膜３を堆積したのち、
所望する深さと曲率ポリシリコン膜のパターンニングを
フォトリソ技術により形成し、先に述べた保護酸化膜２
と窒化膜３をレジストをマスクとしてＦ系ガスにより異
方性にドライエッチする。その状態で保護酸化膜２と窒
化膜３をマスクとして半導体基板１をＣＦ４ガス＋０２
ガスを主体としたエッチングガスにより等方性のドラ
イエッチングを行ない、図１のａの部分をエッチングす
る。このときのエッチングガスの条件は、シリコンに対
する窒化膜３と保護酸化膜２の選択比が高い条件で、し
かもシリコンに対する縦方向と横方向のエッチングレー
トが同等であることが望ましい。等方性のシリコンエッ
チの終了後に、エッチングマスクとして使用した窒化膜
３をリン酸などのウエット処理にて除去し、保護酸化膜
２を弗酸＋弗化アンモニウムの混合液などにより除去
し、半導体基板１の表面を完全にむき出しの状態にす
る。
と、まず図１において一定濃度の半導体基板１に保護酸
化膜２をドライ酸化により約50ｎｍ程度成長させ、連続
処理にてＬＰ−ＣＶＤにより窒化膜３を堆積したのち、
所望する深さと曲率ポリシリコン膜のパターンニングを
フォトリソ技術により形成し、先に述べた保護酸化膜２
と窒化膜３をレジストをマスクとしてＦ系ガスにより異
方性にドライエッチする。その状態で保護酸化膜２と窒
化膜３をマスクとして半導体基板１をＣＦ４ガス＋０２
ガスを主体としたエッチングガスにより等方性のドラ
イエッチングを行ない、図１のａの部分をエッチングす
る。このときのエッチングガスの条件は、シリコンに対
する窒化膜３と保護酸化膜２の選択比が高い条件で、し
かもシリコンに対する縦方向と横方向のエッチングレー
トが同等であることが望ましい。等方性のシリコンエッ
チの終了後に、エッチングマスクとして使用した窒化膜
３をリン酸などのウエット処理にて除去し、保護酸化膜
２を弗酸＋弗化アンモニウムの混合液などにより除去
し、半導体基板１の表面を完全にむき出しの状態にす
る。
【００１０】次に図２においてドライ酸化によりシリコ
ンエッチのダメージ回復のために半導体基板１の上に熱
酸化膜４を約50ｎｍ程度形成したのち、ＬＰ−ＣＶＤに
より窒化膜５を堆積させる。言うまでもないが、このと
き使用されるＬＰ−ＣＶＤ装置は、窒化膜５のガバレッ
ジに優れたものが望ましい。また窒化膜５の膜厚は、目
標とするポリシリコン膜６の抵抗値および使用する電圧
により窒化膜５の破壊電圧と窒化膜厚の関係から導き出
し、膜厚のバラツキを考慮した上で決定する。参考のた
め、ここでは、使用電圧を50Ｖと仮定して窒化膜厚を約
100 ｎｍとする。
ンエッチのダメージ回復のために半導体基板１の上に熱
酸化膜４を約50ｎｍ程度形成したのち、ＬＰ−ＣＶＤに
より窒化膜５を堆積させる。言うまでもないが、このと
き使用されるＬＰ−ＣＶＤ装置は、窒化膜５のガバレッ
ジに優れたものが望ましい。また窒化膜５の膜厚は、目
標とするポリシリコン膜６の抵抗値および使用する電圧
により窒化膜５の破壊電圧と窒化膜厚の関係から導き出
し、膜厚のバラツキを考慮した上で決定する。参考のた
め、ここでは、使用電圧を50Ｖと仮定して窒化膜厚を約
100 ｎｍとする。
【００１１】次に図３において窒化膜５の堆積後、直ち
にＬＰ−ＣＶＤによりポリシリコン膜６を堆積させる。
堆積後のポリシリコン膜６へは熱処理による不純物のド
ープは行なわず、目標とする抵抗値になるようにイオン
注入により不純物のドープを行なう。このときの不純物
は砒素などのＮ型不純物よりもボロンなどのＰ型不純物
の方が原子の移動度が小さく、熱処理による抵抗値変動
を抑えることができるため望ましい。ポリシリコン膜６
を堆積したのち、半導体基板１の裏面ポリシリコン膜の
除去を行ない、所望する領域をフォトリソ技術により開
口し前記のイオン注入を行なう。その後、全面に厚膜の
レジスト７を塗布し、表面を平坦にした状態でエッチバ
ックを行なう。エッチバックの条件としては、最初はレ
ジスト７とポリシリコン膜６との選択比が約１：１のＨ
ＢｒとＨＣｌガスを主体としたエッチングガスによりエ
ッチングを行ない、フィールド上のポリシリコン膜６を
除去し、窒化膜５を露出させると同時に、エッチングガ
スにＦ系ガスを加えてポリシリコン膜６と窒化膜５の選
択比が１：１程度のガス条件でエッチングし、フィール
ド上の窒化膜５が除去された状態で熱酸化膜４のエッチ
ングを行なうためのガスを加え処理を行なう。このよう
にしてフィールド上のポリシリコン膜６、窒化膜５、熱
酸化膜４を完全に除去し、抵抗部の溝内に埋め込まれた
ポリシリコン膜６が露出するまでエッチングを行ない、
ポリシリコン膜６と窒化膜５と熱酸化膜４と半導体基板
１の表面が面一状になるまで処理する。
にＬＰ−ＣＶＤによりポリシリコン膜６を堆積させる。
堆積後のポリシリコン膜６へは熱処理による不純物のド
ープは行なわず、目標とする抵抗値になるようにイオン
注入により不純物のドープを行なう。このときの不純物
は砒素などのＮ型不純物よりもボロンなどのＰ型不純物
の方が原子の移動度が小さく、熱処理による抵抗値変動
を抑えることができるため望ましい。ポリシリコン膜６
を堆積したのち、半導体基板１の裏面ポリシリコン膜の
除去を行ない、所望する領域をフォトリソ技術により開
口し前記のイオン注入を行なう。その後、全面に厚膜の
レジスト７を塗布し、表面を平坦にした状態でエッチバ
ックを行なう。エッチバックの条件としては、最初はレ
ジスト７とポリシリコン膜６との選択比が約１：１のＨ
ＢｒとＨＣｌガスを主体としたエッチングガスによりエ
ッチングを行ない、フィールド上のポリシリコン膜６を
除去し、窒化膜５を露出させると同時に、エッチングガ
スにＦ系ガスを加えてポリシリコン膜６と窒化膜５の選
択比が１：１程度のガス条件でエッチングし、フィール
ド上の窒化膜５が除去された状態で熱酸化膜４のエッチ
ングを行なうためのガスを加え処理を行なう。このよう
にしてフィールド上のポリシリコン膜６、窒化膜５、熱
酸化膜４を完全に除去し、抵抗部の溝内に埋め込まれた
ポリシリコン膜６が露出するまでエッチングを行ない、
ポリシリコン膜６と窒化膜５と熱酸化膜４と半導体基板
１の表面が面一状になるまで処理する。
【００１２】次に図４に示すように、ポリシリコン膜６
の上部に表面保護用の窒化膜８を堆積させ、窒化膜５と
上部の窒化膜８にて完全にポリシリコン膜６を完全に包
み込む構造にし、ポリシリコン膜６にドープされた不純
物の酸化膜その他への拡散を抑止することで安定した抵
抗値が得られる。次に図５および図６に示すように層間
膜として一定濃度のＣＶＤ膜９を窒化膜８の上に堆積さ
せ、低温短時間のリフロー処理を行なって平坦度をさら
に完全な状態にしたのち、コンタクト窓のパターンニン
グをフォトリソ技術と酸化膜系のドライエッチにより形
成する。このときポリシリコン膜６上の窒化膜８もエッ
チングされる条件で処理し、ＣＶＤ膜９と窒化膜８の界
面に段差が生じないよう異方性のドライエッチにて処理
する。コンタクト窓開口後にアルミニウムのスパッタを
行ない、フォトリソ技術とドライエッチ技術を駆使しア
ルミニウム配線10を形成をする。なお、図６は前記従来
例の図８に見られる段差が発生しないことを示してい
る。
の上部に表面保護用の窒化膜８を堆積させ、窒化膜５と
上部の窒化膜８にて完全にポリシリコン膜６を完全に包
み込む構造にし、ポリシリコン膜６にドープされた不純
物の酸化膜その他への拡散を抑止することで安定した抵
抗値が得られる。次に図５および図６に示すように層間
膜として一定濃度のＣＶＤ膜９を窒化膜８の上に堆積さ
せ、低温短時間のリフロー処理を行なって平坦度をさら
に完全な状態にしたのち、コンタクト窓のパターンニン
グをフォトリソ技術と酸化膜系のドライエッチにより形
成する。このときポリシリコン膜６上の窒化膜８もエッ
チングされる条件で処理し、ＣＶＤ膜９と窒化膜８の界
面に段差が生じないよう異方性のドライエッチにて処理
する。コンタクト窓開口後にアルミニウムのスパッタを
行ない、フォトリソ技術とドライエッチ技術を駆使しア
ルミニウム配線10を形成をする。なお、図６は前記従来
例の図８に見られる段差が発生しないことを示してい
る。
【００１３】
【発明の効果】以上のように本発明によれば、ポリシリ
コン膜を埋め込み型にして窒化膜により覆うことで、高
抵抗のポリシリコン膜の形成において、使用する電圧に
関係なく抵抗値の安定したポリシリコン膜が実現でき、
さらにピンチオフ電圧の向上が期待できる。また、抵抗
体となるポリシリコン膜を完全に半導体基板内に埋め込
むことで抵抗素子の完全平坦化が可能であり、微細ルー
ルのアルミニウム配線での信頼性を向上させ得る。
コン膜を埋め込み型にして窒化膜により覆うことで、高
抵抗のポリシリコン膜の形成において、使用する電圧に
関係なく抵抗値の安定したポリシリコン膜が実現でき、
さらにピンチオフ電圧の向上が期待できる。また、抵抗
体となるポリシリコン膜を完全に半導体基板内に埋め込
むことで抵抗素子の完全平坦化が可能であり、微細ルー
ルのアルミニウム配線での信頼性を向上させ得る。
【図１】本発明の一実施例におけるポリシリコン抵抗素
子の製造方法の第１工程を示す縱断面図である。
子の製造方法の第１工程を示す縱断面図である。
【図２】本発明の一実施例におけるポリシリコン抵抗素
子の製造方法の第２工程を示す縦断面図である。
子の製造方法の第２工程を示す縦断面図である。
【図３】本発明の一実施例におけるポリシリコン抵抗素
子の製造方法の第３工程を示す縦断面図である。
子の製造方法の第３工程を示す縦断面図である。
【図４】本発明の一実施例におけるポリシリコン抵抗素
子の製造方法の第４工程を示す縦断面図である。
子の製造方法の第４工程を示す縦断面図である。
【図５】本発明の一実施例におけるポリシリコン抵抗素
子の製造方法の第５工程を示す縦断面図である。
子の製造方法の第５工程を示す縦断面図である。
【図６】同横断面図である。
【図７】従来例によるポリシリコン抵抗素子の縦断面図
である。
である。
【図８】従来例によるポリシリコン抵抗素子の横断面図
である。
である。
１ 半導体基板 ２ 保護酸化物 ３ 窒化膜 ４ 熱酸化膜 ５ 窒化膜 ６ ポリシリコン膜 ７ レジスト ８ 窒化膜 ９ 層間膜用ＣＶＤ膜 10 アルミニウム配線
Claims (1)
- 【請求項１】 半導体基板上に、抵抗素子のパターンを
形成する工程と、前記パターンをマスクとして所望する
深さと曲率を得るように半導体基板をシリコンエッチン
グする工程と、前記シリコンエッチングされた半導体基
板に酸化膜を形成する工程と、前記酸化膜上に窒化膜を
成長させる工程と、前記窒化膜上にポリシリコン膜を成
長させる工程と、前記半導体基板のシリコンエッチされ
た箇所以外に堆積されたポリシリコン膜および窒化膜と
酸化膜をエッチバック技術により除去し平坦化する工程
と、前記ポリシリコン膜上に窒化膜を成長させる工程
と、前記窒化膜上にＣＶＤ膜を成長させる工程と、前記
ポリシリコン膜上にコンタクト窓を開口する工程と、前
記コンタクト窓上にアルミニウム配線を形成する工程よ
りなることを特徴とする抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211791A JPH0575026A (ja) | 1991-09-12 | 1991-09-12 | 抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211791A JPH0575026A (ja) | 1991-09-12 | 1991-09-12 | 抵抗素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575026A true JPH0575026A (ja) | 1993-03-26 |
Family
ID=16934275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23211791A Pending JPH0575026A (ja) | 1991-09-12 | 1991-09-12 | 抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621631A1 (en) * | 1993-03-24 | 1994-10-26 | Nortel Networks Corporation | Method of forming resistors for integrated circuits by using trenches |
| US6784044B2 (en) * | 2001-09-28 | 2004-08-31 | Agere Systems Inc. | High dopant concentration diffused resistor and method of manufacture therefor |
| JP2014022519A (ja) * | 2012-07-17 | 2014-02-03 | Saitama Univ | 超伝導トンネル接合を用いたフォトン検出器 |
-
1991
- 1991-09-12 JP JP23211791A patent/JPH0575026A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621631A1 (en) * | 1993-03-24 | 1994-10-26 | Nortel Networks Corporation | Method of forming resistors for integrated circuits by using trenches |
| US6784044B2 (en) * | 2001-09-28 | 2004-08-31 | Agere Systems Inc. | High dopant concentration diffused resistor and method of manufacture therefor |
| JP2014022519A (ja) * | 2012-07-17 | 2014-02-03 | Saitama Univ | 超伝導トンネル接合を用いたフォトン検出器 |
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