JPH05283701A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283701A JPH05283701A JP4074493A JP7449392A JPH05283701A JP H05283701 A JPH05283701 A JP H05283701A JP 4074493 A JP4074493 A JP 4074493A JP 7449392 A JP7449392 A JP 7449392A JP H05283701 A JPH05283701 A JP H05283701A
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- Japan
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- region
- insulating film
- mask
- semiconductor
- mask body
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】絶縁膜上の電極体側面をRIEにより形成され
た特別のマスク体で保護した後、これら電極体及びマス
ク体をマスクとしてダブルドープする半導体装置の絶縁
膜上に半導体領域を形成するに際し、半導体領域の損傷
を回避し得る半導体装置を提供する。 【構成】半導体基板1上の絶縁膜81上の電極体7の側
面に反応性イオンエッチングにより電極体7の側面を覆
うマスク体10を形成するマスク体形成工程と、電極体
7及びマスク体10をマスクとして基板1の表面部に不
純物を二重にドープして二重拡散領域4、5を形成する
二重拡散領域形成工程と、マスク体10形成後に絶縁膜
82の所定領域上に所定形状の半導体領域11、12を
形成する半導体領域形成工程とからなる。 【効果】大幅な工程延長を招くことなくRIEによる半
導体領域11、12の損傷を回避する。
た特別のマスク体で保護した後、これら電極体及びマス
ク体をマスクとしてダブルドープする半導体装置の絶縁
膜上に半導体領域を形成するに際し、半導体領域の損傷
を回避し得る半導体装置を提供する。 【構成】半導体基板1上の絶縁膜81上の電極体7の側
面に反応性イオンエッチングにより電極体7の側面を覆
うマスク体10を形成するマスク体形成工程と、電極体
7及びマスク体10をマスクとして基板1の表面部に不
純物を二重にドープして二重拡散領域4、5を形成する
二重拡散領域形成工程と、マスク体10形成後に絶縁膜
82の所定領域上に所定形状の半導体領域11、12を
形成する半導体領域形成工程とからなる。 【効果】大幅な工程延長を招くことなくRIEによる半
導体領域11、12の損傷を回避する。
Description
【0001】
【産業上の利用分野】本発明は、絶縁膜上に電極体及び
半導体領域を有する半導体装置に関する。
半導体領域を有する半導体装置に関する。
【0002】
【従来の技術】本出願人の出願に係る特開昭62ー22
9866号公報は、縦型チャンネルの二重拡散型絶縁ゲ
ートトランジスタ(DMOS)を複数集積してなる電力
用半導体装置において、絶縁膜上にポリシリコン領域を
形成し、このポリシリコン領域に温度検出用の接合ダイ
オードを形成することを開示している。本出願人の出願
に係る特開平2ー288366号公報は、DMOSを複
数集積してなる電力用半導体装置において、絶縁膜上に
ポリシリコン領域を形成し、このポリシリコン領域に高
電圧保護用のツェナダイオードを形成することを開示し
ている。
9866号公報は、縦型チャンネルの二重拡散型絶縁ゲ
ートトランジスタ(DMOS)を複数集積してなる電力
用半導体装置において、絶縁膜上にポリシリコン領域を
形成し、このポリシリコン領域に温度検出用の接合ダイ
オードを形成することを開示している。本出願人の出願
に係る特開平2ー288366号公報は、DMOSを複
数集積してなる電力用半導体装置において、絶縁膜上に
ポリシリコン領域を形成し、このポリシリコン領域に高
電圧保護用のツェナダイオードを形成することを開示し
ている。
【0003】上記したようにこの種の電力用半導体装置
においては、絶縁膜上にダイオードなどの半導体素子を
集積して装置の保護などを行うことが知られている。こ
れらダイオードは、通常、フィールド酸化膜上にポリシ
リコン膜を堆積し、このポリシリコン膜をフォトエッチ
して所定形状のポリシリコン領域を形成し、通常はその
表面保護のために薄い酸化膜を形成し、その後の工程で
ポリシリコン領域に接合形成用のドープを行うのが一般
的である。なお、上記したポリシリコン領域の形成まで
の工程は、基板表面へのダメージを減らし、工程短縮の
ためにDMOSのゲート絶縁膜及びゲート電極形成前に
行っておき、しかる後、DMOS用の基板表面を熱酸
化、酸化膜エッチなどして清浄化し、その後、ゲート電
極形成工程に進むのが通常である。
においては、絶縁膜上にダイオードなどの半導体素子を
集積して装置の保護などを行うことが知られている。こ
れらダイオードは、通常、フィールド酸化膜上にポリシ
リコン膜を堆積し、このポリシリコン膜をフォトエッチ
して所定形状のポリシリコン領域を形成し、通常はその
表面保護のために薄い酸化膜を形成し、その後の工程で
ポリシリコン領域に接合形成用のドープを行うのが一般
的である。なお、上記したポリシリコン領域の形成まで
の工程は、基板表面へのダメージを減らし、工程短縮の
ためにDMOSのゲート絶縁膜及びゲート電極形成前に
行っておき、しかる後、DMOS用の基板表面を熱酸
化、酸化膜エッチなどして清浄化し、その後、ゲート電
極形成工程に進むのが通常である。
【0004】
【発明が解決しようとする課題】また本出願人は、DM
OSなどの縦型半導体装置においてゲート電極など、半
導体基板上に絶縁膜を介して形成された電極体の側面に
特別のマスク体を反応性イオンエッチング(RIE)を
用いて形成し、これら電極体及びマスク体をマスクとし
て半導体基板の表面部にウエル領域及びソース領域をダ
ブルドープして、耐圧及びオン抵抗低減に有効な電力用
半導体装置を提案している(特願平2ー264701
号)ところが上記マスク体採用の装置に上述のダイオー
ドなどの集積を図る場合、このようなゲート電極形成後
にRIEを行うと、RIEによりポリシリコン領域がエ
ッチバックされたり、その表面が荒れたりする不具合が
生じた。ポリシリコン領域の上に厚い保護マスクパタン
を形成することも可能であるが、その形成、パターニン
グ、除去などの工程及びこれら工程による汚染が問題と
なる。
OSなどの縦型半導体装置においてゲート電極など、半
導体基板上に絶縁膜を介して形成された電極体の側面に
特別のマスク体を反応性イオンエッチング(RIE)を
用いて形成し、これら電極体及びマスク体をマスクとし
て半導体基板の表面部にウエル領域及びソース領域をダ
ブルドープして、耐圧及びオン抵抗低減に有効な電力用
半導体装置を提案している(特願平2ー264701
号)ところが上記マスク体採用の装置に上述のダイオー
ドなどの集積を図る場合、このようなゲート電極形成後
にRIEを行うと、RIEによりポリシリコン領域がエ
ッチバックされたり、その表面が荒れたりする不具合が
生じた。ポリシリコン領域の上に厚い保護マスクパタン
を形成することも可能であるが、その形成、パターニン
グ、除去などの工程及びこれら工程による汚染が問題と
なる。
【0005】本発明は上記問題点に鑑みなされたもので
あり、絶縁膜上の電極体側面をRIEにより形成された
特別のマスク体で保護した後、これら電極体及びマスク
体をマスクとしてダブルドープする半導体装置の絶縁膜
上に半導体領域を形成するに際し、半導体領域の損傷を
回避し得る半導体装置を提供することを、その目的とし
ている。
あり、絶縁膜上の電極体側面をRIEにより形成された
特別のマスク体で保護した後、これら電極体及びマスク
体をマスクとしてダブルドープする半導体装置の絶縁膜
上に半導体領域を形成するに際し、半導体領域の損傷を
回避し得る半導体装置を提供することを、その目的とし
ている。
【0006】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成し、前記絶縁膜
上に電極体を形成する電極体形成工程と、前記基板及び
電極体上に側壁用絶縁膜を形成し、前記側壁用絶縁膜を
反応性イオンエッチングして前記電極体の側面を覆うマ
スク体を形成するマスク体形成工程と、前記電極体及び
マスク体をマスクとして前記基板の表面部に不純物を二
重にドープして二重拡散領域を形成する二重拡散領域形
成工程と、前記マスク体形成後に前記絶縁膜の所定領域
上に所定形状の半導体領域を形成する半導体領域形成工
程とを備えることを特徴としている。
造方法は、半導体基板上に絶縁膜を形成し、前記絶縁膜
上に電極体を形成する電極体形成工程と、前記基板及び
電極体上に側壁用絶縁膜を形成し、前記側壁用絶縁膜を
反応性イオンエッチングして前記電極体の側面を覆うマ
スク体を形成するマスク体形成工程と、前記電極体及び
マスク体をマスクとして前記基板の表面部に不純物を二
重にドープして二重拡散領域を形成する二重拡散領域形
成工程と、前記マスク体形成後に前記絶縁膜の所定領域
上に所定形状の半導体領域を形成する半導体領域形成工
程とを備えることを特徴としている。
【0007】
【発明の効果】以上説明したように本発明の半導体装置
は、絶縁膜上の電極体側面をRIEにより形成された特
別のマスク体で保護した後、これら電極体及びマスク体
をマスクとしてダブルドープする半導体装置の絶縁膜上
に半導体領域を形成するに際し、半導体領域をマスク体
形成後に形成するので、大幅な工程延長を招くことなく
RIEによる半導体領域の損傷を回避し、半導体領域中
に形成する半導体素子の特性が劣化するのを防止するこ
とができる。
は、絶縁膜上の電極体側面をRIEにより形成された特
別のマスク体で保護した後、これら電極体及びマスク体
をマスクとしてダブルドープする半導体装置の絶縁膜上
に半導体領域を形成するに際し、半導体領域をマスク体
形成後に形成するので、大幅な工程延長を招くことなく
RIEによる半導体領域の損傷を回避し、半導体領域中
に形成する半導体素子の特性が劣化するのを防止するこ
とができる。
【0008】
【実施例】以下、本発明の一実施例を示す断面図を図1
に示す。この半導体装置において、1はN+ シリコン基
板(半導体基板)、2はN- エピタキシャル層、31は
深いP- ウエル領域、32は電界緩和用のP- ウエル領
域、4はP- チャンネルウエル領域、5はDMOSのN
+ ソース領域、6はP+コンタクト領域、7はドープポ
リシリコンからなるゲート電極(本発明でいう電極
体)、81はシリコン酸化膜からなるゲート絶縁膜、8
2は厚いシリコン酸化膜(フィールド酸化膜)、83は
ゲート電極7の上面保護用のシリコン酸化膜、84はB
PSG等のシリコン酸化膜からなる層間絶縁膜、91か
ら95はアルミニウムからなる電極部、10はシリコン
酸化膜からなるゲート電極側面囲覆用のマスク体、11
はポリシリ抵抗用のポリシリコン領域(本発明でいう半
導体領域)、12はツェナダイオード用のポリシリコン
領域(本発明でいう半導体領域)である。
に示す。この半導体装置において、1はN+ シリコン基
板(半導体基板)、2はN- エピタキシャル層、31は
深いP- ウエル領域、32は電界緩和用のP- ウエル領
域、4はP- チャンネルウエル領域、5はDMOSのN
+ ソース領域、6はP+コンタクト領域、7はドープポ
リシリコンからなるゲート電極(本発明でいう電極
体)、81はシリコン酸化膜からなるゲート絶縁膜、8
2は厚いシリコン酸化膜(フィールド酸化膜)、83は
ゲート電極7の上面保護用のシリコン酸化膜、84はB
PSG等のシリコン酸化膜からなる層間絶縁膜、91か
ら95はアルミニウムからなる電極部、10はシリコン
酸化膜からなるゲート電極側面囲覆用のマスク体、11
はポリシリ抵抗用のポリシリコン領域(本発明でいう半
導体領域)、12はツェナダイオード用のポリシリコン
領域(本発明でいう半導体領域)である。
【0009】N+ ソース領域5はP- ウエル領域31の
表面部にP- チャンネルウエル領域4とともに、後述す
るようにマスク体10で区画される開口13からの二重
イオン注入により形成されている。P- ウエル領域32
は深いP- ウエル領域31と同時に形成されている。こ
の実施例ではチップ上には多数のDMOSセルが配設さ
れ、各セルは平面形状が略正方形であるチャンネルウエ
ル領域4を多数有し、その上方には略正方形の開口をも
つ格子パターンのゲート電極7と、このゲート電極7の
側面を覆うマスク体10とが形成されている。
表面部にP- チャンネルウエル領域4とともに、後述す
るようにマスク体10で区画される開口13からの二重
イオン注入により形成されている。P- ウエル領域32
は深いP- ウエル領域31と同時に形成されている。こ
の実施例ではチップ上には多数のDMOSセルが配設さ
れ、各セルは平面形状が略正方形であるチャンネルウエ
ル領域4を多数有し、その上方には略正方形の開口をも
つ格子パターンのゲート電極7と、このゲート電極7の
側面を覆うマスク体10とが形成されている。
【0010】以下、上記装置の製造工程を図1から図5
を参照して詳述する。まず図2に示すように、比抵抗
0.01Ω・cm以下のN+ シリコン基板1を用意し、
その上に1×1016原子/cm3 のN- エピタキシャル
層2を7〜15μmの厚さに形成する。その後、N- エ
ピタキシャル層2上にマスクとしてのシリコン酸化膜
(図示せず)を7000オングストローム程度形成す
る。次に、深いP- ウエル領域31、32形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンを3〜5×1013dose/cm角、60keVの条件でイ
オン注入する。次に、ドライブイン(1170℃、4〜
5時間、N2 )を行い、深いP - ウェル領域31、32
を形成する。
を参照して詳述する。まず図2に示すように、比抵抗
0.01Ω・cm以下のN+ シリコン基板1を用意し、
その上に1×1016原子/cm3 のN- エピタキシャル
層2を7〜15μmの厚さに形成する。その後、N- エ
ピタキシャル層2上にマスクとしてのシリコン酸化膜
(図示せず)を7000オングストローム程度形成す
る。次に、深いP- ウエル領域31、32形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンを3〜5×1013dose/cm角、60keVの条件でイ
オン注入する。次に、ドライブイン(1170℃、4〜
5時間、N2 )を行い、深いP - ウェル領域31、32
を形成する。
【0011】次に、上記シリコン酸化膜を除去し、その
後、9000オングストローム程度の厚いシリコン酸化
膜(フィールド酸化膜)82を形成し、P- ウエル領域
32の上を残して他の部分を除去し、その後、約300
〜1000オングストロームのゲート絶縁膜81を熱酸
化法により形成する。次に、LPCVD法により300
0〜5000オングストローム程度堆積しリン拡散を行
ったポリシリコン膜を形成し、その表面を酸化して薄い
シリコン酸化膜(図示せず)を形成した後、その上に厚
さ約1μmのシリコン酸化膜をCVD法により堆積し、
これらポリシリコン膜及びシリコン酸化膜をフォトエッ
チングしてゲート電極7と、ゲート電極7の上面を覆う
シリコン酸化膜83とを形成する。次に、ゲート電極7
の側面に酸化により薄いシリコン酸化膜(図示せず)を
形成している。
後、9000オングストローム程度の厚いシリコン酸化
膜(フィールド酸化膜)82を形成し、P- ウエル領域
32の上を残して他の部分を除去し、その後、約300
〜1000オングストロームのゲート絶縁膜81を熱酸
化法により形成する。次に、LPCVD法により300
0〜5000オングストローム程度堆積しリン拡散を行
ったポリシリコン膜を形成し、その表面を酸化して薄い
シリコン酸化膜(図示せず)を形成した後、その上に厚
さ約1μmのシリコン酸化膜をCVD法により堆積し、
これらポリシリコン膜及びシリコン酸化膜をフォトエッ
チングしてゲート電極7と、ゲート電極7の上面を覆う
シリコン酸化膜83とを形成する。次に、ゲート電極7
の側面に酸化により薄いシリコン酸化膜(図示せず)を
形成している。
【0012】次に図3に示すように、全面にステップカ
バ−の良好なTEOSのCVDシリコン酸化膜15を1
μm程度形成する。次に図4に示すように、CVDシリ
コン酸化膜15を反応性イオンエッチングによりエッチ
バックしてゲート電極7の側面にCVDシリコン酸化膜
15によるマスク体10を形成する。なお、このマスク
体10の最下部での幅Lmは、ゲート電極7とその上の
シリコン酸化膜83とによる積層膜厚すなわち、エピ層
2の表面からエッチングバック後のシリコン酸化膜83
の上面までの距離とエッチバック前のTEOS膜厚とに
より決定される。
バ−の良好なTEOSのCVDシリコン酸化膜15を1
μm程度形成する。次に図4に示すように、CVDシリ
コン酸化膜15を反応性イオンエッチングによりエッチ
バックしてゲート電極7の側面にCVDシリコン酸化膜
15によるマスク体10を形成する。なお、このマスク
体10の最下部での幅Lmは、ゲート電極7とその上の
シリコン酸化膜83とによる積層膜厚すなわち、エピ層
2の表面からエッチングバック後のシリコン酸化膜83
の上面までの距離とエッチバック前のTEOS膜厚とに
より決定される。
【0013】次に図5に示すように露出するエピ層2の
表面に薄いシリコン酸化膜19を酸化により形成し、そ
の上に厚さ約3000〜5000オングストロームの低
濃度のポリシリコン膜(図示せず)を形成し、このポリ
シリコン膜をフォトエッチしてフィールド絶縁膜82上
にポリシリコン領域11、12を形成する。次に、この
ポリシリコン領域11、12表面を熱酸化して薄いシリ
コン酸化膜11a,11bを形成する。
表面に薄いシリコン酸化膜19を酸化により形成し、そ
の上に厚さ約3000〜5000オングストロームの低
濃度のポリシリコン膜(図示せず)を形成し、このポリ
シリコン膜をフォトエッチしてフィールド絶縁膜82上
にポリシリコン領域11、12を形成する。次に、この
ポリシリコン領域11、12表面を熱酸化して薄いシリ
コン酸化膜11a,11bを形成する。
【0014】次に図1に示すように、シリコン酸化膜1
9、11a、11bを貫通してボロンを6×1013〜9
×1013dose/cm角、40keVの条件でイオン注入を
行い、さらに、ドライブインを1170℃、100分程
度行い、エピタキシャル層2の表面部に浅いP- チャン
ネルウエル領域4を形成する。次に、フォトリソグラフ
ィによりパターニングをしたレジストマスクを用いて、
3〜5×1015dose/cm角、100keVの条件でP-
チャンネルウエル領域4の表面部及びポリシリコン領域
12の右半分にリンをイオン注入し、P- ウエル領域4
の表面にN+ ソース領域5を形成し、N+ ポリシリコン
領域12aを形成する。次に、上記マスクを除去して5
〜7×1013dose/cm角、40keVの条件でボロンを
イオン注入し、ウエル領域4の表面中央部にウエルコン
タクト用のP+ 領域6を形成し、ポリシリコン領域11
をP+ 抵抗線とし、ポリシリコン領域12の左半分にP
+ ポリシリコン領域12bを形成する。これによりポリ
シリコン領域12は多結晶のツェナダイオードとなる。
9、11a、11bを貫通してボロンを6×1013〜9
×1013dose/cm角、40keVの条件でイオン注入を
行い、さらに、ドライブインを1170℃、100分程
度行い、エピタキシャル層2の表面部に浅いP- チャン
ネルウエル領域4を形成する。次に、フォトリソグラフ
ィによりパターニングをしたレジストマスクを用いて、
3〜5×1015dose/cm角、100keVの条件でP-
チャンネルウエル領域4の表面部及びポリシリコン領域
12の右半分にリンをイオン注入し、P- ウエル領域4
の表面にN+ ソース領域5を形成し、N+ ポリシリコン
領域12aを形成する。次に、上記マスクを除去して5
〜7×1013dose/cm角、40keVの条件でボロンを
イオン注入し、ウエル領域4の表面中央部にウエルコン
タクト用のP+ 領域6を形成し、ポリシリコン領域11
をP+ 抵抗線とし、ポリシリコン領域12の左半分にP
+ ポリシリコン領域12bを形成する。これによりポリ
シリコン領域12は多結晶のツェナダイオードとなる。
【0015】次に、N2 雰囲気中でアニールを行い、N
+ ソース領域5及びP+ コンタクト領域6、ポリシリコ
ン領域11、12を活性化する。なお、N+ 領域5のゲ
ート電極側の端部は上記レジストマスクの形状によらず
マスク体10の端部位置により規定され、その結果、ゲ
ート電極下のDMOSチャンネル長は上記二回のイオン
注入の横方向広がりの差により決定される。
+ ソース領域5及びP+ コンタクト領域6、ポリシリコ
ン領域11、12を活性化する。なお、N+ 領域5のゲ
ート電極側の端部は上記レジストマスクの形状によらず
マスク体10の端部位置により規定され、その結果、ゲ
ート電極下のDMOSチャンネル長は上記二回のイオン
注入の横方向広がりの差により決定される。
【0016】次に、全面に例えばBPSGよりなる層間
絶縁膜84をCVDにより堆積するとともに、ホトリソ
工程により層間絶縁膜84の所定領域を除去して、コン
タクト用の開口を形成する。次に、アルミニウムからな
る電極部91から95を形成する。また基板1の裏面に
もDMOSのドレイン電極(図示せず)を形成する。こ
れにより、多数の縦型DMOSパワートランジスタとと
もに、フィールド絶縁膜82上にP+ ポリシリコン抵抗
及びツェナダイオードを有する半導体装置が完成する。
絶縁膜84をCVDにより堆積するとともに、ホトリソ
工程により層間絶縁膜84の所定領域を除去して、コン
タクト用の開口を形成する。次に、アルミニウムからな
る電極部91から95を形成する。また基板1の裏面に
もDMOSのドレイン電極(図示せず)を形成する。こ
れにより、多数の縦型DMOSパワートランジスタとと
もに、フィールド絶縁膜82上にP+ ポリシリコン抵抗
及びツェナダイオードを有する半導体装置が完成する。
【0017】ここで、マスク体10の幅Lmは、図1に
おけるN+ ソース領域5の深さの0.85倍以下となっ
ている。つまり、1980年2月に出版の“IEEE
Transactions on Electron Devices”VOL.EDー2
7,NO.2,P.356〜367に記載されているよ
うに、イオン注入された領域の横方向拡散距離は縦方向
拡散距離のほぼ0.85倍となるので、LmをN+ ソー
ス領域5の深さの0.85倍以下とすれば、N+ ソース
領域5の先端がゲート電極7の直下に達する。また、P
- チャンネルウエル領域4の先端はN+ ソース領域5の
先端より更にゲート電極7の直下に入り込む。
おけるN+ ソース領域5の深さの0.85倍以下となっ
ている。つまり、1980年2月に出版の“IEEE
Transactions on Electron Devices”VOL.EDー2
7,NO.2,P.356〜367に記載されているよ
うに、イオン注入された領域の横方向拡散距離は縦方向
拡散距離のほぼ0.85倍となるので、LmをN+ ソー
ス領域5の深さの0.85倍以下とすれば、N+ ソース
領域5の先端がゲート電極7の直下に達する。また、P
- チャンネルウエル領域4の先端はN+ ソース領域5の
先端より更にゲート電極7の直下に入り込む。
【0018】以下、このゲート電極側面をRIEで形成
したマスク体10で覆うDMOSの特徴を説明する。こ
のDMOSでは、マスク体10の外端部からダブルドー
プされた不純物イオンの横方向拡散が始まるので、従来
のようにゲート電極の端部から上記横方向拡散が始まる
場合に比べて、諸条件を同じとすれば上記マスク体の幅
Lm分だけDMOSセルの横方向寸法が短縮され、その
分、DMOS集積度が上がり、オン抵抗が低減できる。
したマスク体10で覆うDMOSの特徴を説明する。こ
のDMOSでは、マスク体10の外端部からダブルドー
プされた不純物イオンの横方向拡散が始まるので、従来
のようにゲート電極の端部から上記横方向拡散が始まる
場合に比べて、諸条件を同じとすれば上記マスク体の幅
Lm分だけDMOSセルの横方向寸法が短縮され、その
分、DMOS集積度が上がり、オン抵抗が低減できる。
【0019】またこの実施例では、従来と比べて、Al
電極ゲート−電極間の距離を同じとすれば、アルミ電極
とN+ ソース領域5との接触面の端からN+ ソース領域
5とP- チャンネルウエル領域との境界までの距離が減
るので、そこのN+ ソース領域5の距離縮小分だけ抵抗
が削減される。更にこの実施例では、上記マスク体10
の幅Lmの2倍分だけゲート電極7直下のN- エピ層の
横幅、引いてはそこに形成される縦チャンネル部の横幅
が増大するので、この部位におけるJFET抵抗損失を
低減できる。
電極ゲート−電極間の距離を同じとすれば、アルミ電極
とN+ ソース領域5との接触面の端からN+ ソース領域
5とP- チャンネルウエル領域との境界までの距離が減
るので、そこのN+ ソース領域5の距離縮小分だけ抵抗
が削減される。更にこの実施例では、上記マスク体10
の幅Lmの2倍分だけゲート電極7直下のN- エピ層の
横幅、引いてはそこに形成される縦チャンネル部の横幅
が増大するので、この部位におけるJFET抵抗損失を
低減できる。
【0020】更にこの実施例では、従来構造上削減困難
であったゲート/ソース容量を削減できる。すなわちこ
の実施例ではマスク体10の横幅Lmだけゲート電極7
とソース領域5とのオーバーラップが減り、それだけゲ
ート/ソース容量すなわち装置の入力容量が減り、この
DMOSを小さい電流駆動能力をもつ素子により高速駆
動することができるという優れた効果を奏することがで
き、ゲート/ソース間の耐圧確保にも有利である。
であったゲート/ソース容量を削減できる。すなわちこ
の実施例ではマスク体10の横幅Lmだけゲート電極7
とソース領域5とのオーバーラップが減り、それだけゲ
ート/ソース容量すなわち装置の入力容量が減り、この
DMOSを小さい電流駆動能力をもつ素子により高速駆
動することができるという優れた効果を奏することがで
き、ゲート/ソース間の耐圧確保にも有利である。
【0021】以下、この装置の作動を説明する。電極部
91を接地し、基板1を不図示の裏面電極部及び負荷を
通じて正電位電源に接続する。ゲート電極7に正の共通
制御電圧を印加すると、ソース領域5はウエル領域4表
面のN型チャンネルを通じて、N+ 基板1に導通する。
なお、ウエル領域4はソース領域5と同一電位にバイア
スされている。
91を接地し、基板1を不図示の裏面電極部及び負荷を
通じて正電位電源に接続する。ゲート電極7に正の共通
制御電圧を印加すると、ソース領域5はウエル領域4表
面のN型チャンネルを通じて、N+ 基板1に導通する。
なお、ウエル領域4はソース領域5と同一電位にバイア
スされている。
【0022】また、ポリシリコン領域11は抵抗線とし
て、ポリシリコン領域12はツェナダイオードとしてD
MOSとともに集積されるが、これらはエピタキシャル
層2の表面に形成されないので、DMOS電位変動の影
響を受けることはない。またこの実施例では、上記ポリ
シリコン領域11、12の形成をマスク体10のRIE
の後で行うようにしたので、ポリシリコン領域11、1
2がRIEによりエッチバックされて損傷するという不
具合を回避することができる。
て、ポリシリコン領域12はツェナダイオードとしてD
MOSとともに集積されるが、これらはエピタキシャル
層2の表面に形成されないので、DMOS電位変動の影
響を受けることはない。またこの実施例では、上記ポリ
シリコン領域11、12の形成をマスク体10のRIE
の後で行うようにしたので、ポリシリコン領域11、1
2がRIEによりエッチバックされて損傷するという不
具合を回避することができる。
【0023】なお上記実施例では、ポリシリコン領域1
1、12へのド−プ工程をDMOSへのド−プ工程と共
用したが、互いに独立に行えることは当然である。また
上記実施例では、DMOSをパワー素子としたが、IG
BTなどに変更できることは当然である。また、ポリシ
リコン領域11、12のレーザーアニールや、ポリシリ
コン領域11、12へのMOSトランジスタ形成なども
可能であることは当然である。
1、12へのド−プ工程をDMOSへのド−プ工程と共
用したが、互いに独立に行えることは当然である。また
上記実施例では、DMOSをパワー素子としたが、IG
BTなどに変更できることは当然である。また、ポリシ
リコン領域11、12のレーザーアニールや、ポリシリ
コン領域11、12へのMOSトランジスタ形成なども
可能であることは当然である。
【図1】本発明の一実施例を示す断面図、
【図2】図1の装置の製造プロセスを示す断面図、
【図3】図1の装置の製造プロセスを示す断面図、
【図4】図1の装置の製造プロセスを示す断面図、
【図5】図1の装置の製造プロセスを示す断面図、
1はN+ シリコン基板(半導体基板)、2はN- エピ
層、31、32はP- ウエル領域4はP- チャンネルウ
エル領域、5はN+ ソース領域、7はゲート電極(本発
明でいう電極体)、81はゲート絶縁膜、82はシリコ
ン酸化膜(フィールド絶縁膜)、10はマスク体、1
1、12はポリシリコン領域(本発明でいう半導体領
域)。
層、31、32はP- ウエル領域4はP- チャンネルウ
エル領域、5はN+ ソース領域、7はゲート電極(本発
明でいう電極体)、81はゲート絶縁膜、82はシリコ
ン酸化膜(フィールド絶縁膜)、10はマスク体、1
1、12はポリシリコン領域(本発明でいう半導体領
域)。
Claims (1)
- 【請求項1】 半導体基板上に絶縁膜を形成し、前記絶
縁膜上に電極体を形成する電極体形成工程と、 前記基板及び電極体上に側壁用絶縁膜を形成し、前記側
壁用絶縁膜を反応性イオンエッチングして前記電極体の
側面を覆うマスク体を形成するマスク体形成工程と、 前記電極体及びマスク体をマスクとして前記基板の表面
部に不純物を二重にドープして二重拡散領域を形成する
二重拡散領域形成工程と、 前記マスク体形成後に前記絶縁膜の所定領域上に所定形
状の半導体領域を形成する半導体領域形成工程とを備え
ることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4074493A JP2858384B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
US08/469,622 US5798550A (en) | 1990-10-01 | 1995-06-06 | Vertical type semiconductor device and gate structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4074493A JP2858384B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05283701A true JPH05283701A (ja) | 1993-10-29 |
JP2858384B2 JP2858384B2 (ja) | 1999-02-17 |
Family
ID=13548886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4074493A Expired - Lifetime JP2858384B2 (ja) | 1990-10-01 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2858384B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2949065A1 (de) * | 1978-12-12 | 1980-11-06 | Yamanouchi Pharma Co Ltd | 7 alpha -methoxycephalosporinderivate und verfahren zu deren herstellung |
JP2005347771A (ja) * | 1998-01-27 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Mos型半導体装置 |
CN117790423A (zh) * | 2024-02-23 | 2024-03-29 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
-
1992
- 1992-03-30 JP JP4074493A patent/JP2858384B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2949065A1 (de) * | 1978-12-12 | 1980-11-06 | Yamanouchi Pharma Co Ltd | 7 alpha -methoxycephalosporinderivate und verfahren zu deren herstellung |
JP2005347771A (ja) * | 1998-01-27 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Mos型半導体装置 |
CN117790423A (zh) * | 2024-02-23 | 2024-03-29 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
CN117790423B (zh) * | 2024-02-23 | 2024-05-24 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2858384B2 (ja) | 1999-02-17 |
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