JPH05283701A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283701A JPH05283701A JP4074493A JP7449392A JPH05283701A JP H05283701 A JPH05283701 A JP H05283701A JP 4074493 A JP4074493 A JP 4074493A JP 7449392 A JP7449392 A JP 7449392A JP H05283701 A JPH05283701 A JP H05283701A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】絶縁膜上の電極体側面をＲＩＥにより形成され
た特別のマスク体で保護した後、これら電極体及びマス
ク体をマスクとしてダブルドープする半導体装置の絶縁
膜上に半導体領域を形成するに際し、半導体領域の損傷
を回避し得る半導体装置を提供する。 【構成】半導体基板１上の絶縁膜８１上の電極体７の側
面に反応性イオンエッチングにより電極体７の側面を覆
うマスク体１０を形成するマスク体形成工程と、電極体
７及びマスク体１０をマスクとして基板１の表面部に不
純物を二重にドープして二重拡散領域４、５を形成する
二重拡散領域形成工程と、マスク体１０形成後に絶縁膜
８２の所定領域上に所定形状の半導体領域１１、１２を
形成する半導体領域形成工程とからなる。 【効果】大幅な工程延長を招くことなくＲＩＥによる半
導体領域１１、１２の損傷を回避する。
た特別のマスク体で保護した後、これら電極体及びマス
ク体をマスクとしてダブルドープする半導体装置の絶縁
膜上に半導体領域を形成するに際し、半導体領域の損傷
を回避し得る半導体装置を提供する。 【構成】半導体基板１上の絶縁膜８１上の電極体７の側
面に反応性イオンエッチングにより電極体７の側面を覆
うマスク体１０を形成するマスク体形成工程と、電極体
７及びマスク体１０をマスクとして基板１の表面部に不
純物を二重にドープして二重拡散領域４、５を形成する
二重拡散領域形成工程と、マスク体１０形成後に絶縁膜
８２の所定領域上に所定形状の半導体領域１１、１２を
形成する半導体領域形成工程とからなる。 【効果】大幅な工程延長を招くことなくＲＩＥによる半
導体領域１１、１２の損傷を回避する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜上に電極体及び
半導体領域を有する半導体装置に関する。
半導体領域を有する半導体装置に関する。
【０００２】
【従来の技術】本出願人の出願に係る特開昭６２ー２２
９８６６号公報は、縦型チャンネルの二重拡散型絶縁ゲ
ートトランジスタ（ＤＭＯＳ）を複数集積してなる電力
用半導体装置において、絶縁膜上にポリシリコン領域を
形成し、このポリシリコン領域に温度検出用の接合ダイ
オードを形成することを開示している。本出願人の出願
に係る特開平２ー２８８３６６号公報は、ＤＭＯＳを複
数集積してなる電力用半導体装置において、絶縁膜上に
ポリシリコン領域を形成し、このポリシリコン領域に高
電圧保護用のツェナダイオードを形成することを開示し
ている。
９８６６号公報は、縦型チャンネルの二重拡散型絶縁ゲ
ートトランジスタ（ＤＭＯＳ）を複数集積してなる電力
用半導体装置において、絶縁膜上にポリシリコン領域を
形成し、このポリシリコン領域に温度検出用の接合ダイ
オードを形成することを開示している。本出願人の出願
に係る特開平２ー２８８３６６号公報は、ＤＭＯＳを複
数集積してなる電力用半導体装置において、絶縁膜上に
ポリシリコン領域を形成し、このポリシリコン領域に高
電圧保護用のツェナダイオードを形成することを開示し
ている。
【０００３】上記したようにこの種の電力用半導体装置
においては、絶縁膜上にダイオードなどの半導体素子を
集積して装置の保護などを行うことが知られている。こ
れらダイオードは、通常、フィールド酸化膜上にポリシ
リコン膜を堆積し、このポリシリコン膜をフォトエッチ
して所定形状のポリシリコン領域を形成し、通常はその
表面保護のために薄い酸化膜を形成し、その後の工程で
ポリシリコン領域に接合形成用のドープを行うのが一般
的である。なお、上記したポリシリコン領域の形成まで
の工程は、基板表面へのダメージを減らし、工程短縮の
ためにＤＭＯＳのゲート絶縁膜及びゲート電極形成前に
行っておき、しかる後、ＤＭＯＳ用の基板表面を熱酸
化、酸化膜エッチなどして清浄化し、その後、ゲート電
極形成工程に進むのが通常である。
においては、絶縁膜上にダイオードなどの半導体素子を
集積して装置の保護などを行うことが知られている。こ
れらダイオードは、通常、フィールド酸化膜上にポリシ
リコン膜を堆積し、このポリシリコン膜をフォトエッチ
して所定形状のポリシリコン領域を形成し、通常はその
表面保護のために薄い酸化膜を形成し、その後の工程で
ポリシリコン領域に接合形成用のドープを行うのが一般
的である。なお、上記したポリシリコン領域の形成まで
の工程は、基板表面へのダメージを減らし、工程短縮の
ためにＤＭＯＳのゲート絶縁膜及びゲート電極形成前に
行っておき、しかる後、ＤＭＯＳ用の基板表面を熱酸
化、酸化膜エッチなどして清浄化し、その後、ゲート電
極形成工程に進むのが通常である。
【０００４】
【発明が解決しようとする課題】また本出願人は、ＤＭ
ＯＳなどの縦型半導体装置においてゲート電極など、半
導体基板上に絶縁膜を介して形成された電極体の側面に
特別のマスク体を反応性イオンエッチング（ＲＩＥ）を
用いて形成し、これら電極体及びマスク体をマスクとし
て半導体基板の表面部にウエル領域及びソース領域をダ
ブルドープして、耐圧及びオン抵抗低減に有効な電力用
半導体装置を提案している（特願平２ー２６４７０１
号）ところが上記マスク体採用の装置に上述のダイオー
ドなどの集積を図る場合、このようなゲート電極形成後
にＲＩＥを行うと、ＲＩＥによりポリシリコン領域がエ
ッチバックされたり、その表面が荒れたりする不具合が
生じた。ポリシリコン領域の上に厚い保護マスクパタン
を形成することも可能であるが、その形成、パターニン
グ、除去などの工程及びこれら工程による汚染が問題と
なる。
ＯＳなどの縦型半導体装置においてゲート電極など、半
導体基板上に絶縁膜を介して形成された電極体の側面に
特別のマスク体を反応性イオンエッチング（ＲＩＥ）を
用いて形成し、これら電極体及びマスク体をマスクとし
て半導体基板の表面部にウエル領域及びソース領域をダ
ブルドープして、耐圧及びオン抵抗低減に有効な電力用
半導体装置を提案している（特願平２ー２６４７０１
号）ところが上記マスク体採用の装置に上述のダイオー
ドなどの集積を図る場合、このようなゲート電極形成後
にＲＩＥを行うと、ＲＩＥによりポリシリコン領域がエ
ッチバックされたり、その表面が荒れたりする不具合が
生じた。ポリシリコン領域の上に厚い保護マスクパタン
を形成することも可能であるが、その形成、パターニン
グ、除去などの工程及びこれら工程による汚染が問題と
なる。
【０００５】本発明は上記問題点に鑑みなされたもので
あり、絶縁膜上の電極体側面をＲＩＥにより形成された
特別のマスク体で保護した後、これら電極体及びマスク
体をマスクとしてダブルドープする半導体装置の絶縁膜
上に半導体領域を形成するに際し、半導体領域の損傷を
回避し得る半導体装置を提供することを、その目的とし
ている。
あり、絶縁膜上の電極体側面をＲＩＥにより形成された
特別のマスク体で保護した後、これら電極体及びマスク
体をマスクとしてダブルドープする半導体装置の絶縁膜
上に半導体領域を形成するに際し、半導体領域の損傷を
回避し得る半導体装置を提供することを、その目的とし
ている。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成し、前記絶縁膜
上に電極体を形成する電極体形成工程と、前記基板及び
電極体上に側壁用絶縁膜を形成し、前記側壁用絶縁膜を
反応性イオンエッチングして前記電極体の側面を覆うマ
スク体を形成するマスク体形成工程と、前記電極体及び
マスク体をマスクとして前記基板の表面部に不純物を二
重にドープして二重拡散領域を形成する二重拡散領域形
成工程と、前記マスク体形成後に前記絶縁膜の所定領域
上に所定形状の半導体領域を形成する半導体領域形成工
程とを備えることを特徴としている。
造方法は、半導体基板上に絶縁膜を形成し、前記絶縁膜
上に電極体を形成する電極体形成工程と、前記基板及び
電極体上に側壁用絶縁膜を形成し、前記側壁用絶縁膜を
反応性イオンエッチングして前記電極体の側面を覆うマ
スク体を形成するマスク体形成工程と、前記電極体及び
マスク体をマスクとして前記基板の表面部に不純物を二
重にドープして二重拡散領域を形成する二重拡散領域形
成工程と、前記マスク体形成後に前記絶縁膜の所定領域
上に所定形状の半導体領域を形成する半導体領域形成工
程とを備えることを特徴としている。
【０００７】
【発明の効果】以上説明したように本発明の半導体装置
は、絶縁膜上の電極体側面をＲＩＥにより形成された特
別のマスク体で保護した後、これら電極体及びマスク体
をマスクとしてダブルドープする半導体装置の絶縁膜上
に半導体領域を形成するに際し、半導体領域をマスク体
形成後に形成するので、大幅な工程延長を招くことなく
ＲＩＥによる半導体領域の損傷を回避し、半導体領域中
に形成する半導体素子の特性が劣化するのを防止するこ
とができる。
は、絶縁膜上の電極体側面をＲＩＥにより形成された特
別のマスク体で保護した後、これら電極体及びマスク体
をマスクとしてダブルドープする半導体装置の絶縁膜上
に半導体領域を形成するに際し、半導体領域をマスク体
形成後に形成するので、大幅な工程延長を招くことなく
ＲＩＥによる半導体領域の損傷を回避し、半導体領域中
に形成する半導体素子の特性が劣化するのを防止するこ
とができる。
【０００８】
【実施例】以下、本発明の一実施例を示す断面図を図１
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシャル層、３１は
深いＰ- ウエル領域、３２は電界緩和用のＰ- ウエル領
域、４はＰ- チャンネルウエル領域、５はＤＭＯＳのＮ
+ ソース領域、６はＰ+コンタクト領域、７はドープポ
リシリコンからなるゲート電極（本発明でいう電極
体）、８１はシリコン酸化膜からなるゲート絶縁膜、８
２は厚いシリコン酸化膜（フィールド酸化膜）、８３は
ゲート電極７の上面保護用のシリコン酸化膜、８４はＢ
ＰＳＧ等のシリコン酸化膜からなる層間絶縁膜、９１か
ら９５はアルミニウムからなる電極部、１０はシリコン
酸化膜からなるゲート電極側面囲覆用のマスク体、１１
はポリシリ抵抗用のポリシリコン領域（本発明でいう半
導体領域）、１２はツェナダイオード用のポリシリコン
領域（本発明でいう半導体領域）である。
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシャル層、３１は
深いＰ- ウエル領域、３２は電界緩和用のＰ- ウエル領
域、４はＰ- チャンネルウエル領域、５はＤＭＯＳのＮ
+ ソース領域、６はＰ+コンタクト領域、７はドープポ
リシリコンからなるゲート電極（本発明でいう電極
体）、８１はシリコン酸化膜からなるゲート絶縁膜、８
２は厚いシリコン酸化膜（フィールド酸化膜）、８３は
ゲート電極７の上面保護用のシリコン酸化膜、８４はＢ
ＰＳＧ等のシリコン酸化膜からなる層間絶縁膜、９１か
ら９５はアルミニウムからなる電極部、１０はシリコン
酸化膜からなるゲート電極側面囲覆用のマスク体、１１
はポリシリ抵抗用のポリシリコン領域（本発明でいう半
導体領域）、１２はツェナダイオード用のポリシリコン
領域（本発明でいう半導体領域）である。
【０００９】Ｎ+ ソース領域５はＰ- ウエル領域３１の
表面部にＰ- チャンネルウエル領域４とともに、後述す
るようにマスク体１０で区画される開口１３からの二重
イオン注入により形成されている。Ｐ- ウエル領域３２
は深いＰ- ウエル領域３１と同時に形成されている。こ
の実施例ではチップ上には多数のＤＭＯＳセルが配設さ
れ、各セルは平面形状が略正方形であるチャンネルウエ
ル領域４を多数有し、その上方には略正方形の開口をも
つ格子パターンのゲート電極７と、このゲート電極７の
側面を覆うマスク体１０とが形成されている。
表面部にＰ- チャンネルウエル領域４とともに、後述す
るようにマスク体１０で区画される開口１３からの二重
イオン注入により形成されている。Ｐ- ウエル領域３２
は深いＰ- ウエル領域３１と同時に形成されている。こ
の実施例ではチップ上には多数のＤＭＯＳセルが配設さ
れ、各セルは平面形状が略正方形であるチャンネルウエ
ル領域４を多数有し、その上方には略正方形の開口をも
つ格子パターンのゲート電極７と、このゲート電極７の
側面を覆うマスク体１０とが形成されている。
【００１０】以下、上記装置の製造工程を図１から図５
を参照して詳述する。まず図２に示すように、比抵抗
０．０１Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、
その上に１×１０16原子／ｃｍ3 のＮ- エピタキシャル
層２を７〜１５μｍの厚さに形成する。その後、Ｎ- エ
ピタキシャル層２上にマスクとしてのシリコン酸化膜
（図示せず）を７０００オングストローム程度形成す
る。次に、深いＰ- ウエル領域３１、３２形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンを３〜５×１０13dose／cm角、６０ｋｅＶの条件でイ
オン注入する。次に、ドライブイン（１１７０℃、４〜
５時間、Ｎ2 ）を行い、深いＰ - ウェル領域３１、３２
を形成する。
を参照して詳述する。まず図２に示すように、比抵抗
０．０１Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、
その上に１×１０16原子／ｃｍ3 のＮ- エピタキシャル
層２を７〜１５μｍの厚さに形成する。その後、Ｎ- エ
ピタキシャル層２上にマスクとしてのシリコン酸化膜
（図示せず）を７０００オングストローム程度形成す
る。次に、深いＰ- ウエル領域３１、３２形成のために
上記シリコン酸化膜のフォトエッチングを行って、ボロ
ンを３〜５×１０13dose／cm角、６０ｋｅＶの条件でイ
オン注入する。次に、ドライブイン（１１７０℃、４〜
５時間、Ｎ2 ）を行い、深いＰ - ウェル領域３１、３２
を形成する。
【００１１】次に、上記シリコン酸化膜を除去し、その
後、９０００オングストローム程度の厚いシリコン酸化
膜（フィールド酸化膜）８２を形成し、Ｐ- ウエル領域
３２の上を残して他の部分を除去し、その後、約３００
〜１０００オングストロームのゲート絶縁膜８１を熱酸
化法により形成する。次に、ＬＰＣＶＤ法により３００
０〜５０００オングストローム程度堆積しリン拡散を行
ったポリシリコン膜を形成し、その表面を酸化して薄い
シリコン酸化膜（図示せず）を形成した後、その上に厚
さ約１μｍのシリコン酸化膜をＣＶＤ法により堆積し、
これらポリシリコン膜及びシリコン酸化膜をフォトエッ
チングしてゲート電極７と、ゲート電極７の上面を覆う
シリコン酸化膜８３とを形成する。次に、ゲート電極７
の側面に酸化により薄いシリコン酸化膜（図示せず）を
形成している。
後、９０００オングストローム程度の厚いシリコン酸化
膜（フィールド酸化膜）８２を形成し、Ｐ- ウエル領域
３２の上を残して他の部分を除去し、その後、約３００
〜１０００オングストロームのゲート絶縁膜８１を熱酸
化法により形成する。次に、ＬＰＣＶＤ法により３００
０〜５０００オングストローム程度堆積しリン拡散を行
ったポリシリコン膜を形成し、その表面を酸化して薄い
シリコン酸化膜（図示せず）を形成した後、その上に厚
さ約１μｍのシリコン酸化膜をＣＶＤ法により堆積し、
これらポリシリコン膜及びシリコン酸化膜をフォトエッ
チングしてゲート電極７と、ゲート電極７の上面を覆う
シリコン酸化膜８３とを形成する。次に、ゲート電極７
の側面に酸化により薄いシリコン酸化膜（図示せず）を
形成している。
【００１２】次に図３に示すように、全面にステップカ
バ−の良好なＴＥＯＳのＣＶＤシリコン酸化膜１５を１
μｍ程度形成する。次に図４に示すように、ＣＶＤシリ
コン酸化膜１５を反応性イオンエッチングによりエッチ
バックしてゲート電極７の側面にＣＶＤシリコン酸化膜
１５によるマスク体１０を形成する。なお、このマスク
体１０の最下部での幅Ｌｍは、ゲート電極７とその上の
シリコン酸化膜８３とによる積層膜厚すなわち、エピ層
２の表面からエッチングバック後のシリコン酸化膜８３
の上面までの距離とエッチバック前のＴＥＯＳ膜厚とに
より決定される。
バ−の良好なＴＥＯＳのＣＶＤシリコン酸化膜１５を１
μｍ程度形成する。次に図４に示すように、ＣＶＤシリ
コン酸化膜１５を反応性イオンエッチングによりエッチ
バックしてゲート電極７の側面にＣＶＤシリコン酸化膜
１５によるマスク体１０を形成する。なお、このマスク
体１０の最下部での幅Ｌｍは、ゲート電極７とその上の
シリコン酸化膜８３とによる積層膜厚すなわち、エピ層
２の表面からエッチングバック後のシリコン酸化膜８３
の上面までの距離とエッチバック前のＴＥＯＳ膜厚とに
より決定される。
【００１３】次に図５に示すように露出するエピ層２の
表面に薄いシリコン酸化膜１９を酸化により形成し、そ
の上に厚さ約３０００〜５０００オングストロームの低
濃度のポリシリコン膜（図示せず）を形成し、このポリ
シリコン膜をフォトエッチしてフィールド絶縁膜８２上
にポリシリコン領域１１、１２を形成する。次に、この
ポリシリコン領域１１、１２表面を熱酸化して薄いシリ
コン酸化膜１１ａ，１１ｂを形成する。
表面に薄いシリコン酸化膜１９を酸化により形成し、そ
の上に厚さ約３０００〜５０００オングストロームの低
濃度のポリシリコン膜（図示せず）を形成し、このポリ
シリコン膜をフォトエッチしてフィールド絶縁膜８２上
にポリシリコン領域１１、１２を形成する。次に、この
ポリシリコン領域１１、１２表面を熱酸化して薄いシリ
コン酸化膜１１ａ，１１ｂを形成する。
【００１４】次に図１に示すように、シリコン酸化膜１
９、１１ａ、１１ｂを貫通してボロンを６×１０13〜９
×１０13dose／cm角、４０ｋｅＶの条件でイオン注入を
行い、さらに、ドライブインを１１７０℃、１００分程
度行い、エピタキシャル層２の表面部に浅いＰ- チャン
ネルウエル領域４を形成する。次に、フォトリソグラフ
ィによりパターニングをしたレジストマスクを用いて、
３〜５×１０15dose／cm角、１００ｋｅＶの条件でＰ-
チャンネルウエル領域４の表面部及びポリシリコン領域
１２の右半分にリンをイオン注入し、Ｐ- ウエル領域４
の表面にＮ+ ソース領域５を形成し、Ｎ+ ポリシリコン
領域１２ａを形成する。次に、上記マスクを除去して５
〜７×１０13dose／cm角、４０ｋｅＶの条件でボロンを
イオン注入し、ウエル領域４の表面中央部にウエルコン
タクト用のＰ+ 領域６を形成し、ポリシリコン領域１１
をＰ+ 抵抗線とし、ポリシリコン領域１２の左半分にＰ
+ ポリシリコン領域１２ｂを形成する。これによりポリ
シリコン領域１２は多結晶のツェナダイオードとなる。
９、１１ａ、１１ｂを貫通してボロンを６×１０13〜９
×１０13dose／cm角、４０ｋｅＶの条件でイオン注入を
行い、さらに、ドライブインを１１７０℃、１００分程
度行い、エピタキシャル層２の表面部に浅いＰ- チャン
ネルウエル領域４を形成する。次に、フォトリソグラフ
ィによりパターニングをしたレジストマスクを用いて、
３〜５×１０15dose／cm角、１００ｋｅＶの条件でＰ-
チャンネルウエル領域４の表面部及びポリシリコン領域
１２の右半分にリンをイオン注入し、Ｐ- ウエル領域４
の表面にＮ+ ソース領域５を形成し、Ｎ+ ポリシリコン
領域１２ａを形成する。次に、上記マスクを除去して５
〜７×１０13dose／cm角、４０ｋｅＶの条件でボロンを
イオン注入し、ウエル領域４の表面中央部にウエルコン
タクト用のＰ+ 領域６を形成し、ポリシリコン領域１１
をＰ+ 抵抗線とし、ポリシリコン領域１２の左半分にＰ
+ ポリシリコン領域１２ｂを形成する。これによりポリ
シリコン領域１２は多結晶のツェナダイオードとなる。
【００１５】次に、Ｎ2 雰囲気中でアニールを行い、Ｎ
+ ソース領域５及びＰ+ コンタクト領域６、ポリシリコ
ン領域１１、１２を活性化する。なお、Ｎ+ 領域５のゲ
ート電極側の端部は上記レジストマスクの形状によらず
マスク体１０の端部位置により規定され、その結果、ゲ
ート電極下のＤＭＯＳチャンネル長は上記二回のイオン
注入の横方向広がりの差により決定される。
+ ソース領域５及びＰ+ コンタクト領域６、ポリシリコ
ン領域１１、１２を活性化する。なお、Ｎ+ 領域５のゲ
ート電極側の端部は上記レジストマスクの形状によらず
マスク体１０の端部位置により規定され、その結果、ゲ
ート電極下のＤＭＯＳチャンネル長は上記二回のイオン
注入の横方向広がりの差により決定される。
【００１６】次に、全面に例えばＢＰＳＧよりなる層間
絶縁膜８４をＣＶＤにより堆積するとともに、ホトリソ
工程により層間絶縁膜８４の所定領域を除去して、コン
タクト用の開口を形成する。次に、アルミニウムからな
る電極部９１から９５を形成する。また基板１の裏面に
もＤＭＯＳのドレイン電極（図示せず）を形成する。こ
れにより、多数の縦型ＤＭＯＳパワートランジスタとと
もに、フィールド絶縁膜８２上にＰ+ ポリシリコン抵抗
及びツェナダイオードを有する半導体装置が完成する。
絶縁膜８４をＣＶＤにより堆積するとともに、ホトリソ
工程により層間絶縁膜８４の所定領域を除去して、コン
タクト用の開口を形成する。次に、アルミニウムからな
る電極部９１から９５を形成する。また基板１の裏面に
もＤＭＯＳのドレイン電極（図示せず）を形成する。こ
れにより、多数の縦型ＤＭＯＳパワートランジスタとと
もに、フィールド絶縁膜８２上にＰ+ ポリシリコン抵抗
及びツェナダイオードを有する半導体装置が完成する。
【００１７】ここで、マスク体１０の幅Ｌｍは、図１に
おけるＮ+ ソース領域５の深さの０．８５倍以下となっ
ている。つまり、１９８０年２月に出版の“ＩＥＥＥ
Transactions on Electron Devices”ＶＯＬ．ＥＤー２
７，ＮＯ．２，Ｐ．３５６〜３６７に記載されているよ
うに、イオン注入された領域の横方向拡散距離は縦方向
拡散距離のほぼ０．８５倍となるので、ＬｍをＮ+ ソー
ス領域５の深さの０．８５倍以下とすれば、Ｎ+ ソース
領域５の先端がゲート電極７の直下に達する。また、Ｐ
- チャンネルウエル領域４の先端はＮ+ ソース領域５の
先端より更にゲート電極７の直下に入り込む。
おけるＮ+ ソース領域５の深さの０．８５倍以下となっ
ている。つまり、１９８０年２月に出版の“ＩＥＥＥ
Transactions on Electron Devices”ＶＯＬ．ＥＤー２
７，ＮＯ．２，Ｐ．３５６〜３６７に記載されているよ
うに、イオン注入された領域の横方向拡散距離は縦方向
拡散距離のほぼ０．８５倍となるので、ＬｍをＮ+ ソー
ス領域５の深さの０．８５倍以下とすれば、Ｎ+ ソース
領域５の先端がゲート電極７の直下に達する。また、Ｐ
- チャンネルウエル領域４の先端はＮ+ ソース領域５の
先端より更にゲート電極７の直下に入り込む。
【００１８】以下、このゲート電極側面をＲＩＥで形成
したマスク体１０で覆うＤＭＯＳの特徴を説明する。こ
のＤＭＯＳでは、マスク体１０の外端部からダブルドー
プされた不純物イオンの横方向拡散が始まるので、従来
のようにゲート電極の端部から上記横方向拡散が始まる
場合に比べて、諸条件を同じとすれば上記マスク体の幅
Ｌｍ分だけＤＭＯＳセルの横方向寸法が短縮され、その
分、ＤＭＯＳ集積度が上がり、オン抵抗が低減できる。
したマスク体１０で覆うＤＭＯＳの特徴を説明する。こ
のＤＭＯＳでは、マスク体１０の外端部からダブルドー
プされた不純物イオンの横方向拡散が始まるので、従来
のようにゲート電極の端部から上記横方向拡散が始まる
場合に比べて、諸条件を同じとすれば上記マスク体の幅
Ｌｍ分だけＤＭＯＳセルの横方向寸法が短縮され、その
分、ＤＭＯＳ集積度が上がり、オン抵抗が低減できる。
【００１９】またこの実施例では、従来と比べて、Ａｌ
電極ゲート−電極間の距離を同じとすれば、アルミ電極
とＮ+ ソース領域５との接触面の端からＮ+ ソース領域
５とＰ- チャンネルウエル領域との境界までの距離が減
るので、そこのＮ+ ソース領域５の距離縮小分だけ抵抗
が削減される。更にこの実施例では、上記マスク体１０
の幅Ｌｍの２倍分だけゲート電極７直下のＮ- エピ層の
横幅、引いてはそこに形成される縦チャンネル部の横幅
が増大するので、この部位におけるＪＦＥＴ抵抗損失を
低減できる。
電極ゲート−電極間の距離を同じとすれば、アルミ電極
とＮ+ ソース領域５との接触面の端からＮ+ ソース領域
５とＰ- チャンネルウエル領域との境界までの距離が減
るので、そこのＮ+ ソース領域５の距離縮小分だけ抵抗
が削減される。更にこの実施例では、上記マスク体１０
の幅Ｌｍの２倍分だけゲート電極７直下のＮ- エピ層の
横幅、引いてはそこに形成される縦チャンネル部の横幅
が増大するので、この部位におけるＪＦＥＴ抵抗損失を
低減できる。
【００２０】更にこの実施例では、従来構造上削減困難
であったゲート／ソース容量を削減できる。すなわちこ
の実施例ではマスク体１０の横幅Ｌｍだけゲート電極７
とソース領域５とのオーバーラップが減り、それだけゲ
ート／ソース容量すなわち装置の入力容量が減り、この
ＤＭＯＳを小さい電流駆動能力をもつ素子により高速駆
動することができるという優れた効果を奏することがで
き、ゲート／ソース間の耐圧確保にも有利である。
であったゲート／ソース容量を削減できる。すなわちこ
の実施例ではマスク体１０の横幅Ｌｍだけゲート電極７
とソース領域５とのオーバーラップが減り、それだけゲ
ート／ソース容量すなわち装置の入力容量が減り、この
ＤＭＯＳを小さい電流駆動能力をもつ素子により高速駆
動することができるという優れた効果を奏することがで
き、ゲート／ソース間の耐圧確保にも有利である。
【００２１】以下、この装置の作動を説明する。電極部
９１を接地し、基板１を不図示の裏面電極部及び負荷を
通じて正電位電源に接続する。ゲート電極７に正の共通
制御電圧を印加すると、ソース領域５はウエル領域４表
面のＮ型チャンネルを通じて、Ｎ+ 基板１に導通する。
なお、ウエル領域４はソース領域５と同一電位にバイア
スされている。
９１を接地し、基板１を不図示の裏面電極部及び負荷を
通じて正電位電源に接続する。ゲート電極７に正の共通
制御電圧を印加すると、ソース領域５はウエル領域４表
面のＮ型チャンネルを通じて、Ｎ+ 基板１に導通する。
なお、ウエル領域４はソース領域５と同一電位にバイア
スされている。
【００２２】また、ポリシリコン領域１１は抵抗線とし
て、ポリシリコン領域１２はツェナダイオードとしてＤ
ＭＯＳとともに集積されるが、これらはエピタキシャル
層２の表面に形成されないので、ＤＭＯＳ電位変動の影
響を受けることはない。またこの実施例では、上記ポリ
シリコン領域１１、１２の形成をマスク体１０のＲＩＥ
の後で行うようにしたので、ポリシリコン領域１１、１
２がＲＩＥによりエッチバックされて損傷するという不
具合を回避することができる。
て、ポリシリコン領域１２はツェナダイオードとしてＤ
ＭＯＳとともに集積されるが、これらはエピタキシャル
層２の表面に形成されないので、ＤＭＯＳ電位変動の影
響を受けることはない。またこの実施例では、上記ポリ
シリコン領域１１、１２の形成をマスク体１０のＲＩＥ
の後で行うようにしたので、ポリシリコン領域１１、１
２がＲＩＥによりエッチバックされて損傷するという不
具合を回避することができる。
【００２３】なお上記実施例では、ポリシリコン領域１
１、１２へのド−プ工程をＤＭＯＳへのド−プ工程と共
用したが、互いに独立に行えることは当然である。また
上記実施例では、ＤＭＯＳをパワー素子としたが、ＩＧ
ＢＴなどに変更できることは当然である。また、ポリシ
リコン領域１１、１２のレーザーアニールや、ポリシリ
コン領域１１、１２へのＭＯＳトランジスタ形成なども
可能であることは当然である。
１、１２へのド−プ工程をＤＭＯＳへのド−プ工程と共
用したが、互いに独立に行えることは当然である。また
上記実施例では、ＤＭＯＳをパワー素子としたが、ＩＧ
ＢＴなどに変更できることは当然である。また、ポリシ
リコン領域１１、１２のレーザーアニールや、ポリシリ
コン領域１１、１２へのＭＯＳトランジスタ形成なども
可能であることは当然である。
【図１】本発明の一実施例を示す断面図、
【図２】図１の装置の製造プロセスを示す断面図、
【図３】図１の装置の製造プロセスを示す断面図、
【図４】図１の装置の製造プロセスを示す断面図、
【図５】図１の装置の製造プロセスを示す断面図、
１はＮ+ シリコン基板（半導体基板）、２はＮ- エピ
層、３１、３２はＰ- ウエル領域４はＰ- チャンネルウ
エル領域、５はＮ+ ソース領域、７はゲート電極（本発
明でいう電極体）、８１はゲート絶縁膜、８２はシリコ
ン酸化膜（フィールド絶縁膜）、１０はマスク体、１
１、１２はポリシリコン領域（本発明でいう半導体領
域）。
層、３１、３２はＰ- ウエル領域４はＰ- チャンネルウ
エル領域、５はＮ+ ソース領域、７はゲート電極（本発
明でいう電極体）、８１はゲート絶縁膜、８２はシリコ
ン酸化膜（フィールド絶縁膜）、１０はマスク体、１
１、１２はポリシリコン領域（本発明でいう半導体領
域）。
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成し、前記絶
縁膜上に電極体を形成する電極体形成工程と、 前記基板及び電極体上に側壁用絶縁膜を形成し、前記側
壁用絶縁膜を反応性イオンエッチングして前記電極体の
側面を覆うマスク体を形成するマスク体形成工程と、 前記電極体及びマスク体をマスクとして前記基板の表面
部に不純物を二重にドープして二重拡散領域を形成する
二重拡散領域形成工程と、 前記マスク体形成後に前記絶縁膜の所定領域上に所定形
状の半導体領域を形成する半導体領域形成工程とを備え
ることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074493A JP2858384B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
| US08/469,622 US5798550A (en) | 1990-10-01 | 1995-06-06 | Vertical type semiconductor device and gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074493A JP2858384B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283701A true JPH05283701A (ja) | 1993-10-29 |
| JP2858384B2 JP2858384B2 (ja) | 1999-02-17 |
Family
ID=13548886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074493A Expired - Lifetime JP2858384B2 (ja) | 1990-10-01 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858384B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2949065A1 (de) * | 1978-12-12 | 1980-11-06 | Yamanouchi Pharma Co Ltd | 7 alpha -methoxycephalosporinderivate und verfahren zu deren herstellung |
| JP2005347771A (ja) * | 1998-01-27 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置 |
| CN117790423A (zh) * | 2024-02-23 | 2024-03-29 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
-
1992
- 1992-03-30 JP JP4074493A patent/JP2858384B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2949065A1 (de) * | 1978-12-12 | 1980-11-06 | Yamanouchi Pharma Co Ltd | 7 alpha -methoxycephalosporinderivate und verfahren zu deren herstellung |
| JP2005347771A (ja) * | 1998-01-27 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置 |
| CN117790423A (zh) * | 2024-02-23 | 2024-03-29 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
| CN117790423B (zh) * | 2024-02-23 | 2024-05-24 | 芯联集成电路制造股份有限公司 | 半导体器件及其制备方法、半导体集成电路及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858384B2 (ja) | 1999-02-17 |
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