JPH0574154A - Microcomputer - Google Patents
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- JPH0574154A JPH0574154A JP3235788A JP23578891A JPH0574154A JP H0574154 A JPH0574154 A JP H0574154A JP 3235788 A JP3235788 A JP 3235788A JP 23578891 A JP23578891 A JP 23578891A JP H0574154 A JPH0574154 A JP H0574154A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に外部メモリとしての疑似ＳＲＡＭに対するリ
フレッシュパルス発生機能を有するマイクロコンピュー
タに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer, and more particularly to a microcomputer having a refresh pulse generation function for a pseudo SRAM as an external memory.
【０００２】[0002]
【従来の技術】従来のマイクロコンピュータは、内臓メ
モリやクロック発生回路および演算処理装置（以下、Ｃ
ＰＵと称す）と外部メモリに対するリフレッシュパルス
発生回路等を備えて構成される。2. Description of the Related Art A conventional microcomputer includes a built-in memory, a clock generation circuit, and an arithmetic processing unit (hereinafter referred to as C
PU) and a refresh pulse generation circuit for an external memory.
【０００３】図５は従来の一例を示すマイクロコンピュ
ータのブロック図である。図５に示すよに、従来のマイ
クロコンピュータ１６は、疑似ＳＲＡＭからなる外部メ
モリ２２のリフレッシュパルス発生機能を有するもので
あり、その構成は内蔵メモリ１７と、クロック発生回路
１８と、ＣＰＵ１９と、内部バス２０と、外部バスイン
タフェイス２１およびリフレッシュパルス発生回路１ａ
とを備えている。また、外部メモリ２２へのリフレッシ
ュパルスＳ１１の送出は外部端子１０を介して行われる
が、マイクロコンピュータ１６はこの外部端子１０と外
部バスインタフェイス２１を介して外部メモリ２２に接
続される。まず、クロック発生回路１８はＣＰＵ１９，
外部バスインタフェイス２１，リフレッシュパルス発生
回路１ａ，内蔵メモリ１７などのマイクロコンピュータ
１６内部の各ユニットに供給するクロック信号Ｓ１を生
成する。次に、ＣＰＵ１９は内蔵メモリ１７または外部
メモリ２２からプログラムを読み出し命令を実行する機
能を有し、フェッチ要求信号Ｓ７およひデータアクセス
要求信号Ｓ８をリフレッシュパルス発生回路１ａや外部
バスインタフェース２１へ送出する。この外部バスイン
タフェーヌ２１はＣＰＵ１９の制御の下で、外部メモリ
２２とのデータのやり取りを指示する。FIG. 5 is a block diagram of a conventional microcomputer showing an example. As shown in FIG. 5, the conventional microcomputer 16 has a function of generating a refresh pulse of an external memory 22 composed of a pseudo SRAM, and its configuration is a built-in memory 17, a clock generating circuit 18, a CPU 19, and an internal memory. Bus 20, external bus interface 21, and refresh pulse generation circuit 1a
It has and. The refresh pulse S11 is sent to the external memory 22 via the external terminal 10, but the microcomputer 16 is connected to the external memory 22 via the external terminal 10 and the external bus interface 21. First, the clock generation circuit 18 includes the CPU 19,
The clock signal S1 to be supplied to each unit inside the microcomputer 16 such as the external bus interface 21, the refresh pulse generating circuit 1a, and the built-in memory 17 is generated. Next, the CPU 19 has a function of reading a program from the built-in memory 17 or the external memory 22 and executing an instruction, and sends the fetch request signal S7 and the data access request signal S8 to the refresh pulse generation circuit 1a and the external bus interface 21. To do. Under the control of the CPU 19, the external bus interface 21 gives an instruction to exchange data with the external memory 22.
【０００４】一方、リフレッシュパルス発生回路１ａは
外部メモリ（疑似ＳＲＡＭ）２２をリフレッシュするの
に必要なリフレッシュパルスＳ１１を生成し、外部端子
１０に出力するとともに、このリフレッシュパルス発生
回路１ａはリフレッシュ期間中であることを示すリフレ
ッシュサイクルＳ１０を外部バスインタフェイス２１に
出力する。また、このリフレッシュパルス発生回路１ａ
は、、内蔵メモリ１７または外部メモリ２２から命令の
読み出しを起動する時にアクティブになるフェッチ要求
信号Ｓ７をＣＰＵ１９から受信する一方、ＣＰＵ１９か
ら外部メモリ２２と、データのやりとりを行なう時にア
クティブになるデータアクセス要求信号Ｓ８を受信す
る。On the other hand, the refresh pulse generation circuit 1a generates a refresh pulse S11 necessary for refreshing the external memory (pseudo SRAM) 22 and outputs it to the external terminal 10, and the refresh pulse generation circuit 1a is in the refresh period. Then, the refresh cycle S10 indicating that is output to the external bus interface 21. Also, this refresh pulse generation circuit 1a
Receives from the CPU 19 a fetch request signal S7 which becomes active when the reading of an instruction from the internal memory 17 or the external memory 22 is activated, and a data access which becomes active when the CPU 19 exchanges data with the external memory 22. The request signal S8 is received.
【０００５】図６は図５に示すリフレッシュパルス発生
回路図である。図６に示すように、かかるリフレッシュ
パルス発生回路１ａは前述したクロック発生回路１８よ
りクロック信号Ｓ１を受信するが、このクロック信号Ｓ
１は各回路の動作を制御する信号であり、分周器３およ
びリフレッシュ制御回路２４に供給される。分周器３は
このクロック信号Ｓ１を分周する回路であり、分周器出
力Ｓ２として４つの信号をセレクタ４に出力する。ま
た、セレクタ４は４本の分周器出力Ｓ２のうち、レジス
タ５のビットａ及びビットｂの値に応じて１本を選択
し、その選択した信号をリフレッシュタイミング信号Ｓ
１６としてリフレッシュ制御回路２４に供給する。この
レジスタ５は、ビットａ，ビットｂから成るレジスタで
あり、リフレッシュ周期選択信号Ｓ３あるいはリフレッ
シュ周期選択信号Ｓ４をセレクタ４に出力する。FIG. 6 is a circuit diagram of the refresh pulse generating circuit shown in FIG. As shown in FIG. 6, the refresh pulse generating circuit 1a receives the clock signal S1 from the clock generating circuit 18 described above.
1 is a signal for controlling the operation of each circuit and is supplied to the frequency divider 3 and the refresh control circuit 24. The frequency divider 3 is a circuit that divides the clock signal S1 and outputs four signals to the selector 4 as the frequency divider output S2. Further, the selector 4 selects one of the four frequency divider outputs S2 according to the values of the bit a and the bit b of the register 5, and selects the selected signal as the refresh timing signal S.
16 is supplied to the refresh control circuit 24. The register 5 is a register including bits a and b, and outputs the refresh cycle selection signal S3 or the refresh cycle selection signal S4 to the selector 4.
【０００６】一方、ＣＰＵ１９より供給されるフェッチ
要求信号Ｓ７およびデータアクセス要求信号Ｓ８は共に
ＯＲゲート２３に入力され、その出力はリフレッシュ制
御回路２４からのリフレッシュサイクル信号Ｓ１０をイ
ンバータ８で反転させた信号とともにＡＮＤゲート９に
供給される。この２入力ＡＮＤゲート９の出力はリフレ
ッシュ制御回路７に対するアクセス信号Ｓ１７となる。
また、このリフレッシュ制御回路２４は、外部バスイン
ナフェイス２１からの外部メモリアクセスとリフレッシ
ュサイクルとが競合しないように、リフレッシュパルス
Ｓ１１の出力を調整する回路であり、クロック信号Ｓ
１，リフレッシュタイミング信号Ｓ１６およびアクセス
信号Ｓ１７を入力してリフレッシュパルスＳ１１および
リフレッシュサイクル信号Ｓ１０を出力する。On the other hand, the fetch request signal S7 and the data access request signal S8 supplied from the CPU 19 are both input to the OR gate 23, and the output thereof is a signal obtained by inverting the refresh cycle signal S10 from the refresh control circuit 24 by the inverter 8. It is also supplied to the AND gate 9. The output of the 2-input AND gate 9 becomes the access signal S17 for the refresh control circuit 7.
The refresh control circuit 24 is a circuit that adjusts the output of the refresh pulse S11 so that the external memory access from the external bus interface 21 does not conflict with the refresh cycle.
1. The refresh timing signal S16 and the access signal S17 are input and the refresh pulse S11 and the refresh cycle signal S10 are output.
【０００７】次に、上述した各回路の動作についてより
詳細に説明する。Next, the operation of each circuit described above will be described in more detail.
【０００８】まず、分周器３はクロック信号Ｓ１を入力
して分周を行なうが、ここでは２分周，４分周，８分
周，１６分周した分周器出力Ｓ２をセレクタ４に出力す
る。セレクタ４は分周器出力Ｓ２の中からレジスタ５の
ビットａ，ビットｂで設定されたリフレッシュ周期に応
じた信号を選択し、リフレッシュタイミング信号Ｓ１６
としてリフレッシュ制御回路２４に供給する。また、リ
フレッシュ制御回路２４から出力されるリフレッシュサ
イクル信号Ｓ１０がアクディブの時に、フェッチ要求信
号Ｓ７又はデータアクセス要求信号Ｓ８がアクティブに
なった場合、すなわちＯＲゲート２３の出力がハイレベ
ルになった場合は、図５に示す外部バスインタフェイス
２１が命令フェッチ又はデータアクセスの実行をウエイ
トすると共に、フェッチ要求信号Ｓ７又はデータアクセ
ス要求信号Ｓ８をアクティブにし続ける。このリフレッ
ス制御回路２４は、リフレッシュタイミング信号Ｓ１６
がアクティブで且つＡＮＤゲート９を介したアクセス信
号Ｓ１７がアクティブでない時に、リフレッシュパルス
Ｓ１１を出力すると同時に、リフレッシュ期間であるこ
とを示すリフレッシュサイクル信号Ｓ１０を出力する。
一方、アクセス信号Ｓ１７がアクティブの時は、リフレ
ッシュサイクル信号Ｓ１０を出力する。First, the frequency divider 3 inputs the clock signal S1 and performs frequency division. Here, the frequency divider output S2 obtained by frequency division by 2, frequency division by 4, frequency division by 8 and frequency division by 16 is sent to the selector 4. Output. The selector 4 selects a signal according to the refresh cycle set by the bit a and the bit b of the register 5 from the frequency divider output S2, and the refresh timing signal S16
Is supplied to the refresh control circuit 24. Further, when the fetch request signal S7 or the data access request signal S8 becomes active while the refresh cycle signal S10 output from the refresh control circuit 24 is active, that is, when the output of the OR gate 23 becomes high level, The external bus interface 21 shown in FIG. 5 waits for execution of instruction fetch or data access, and keeps the fetch request signal S7 or data access request signal S8 active. The refresh control circuit 24 uses the refresh timing signal S16.
Is active and the access signal S17 via the AND gate 9 is inactive, it outputs the refresh pulse S11 and simultaneously outputs the refresh cycle signal S10 indicating the refresh period.
On the other hand, when the access signal S17 is active, the refresh cycle signal S10 is output.
【０００９】次に、アクセス信号Ｓ１７とリフレッシュ
タイミング信号Ｓ１６が同時にアクティブになった場
合、もしくはリフレッシュタイミング信号Ｓ１６がアク
ティブになるのが早い場合について図７を参照して説明
する。Next, the case where the access signal S17 and the refresh timing signal S16 are simultaneously activated or the refresh timing signal S16 is activated quickly will be described with reference to FIG.
【００１０】図７は図６における各種信号のタイミング
図である。図７に示すように、外部メモリとしてリフレ
ッシュの必要のあるメモリを接続した時、外部メモリア
クセスとリフレッシュ動作とを同時に行なうことはでき
ない。同時に行なった場合は、メモリのデータが壊れる
恐れがあるころである。このため、従来のマイクロコン
ピュータは、外部メモリアクセスとリフレッシュサイク
ルとが競合する毎に、外部メモリアクセスが待たされる
構成になっている。要するに、図６におけるリフレッシ
ュタイミング信号Ｓ１６がアクティブになると同時にリ
フレッシュサイクル信号Ｓ１０もアクティブになると、
ＡＮＤゲート９の片方の入力であるインバータ８の出力
はインアクティブになるため、ＡＮＤゲート９の出力が
インアクティブのままとなり、アクセス信号Ｓ１７はイ
ンアクティブとなる。従って、リフレッシュパルスＳ１
１の出力を優先し、リフレッシュサイクル信号Ｓ１０を
出力する。この結果、外部メモリ２２へのアクセスは、
リフレッシュサイクル信号Ｓ１０がアクティブになるた
め、ウエイトが掛かってしまうことになる。FIG. 7 is a timing chart of various signals in FIG. As shown in FIG. 7, when a memory that needs to be refreshed is connected as the external memory, the external memory access and the refresh operation cannot be performed at the same time. If done at the same time, the data in the memory may be destroyed. Therefore, the conventional microcomputer has a configuration in which the external memory access is kept waiting each time the external memory access and the refresh cycle compete with each other. In short, if the refresh timing signal S16 in FIG. 6 becomes active and the refresh cycle signal S10 becomes active at the same time,
Since the output of the inverter 8 which is one input of the AND gate 9 becomes inactive, the output of the AND gate 9 remains inactive and the access signal S17 becomes inactive. Therefore, the refresh pulse S1
The output of 1 is given priority and the refresh cycle signal S10 is output. As a result, access to the external memory 22 is
Since the refresh cycle signal S10 becomes active, a wait is applied.
【００１１】[0011]
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、外部メモリアクセスおよびリフレッ
シュサイクルが競合する毎に、命令フェッチ及びデータ
アクセスを待たされる構成となっているため、リフレッ
シュ動作を行わない場合と比較して、外部メモリに対す
る実行処理速度を著しく遅くしてしまうという欠点があ
る。また、従来のマイクロコンピュータではリフレッシ
ュパルスを効率よく発生させることができないという欠
点がある。In the conventional microcomputer described above, the instruction fetch and the data access are made to wait each time the external memory access and the refresh cycle compete, so that the refresh operation is not performed. Compared with, there is a drawback that the execution processing speed for the external memory is remarkably slowed down. Further, the conventional microcomputer has a drawback in that the refresh pulse cannot be efficiently generated.
【００１２】本発明の目的は、かかる外部メモリに対す
る命令の実行処理速度を高速化するとともに、リフレッ
シュパルスを効率よく発生させることのできるマイクロ
コンピュータを提供することにある。It is an object of the present invention to provide a microcomputer capable of speeding up the execution processing speed of instructions for such an external memory and efficiently generating refresh pulses.
【００１３】[0013]
【課題を解決するための手段】本発明のマイクロコンピ
ュータはクロック信号を供給するクロック発生回路と、
命令を実行しフェッチ要求信号およびデータアクセス要
求信号等を出力する演算処理装置と、外部バスインター
フェースと、前記クロック信号および前記各種の要求信
号に基き前記外部バスインターフェースに対するリフレ
ッスサイクル信号および外部メモリに対するリフレッシ
ュパルスを発生するリフレッシュパルス発生回路とを備
えたマイクロコンピュータにおいて、前記リフレッシュ
パルス発生回路は前記リフレッシュパルス出力後の時間
を計測するために前記クロック信号に基づくカウントク
ロックを計数し且つ前記リフレッシュパルス出力でクリ
アされるタイマ手段と、前記タイマ手段のオーバーフロ
ーを伝えるオーバーフロー信号および前記演算処理装置
からの前記フェッチ要求信号を入力して前記リフレッシ
ュパルスおよび前記リフレッシュサイクル信号を出力す
るリフレッシュ制御回路とを有して構成される。A microcomputer of the present invention includes a clock generation circuit for supplying a clock signal,
An arithmetic processing unit for executing an instruction and outputting a fetch request signal, a data access request signal, etc., an external bus interface, a refresh cycle signal for the external bus interface based on the clock signal and the various request signals, and an external memory. In a microcomputer provided with a refresh pulse generating circuit for generating a refresh pulse, the refresh pulse generating circuit counts a count clock based on the clock signal and measures the refresh pulse output in order to measure the time after the refresh pulse is output. The timer means to be cleared by the above, the overflow signal for notifying the overflow of the timer means, and the fetch request signal from the arithmetic processing unit are input to input the refresh pulse and the previous pulse. Constructed and a refresh control circuit for outputting a refresh cycle signal.
【００１４】[0014]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１５】図１は本発明の第１の実施例を説明するた
めのマイクロコンピュータにおけるリフレッシュパルス
発生回路図である。図１に示すように、本実施例は前述
した図５のマイクロコンピュータにおける、リフレッシ
ュパルス発生回路１ａが異なる他は同一である。特に、
リフレッシュパルス発生回路１ａにおける分周器３，セ
レクタ４，レジスタ５と、インバータ８，ＡＮＤゲート
９と、外部端子１０は同一であり、また信号についてみ
ると、クロック信号Ｓ１，分周器出力Ｓ２，リフレッシ
ュ周期選択信号Ｓ３およびＳ４と、リフレッシュサイク
ル信号Ｓ１０，リフレッシュパルスＳ１１についても同
様である。従って、本実施例はリフレッシュ制御回路７
とリフレッシュパルスＳ１１で制御されるタイマ６を設
け、リフレッシュパルス発生回路に１におけるＯＲゲー
ト２３を削除してフェッチ要求信号Ｓ７とデータアクセ
ス要求信号Ｓ８の接続を変更した点、カウントクロック
Ｓ５，データアクセス信号Ｓ９およびリフレッシュタイ
ミングＳ６を追加した点および外部にデータアクセス専
用メモリ２を接続した点が異なっている。FIG. 1 is a refresh pulse generating circuit diagram in a microcomputer for explaining the first embodiment of the present invention. As shown in FIG. 1, this embodiment is the same as the microcomputer shown in FIG. 5 except that the refresh pulse generating circuit 1a is different. In particular,
The frequency divider 3, the selector 4, the register 5, the inverter 8, the AND gate 9 and the external terminal 10 in the refresh pulse generation circuit 1a are the same, and regarding the signals, the clock signal S1, the frequency divider output S2, and the like. The same applies to the refresh cycle selection signals S3 and S4, the refresh cycle signal S10, and the refresh pulse S11. Therefore, in this embodiment, the refresh control circuit 7
And the timer 6 controlled by the refresh pulse S11 is provided, the OR gate 23 in 1 is deleted in the refresh pulse generation circuit, and the connection between the fetch request signal S7 and the data access request signal S8 is changed. The difference is that the signal S9 and the refresh timing S6 are added and that the data access dedicated memory 2 is connected to the outside.
【００１６】まず、リフレッシュ制御回路７はクロック
信号Ｓ１の制御のもとに、データアクセス信号Ｓ９，フ
ェッチ要求信号Ｓ７およびリフレッシュタイミング信号
Ｓ６を入力し、リフレッシュサイクル信号Ｓ１０と、リ
フレッシュパルスＳ１１を出力する。次に、タイマ６は
セレクタＳから出力されるカウントクトックＳ５の入力
によりカウントアップを行ない、オーバーフロー時にリ
フレッシュタイミング信号Ｓ６をアクティブにする。こ
のタイマ６は、リフレッシュ制御回路７からのリフレッ
シュパルスＳ１１がアクティブになると、カウント値を
クリアされる。すなわち、タイマ６はカウントクロック
Ｓ５とリフレッシュパルスＳ１１を入力し、リフレッス
タイミング信号Ｓ６を出力する。First, the refresh control circuit 7 inputs the data access signal S9, the fetch request signal S7 and the refresh timing signal S6 under the control of the clock signal S1, and outputs the refresh cycle signal S10 and the refresh pulse S11. .. Next, the timer 6 counts up by the input of the count clock S5 output from the selector S, and activates the refresh timing signal S6 at the time of overflow. The count value of the timer 6 is cleared when the refresh pulse S11 from the refresh control circuit 7 becomes active. That is, the timer 6 inputs the count clock S5 and the refresh pulse S11, and outputs the refresh timing signal S6.
【００１７】また、ＣＰＵ（図５のＣＰＵ１９と同じ）
から出力されるデータアクセス要求信号Ｓ８はリフレッ
シュサイクル信号Ｓ１０からインバータ８を介して得ら
れた信号とともにＡＮＤゲート９に供給される。このＡ
ＮＤゲート９の出力であるフェッチ要求信号Ｓ７ととも
に直接リフレッシュ制御回路７に入力される。A CPU (same as the CPU 19 of FIG. 5)
The data access request signal S8 output from the same is supplied to the AND gate 9 together with the signal obtained from the refresh cycle signal S10 via the inverter 8. This A
It is directly input to the refresh control circuit 7 together with the fetch request signal S7 which is the output of the ND gate 9.
【００１８】次に、図２を参照し回路の動作について説
明するが、図６の従来例における動作と同様な部分につ
いては省略し、異なる部分の説明を行なう。Next, the operation of the circuit will be described with reference to FIG. 2. However, the same parts as those in the conventional example of FIG. 6 will be omitted and different parts will be described.
【００１９】図２は図１における各種信号とタイミング
図である。図２に示すように、フェッチ要求信号Ｓ７が
アクティブになった時、外部データアクセス専用メモリ
２へのアクセスは行なわれないため、リフレッシュ制御
回路７は、無条件にリフレッシュパルスＳ１１とリフレ
ッシュサイクル信号Ｓ１０を出力する。また、フェッチ
要求信号Ｓ７が一定期間内に発生しない時は外部データ
アクセス専用メモリ２のデータを破壊させないために強
制的にリフレッシュパルスＳ１１を発生させる必要があ
る。かかる場合は初にリフレッシュパルスＳ１１がアク
ティブになったときにタイマ６をクリアする。その後、
カウントクロックＳ５の入力によりタイマ６はカウント
アップを開始する。このタイマ６はオーバーフロー（Ｏ
ＶＦ）する前にフェッチ要求信号Ｓ７が発生すれば、そ
の都度クリアされるので、オーバーフローすることはな
い。とごろが、フェッチ要求信号Ｓ７が発生しない場合
は、タイマ６がオーバーフローしてリフレッシュタイミ
ング信号Ｓ６をアクティブにする。従って、リフレッシ
ュ制御回路７は強制的にリフレッシュパルスＳ１１とリ
フレッシュサイクル信号Ｓ１０に出力する。尚、データ
アクセス要求信号Ｓ８と、リフレッシュサイクル信号Ｓ
１０との競合時の動作は、前述した図６および図７の従
来例の場合と同様である。FIG. 2 is a timing diagram showing various signals in FIG. As shown in FIG. 2, when the fetch request signal S7 becomes active, the external data access dedicated memory 2 is not accessed. Therefore, the refresh control circuit 7 unconditionally refreshes the refresh pulse S11 and the refresh cycle signal S10. Is output. Further, when the fetch request signal S7 is not generated within a certain period, it is necessary to forcibly generate the refresh pulse S11 so as not to destroy the data in the external data access dedicated memory 2. In such a case, the timer 6 is cleared when the refresh pulse S11 becomes active for the first time. afterwards,
The timer 6 starts counting up by the input of the count clock S5. This timer 6 overflows (O
If the fetch request signal S7 is generated before VF), the fetch request signal S7 is cleared each time, so that overflow does not occur. However, when the fetch request signal S7 is not generated, the timer 6 overflows and activates the refresh timing signal S6. Therefore, the refresh control circuit 7 forcibly outputs the refresh pulse S11 and the refresh cycle signal S10. The data access request signal S8 and the refresh cycle signal S
The operation at the time of contention with 10 is similar to the case of the conventional example of FIGS. 6 and 7 described above.
【００２０】本実施例においては、従来例と異なり、命
令フェッチに同期して外部メモリ２をリフレッシュする
ため、命令フェッチとリフレッシュ動作を並行して行な
うことができ、データアクセスを待たされることが少な
くなる。この命令フェッチと同時にリフレッシュ動作を
するので、命令フェッチが行なわれないと、リフレッシ
ュ動作が始まらないが、本実施例では一定期間命令フェ
ッチが行なわれないと、強制的にリフレッシュパルスを
出力できる機能も備えているので、外部メモリ２のデー
タを破壊する恐れがない。In the present embodiment, unlike the conventional example, the external memory 2 is refreshed in synchronization with the instruction fetch, so that the instruction fetch and the refresh operation can be performed in parallel, and the data access is less likely to be waited. Become. Since the refresh operation is performed at the same time as this instruction fetch, the refresh operation does not start unless the instruction fetch is performed. In the present embodiment, however, the refresh pulse can be forcibly output if the instruction fetch is not performed for a certain period. Since it is provided, there is no risk of destroying the data in the external memory 2.
【００２１】図３は本発明の第２の実施例を説明するた
めのマイクロコンピューにおけるリフレッシュパルス発
生回路図である。図３に示すように、本実施例は前述し
た第１の実施例と比較し、分周器３，セレクタ４，レジ
スタ５，インバータ８，ＡＮＤゲート９，リフレッシュ
制御回路７，外部端子１０および外部データアクセス専
用メモリ２が同一である。また、各種信号のうちクロッ
ク信号Ｓ１と分周器出力Ｓ２とリフレッシュ周期選択信
号Ｓ３，Ｓ４とカウントクロックＳ５とリフレッシュサ
イクル信号Ｓ１０とリフレッシュパルスＳ１１とデータ
アクセス要求信号Ｓ８およびデータアクセス信号Ｓ９に
ついても、図１のリフレッシュパルス発生回路１におけ
る各種信号と同様であるので、説明を省略する。本実施
例が第１の実施例と比較して異なる点は、図１のタイマ
６をフリーランニングタイマ１１に置き換えた点と、Ｒ
Ｓ型フリップフロップ（ＲＳ−ＦＦ）１２，遅延回路１
３，ＡＮＤゲート１４および１５を追加した点が異な
り、また信号についてみると、ＯＶＦ信号Ｓ１２と遅延
ＯＶＦ信号Ｓ１３とこれらのＯＶＦ信号Ｓ１２，Ｓ１３
に基づくリフレッシュタイミング信号Ｓ１５とフェッチ
要求信号Ｓ７およびフェッチタイミング信号Ｓ１４を用
いる点が異っている。FIG. 3 is a refresh pulse generation circuit diagram in a microcomputer for explaining the second embodiment of the present invention. As shown in FIG. 3, this embodiment is different from the first embodiment described above in that it has a frequency divider 3, a selector 4, a register 5, an inverter 8, an AND gate 9, a refresh control circuit 7, an external terminal 10 and an external circuit. The data access dedicated memory 2 is the same. Further, among various signals, the clock signal S1, the frequency divider output S2, the refresh cycle selection signals S3, S4, the count clock S5, the refresh cycle signal S10, the refresh pulse S11, the data access request signal S8, and the data access signal S9 are also included. Since it is the same as various signals in the refresh pulse generation circuit 1 of FIG. 1, description thereof will be omitted. The present embodiment differs from the first embodiment in that the timer 6 in FIG. 1 is replaced with a free running timer 11, and R
S-type flip-flop (RS-FF) 12, delay circuit 1
3, the difference is that AND gates 14 and 15 are added, and regarding the signals, the OVF signal S12, the delayed OVF signal S13, and these OVF signals S12 and S13 are shown.
The difference is that the refresh timing signal S15, the fetch request signal S7, and the fetch timing signal S14 are used.
【００２２】まず、フリーランニングタイマ１１はセレ
クタ４からのカウントクロックＳ５によってカウントア
ップを行ない、一定周期でオーバーフローを繰り返すと
同時にＯＶＦ信号Ｓ１２をアクティブにする。このＯＶ
Ｆ信号Ｓ１２によってセットされるＲＳ−ＦＦ１２は後
段へ出力する一方、フェッチタイミング信号Ｓ１４によ
ってリセットされる。このＲＳ−ＦＦ１２からのＱ出力
を入力する遅延回路１３は、入力した信号を所定時間遅
延させて遅延ＯＶＦ信号Ｓ１３を出力する。一方、ＡＮ
Ｄゲート１４はフェック要求信号Ｓ７および遅延ＯＶＦ
信号Ｓ１３の論理積をとってフェッチタイミング信号Ｓ
１４を作成し、またＡＮＤゲート１５は前述したように
ＯＶＦ信号Ｓ１２および遅延ＯＶＦ信号Ｓ１３の論理積
をとってリフレッシュタイミング信号Ｓ１５を作成す
る。First, the free-running timer 11 counts up by the count clock S5 from the selector 4, repeats overflow at a constant cycle, and simultaneously activates the OVF signal S12. This OV
The RS-FF 12 set by the F signal S12 is output to the subsequent stage, and is reset by the fetch timing signal S14. The delay circuit 13, which receives the Q output from the RS-FF 12, delays the input signal for a predetermined time and outputs the delayed OVF signal S13. On the other hand, AN
The D gate 14 receives the fake request signal S7 and the delayed OVF.
The fetch timing signal S is obtained by taking the logical product of the signals S13.
AND gate 15 produces the refresh timing signal S15 by ANDing the OVF signal S12 and the delayed OVF signal S13 as described above.
【００２３】図４は図３における各種信号のタイミング
図である。図４に示すように、フリーランニングタイマ
１１はオーバーフローと同時にＯＶＦ信号Ｓ１２をアク
ティブにする。このＯＶＦ信号Ｓ１２がアクティブにな
ると、ＲＳ−ＦＦ１２がセットされるので、その出力Ｑ
はハイレベルになる。そして、遅延回路１３の遅延時間
だけ遅れて遅延ＯＶＦ信号１３がアクティブになる。し
かる後、フェッチ要求信号Ｓ７がアクティブになると、
ＡＮＤゲート１４に入力する信号が両方ともアクティブ
になるので、その出力であるフェッチタイミング信号Ｓ
１４がアクティブになる。次に、このフェッチタイミン
グ信号Ｓ１４がアクティブになると、リフレッシュ制御
回路７は無条件にリフレッシュパルスＳ１１およびリフ
レッシュサイクル信号Ｓ１０を出力する。また、このフ
ェッチタイミング信号Ｓ１４がアクティブになってリフ
レッシュ制御回路７の駆動すると同時に、ＲＳ−ＦＦ１
２をリセットするので、遅延回路１３で遅延した後遅延
ＯＶＦ信号Ｓ１３をインアクティブにする。この遅延Ｏ
ＶＦ信号Ｓ１３がインアクティブになると、ＡＮＤゲー
ト１４の一方の入力がロウレベルになる。従って、その
後で、フェッチ要求信号Ｓ７がアクティブとなっても無
効となり、リフレッシュパルスＳ１１を発生しない。そ
して再びフリーランニングタイマ１１がオーバーフロー
すると、ＲＳ−ＦＦ１２がセットされ、フェッチ要求信
号Ｓ７の入力が有効になり、その結果リフレッシュパル
スＳ１１およびリフレッシュサイクル信号Ｓ１０の発生
が可能となる。FIG. 4 is a timing chart of various signals in FIG. As shown in FIG. 4, the free running timer 11 activates the OVF signal S12 at the same time when it overflows. When this OVF signal S12 becomes active, the RS-FF12 is set, so its output Q
Goes high. Then, the delayed OVF signal 13 becomes active with a delay of the delay time of the delay circuit 13. Then, when the fetch request signal S7 becomes active,
Since both signals input to the AND gate 14 become active, the fetch timing signal S which is the output thereof is output.
14 becomes active. Next, when the fetch timing signal S14 becomes active, the refresh control circuit 7 unconditionally outputs the refresh pulse S11 and the refresh cycle signal S10. Further, the fetch timing signal S14 becomes active to drive the refresh control circuit 7, and at the same time, the RS-FF1
Since 2 is reset, the delayed OVF signal S13 is made inactive after being delayed by the delay circuit 13. This delay O
When the VF signal S13 becomes inactive, one input of the AND gate 14 becomes low level. Therefore, after that, even if the fetch request signal S7 becomes active, it becomes invalid and the refresh pulse S11 is not generated. Then, when the free-running timer 11 overflows again, the RS-FF 12 is set, the input of the fetch request signal S7 becomes valid, and as a result, the refresh pulse S11 and the refresh cycle signal S10 can be generated.
【００２４】次に、フリーランニングタイマ１１がオー
バーフローしてから再びオーバーフローするまでの間に
一度もフェッチ要求信号Ｓ７が入力されなかった場合に
ついて述べる。このフリーランニングタイマ１１がオー
バーフローすると、ＲＳ−ＦＦ１２がセットされる。し
かし、フェッチ要求信号Ｓ７が一度も入力しない場合、
すなわち一度もリフレッシュパルスＳ１０，リフレッシ
ュサイクル信号Ｓ１１を発生しない場合は、次のフリー
ランニングタイマ１１のオーバーフローによりＡＮＤゲ
ート１５の出力でありリフレッシュタイミング信号Ｓ１
５がアクティブになる。従って、リフレッシュタイミン
グ信号Ｓ１５がアクティブになると、リフレッシュ制御
回路７はリフレッシュパルスＳ１１とリフレッシュサイ
クル信号Ｓ１０を出力する。Next, a case will be described in which the fetch request signal S7 has not been input once during the period when the free running timer 11 overflows and before it overflows again. When the free running timer 11 overflows, the RS-FF 12 is set. However, if the fetch request signal S7 is never input,
That is, when the refresh pulse S10 and the refresh cycle signal S11 are not generated even once, the refresh timing signal S1 is the output of the AND gate 15 due to the overflow of the next free running timer 11.
5 becomes active. Therefore, when the refresh timing signal S15 becomes active, the refresh control circuit 7 outputs the refresh pulse S11 and the refresh cycle signal S10.
【００２５】上述したリフレッシュパルス発生回路１に
おいて、リフレッシュパルスＳ１１は外部メモリ（疑似
ＳＲＡＭ等）２のスペックに合わせて定期的に発生する
のが好ましい。一時的に集中して発生しても無意味であ
るし、逆に外部メモリ２のデータ保持時間を過ぎてもリ
フレッシュパルスＳ１１が発生しないと、データが破壊
されることになる。本実施例においては、命令フェッチ
の都度、リフレッシュパルスＳ１１を発生させるのでは
なく、フリーランニングタイマ１１のオーバーフローま
での一定期間内に、命令フェッチに並行してリフレッシ
ュパルスＳ１１を１発だけ出力するようにし、リフレッ
シュパルスＳ１１を効率良く出力するようにしている。
また、一定期間内にリフレッスパルスＳ１１を発生しな
い場合は強制的にリフレッスパルスＳ１１を発生させる
ことが可能である。In the refresh pulse generating circuit 1 described above, it is preferable that the refresh pulse S11 is periodically generated according to the specifications of the external memory (pseudo SRAM, etc.) 2. It is meaningless to generate the data temporarily in a concentrated manner, and conversely, if the refresh pulse S11 is not generated even after the data holding time of the external memory 2, the data will be destroyed. In this embodiment, the refresh pulse S11 is not generated every time an instruction is fetched, but only one refresh pulse S11 is output in parallel with the instruction fetch within a fixed period until the free running timer 11 overflows. The refresh pulse S11 is efficiently output.
If the refresh pulse S11 is not generated within a certain period, the refresh pulse S11 can be forcibly generated.
【００２６】以上、この二つの実施例について説明した
が、これらの実施例では外部にリフレッシュの必要なメ
モリ（疑似ＳＲＡＭなど）を接続した時に、この外部メ
モリにはプログラムを格納しない場合が大半であるの
で、このシステム構成上の特徴を活用して効率的なリフ
レッスパルスの発生を行なうものである。すなわち、こ
れらの実施例では外部メモリからの命令フェッチは行な
われず、外部メモリがデータアクセス専用の場合に有効
なリフレッシュパルスの発生手段を提供することができ
る。Although these two embodiments have been described above, most of these embodiments do not store a program in the external memory when a memory (pseudo SRAM etc.) requiring refresh is connected to the outside. Therefore, this system characteristic is utilized to efficiently generate a refresh pulse. That is, in these embodiments, the instruction fetch from the external memory is not performed, and it is possible to provide the effective refresh pulse generating means when the external memory is dedicated to data access.
【００２７】[0027]
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、命令フェッチ動作およびリフレッシュ
動作を並行して行なうことができるので、リフレッシュ
サイクル中のメモリアクセスにウエイトがかかる確率を
減少させることができ、命令実行を高速化できるという
効果がある。また、本発明は一定期間中に出力されるリ
フレッシュパルスの数を制限しているので、リフレッシ
ュパルスを効率良く発生させることができるという効果
がある。As described above, since the microcomputer of the present invention can perform the instruction fetch operation and the refresh operation in parallel, it is possible to reduce the probability that the memory access during the refresh cycle is waited. This has the effect of speeding up instruction execution. Further, according to the present invention, since the number of refresh pulses output during a fixed period is limited, there is an effect that refresh pulses can be efficiently generated.
【図１】本発明の第１の実施例を説明するためのマイク
ロコンピュータにおけるリフレッシュパルス発生回路図
である。FIG. 1 is a refresh pulse generation circuit diagram in a microcomputer for explaining a first embodiment of the present invention.
【図２】図１における各種信号のタイミング図である。FIG. 2 is a timing diagram of various signals in FIG.
【図３】本発明の第２の実施例を説明するためのマイク
ロコンピュータにおけるリフレッスパルス発生回路図で
ある。FIG. 3 is a refresh pulse generation circuit diagram in a microcomputer for explaining a second embodiment of the present invention.
【図４】図３における各種信号のタイミング図である。FIG. 4 is a timing chart of various signals in FIG.
【図５】従来の一例を示すマイクロコンピュータのブロ
ック図である。FIG. 5 is a block diagram of a microcomputer showing a conventional example.
【図６】図５に示すリフレッスパルス発生回路図であ
る。FIG. 6 is a circuit diagram of a refresh pulse generation circuit shown in FIG.
【図７】図６における各種信号のタイミング図である。FIG. 7 is a timing diagram of various signals in FIG.
１ リフレッシュパルス発生回路 ２ 外部テータアクセス専用メモリ ３ 分周器 ４ セレクタ ５ レジスタ ６ タイマ ７ リフレッシュ制御回路 ８ インバータ ９，１４，１５ ＡＮＤゲート １０ 外部端子 １１ フリーランニングタイマ １２ ＲＳ型フリップフロップ １３ 遅延回路 Ｓ１ クロック信号 Ｓ２ 分周器出力 Ｓ３，Ｓ４ リフレッシュ周器選択信号 Ｓ５ カウントクロック Ｓ６，Ｓ１５ リフレッシュタイミング信号 Ｓ７ フェッチ要求信号 Ｓ８ データアクセス要求信号 Ｓ９ データアクセス信号 Ｓ１０ リフレッシュサイクル信号 Ｓ１１ リフレッシュパルス Ｓ１２ ＯＶＦ信号 Ｓ１３ 遅延ＯＶＦ信号 Ｓ１４ フェッチタイミング信号 1 refresh pulse generation circuit 2 external data access dedicated memory 3 frequency divider 4 selector 5 register 6 timer 7 refresh control circuit 8 inverter 9, 14, 15 AND gate 10 external terminal 11 free running timer 12 RS type flip-flop 13 delay circuit S1 Clock signal S2 Frequency divider output S3, S4 Refresh frequency selection signal S5 Count clock S6, S15 Refresh timing signal S7 Fetch request signal S8 Data access request signal S9 Data access signal S10 Refresh cycle signal S11 Refresh pulse S12 OVF signal S13 Delay OVF Signal S14 Fetch timing signal
Claims (2)
路と、命令を実行しフェッチ要求信号およびデータアク
セス要求信号等を出力する演算処理装置と、外部バスイ
ンターフェースと、前記クロック信号および前記各種の
要求信号に基き前記外部バスインターフェースに対する
リフレッスサイクル信号および外部メモリに対するリフ
レッシュパルスを発生するリフレッシュパルス発生回路
とを備えたマイクロコンピュータにおいて、前記リフレ
ッシュパルス発生回路は前記リフレッシュパルス出力後
の時間を計測するために前記クロック信号に基づくカウ
ントクロックを計数し且つ前記リフレッシュパルス出力
でクリアされるタイマ手段と、前記タイマ手段のオーバ
ーフローを伝えるオーバーフロー信号および前記演算処
理装置からの前記フェッチ要求信号を入力して前記リフ
レッシュパルスおよび前記リフレッシュサイクル信号を
出力するリフレッシュ制御回路とを有することを特徴と
するマイクロコンピュータ。1. A clock generation circuit for supplying a clock signal, an arithmetic processing unit for executing an instruction and outputting a fetch request signal, a data access request signal and the like, an external bus interface, the clock signal and the various request signals. A refresh pulse generating circuit for generating a refresh cycle signal for the external bus interface and a refresh pulse for an external memory based on the above, in which the refresh pulse generating circuit measures time after the refresh pulse is output. Timer means for counting a count clock based on the clock signal and cleared by the refresh pulse output, an overflow signal for notifying the overflow of the timer means and the flag from the arithmetic processing unit. And a refresh control circuit for receiving the refresh request signal and outputting the refresh pulse and the refresh cycle signal.
記カウントクロックを計数するフリーランニングタイマ
と、前記フリーランニングタイマのオーバーフローを検
出する検出手段と、前記フリーランニングタイマのオー
バーフロー周期内に１回以上命令フェッチが行なわれた
ときに前記命令フェッチに並行して１個づつ前記リフレ
ッシュパルスおよび前記リフレッシュサイクル信号を出
力する一方、命令フェッチが１度も行なわれないときに
は前記フリーランニングタイマのオーバーフローにより
前記リフレッシュパルスおよび前記リフレッシュサイク
ル信号を出力するリフレッシュ制御回路とを備えること
を特徴とする請求項１記載のマイクロコンピュータ。2. The refresh pulse generating circuit, a free running timer for counting the count clock, a detecting means for detecting an overflow of the free running timer, and an instruction fetch at least once within an overflow cycle of the free running timer. Output the refresh pulse and the refresh cycle signal one by one in parallel with the instruction fetch, and when the instruction fetch is never performed, the refresh pulse and the refresh pulse The microcomputer according to claim 1, further comprising a refresh control circuit that outputs the refresh cycle signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235788A JPH0574154A (en) | 1991-09-17 | 1991-09-17 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235788A JPH0574154A (en) | 1991-09-17 | 1991-09-17 | Microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574154A true JPH0574154A (en) | 1993-03-26 |
Family
ID=16991266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235788A Pending JPH0574154A (en) | 1991-09-17 | 1991-09-17 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574154A (en) |
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-
1991
- 1991-09-17 JP JP3235788A patent/JPH0574154A/en active Pending
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