JPH06274460A - Inter-different speed processor data communication system - Google Patents

Abstract

PURPOSE:To improve the operating efficiency of a processor at a high speed side. CONSTITUTION:A read pulse or a write pulse outputted from the processor on a low speed side is converted into a pulse signal of one clock cyclic width of a high speed clock signal by an abbreviated pulse generating circuit 41 having a JK flip flop 25 according to a busy signal outputted from a dual port memory 1, and supplied to the dual port memory 1 as the read pulse and the write pulse. Also, a data latch circuit 20 and a buffer circuit 21 are controlled by the pulse signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、異なった速度で動作
する複数のプロセッサ間でデュアルポートメモリを介し
通信を行なう異速度プロセッサ間データ通信装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data communication device between different speed processors for communicating between a plurality of processors operating at different speeds through a dual port memory.

【０００２】[0002]

【従来の技術】図５は、従来の異速度プロセッサ間デー
タ通信装置を示すブロック図であり、図において、１は
２つのポートを備えたデュアルポートメモリ（以下Ｄ．
Ｐ．Ｍという）、２は高速クロック信号３により動作す
る高速プロセッサ、４は低速クロック信号５により動作
する低速プロセッサ、６は高速プロセッサ２とＤ．Ｐ．
Ｍ１との間のデータバス、８は高速プロセッサ２から
Ｄ．Ｐ．Ｍ１に出力されるリードパルス信号のリードパ
ルス信号線、９は高速プロセッサ２からＤ．Ｐ．Ｍ１に
出力されるライトパルス信号のライトパルス信号線、１
０はＤ．Ｐ．Ｍ１から高速プロセッサ２に出力されるビ
ジー信号のビジー信号線である。2. Description of the Related Art FIG. 5 is a block diagram showing a conventional inter-processor data communication device of different speeds. In the figure, reference numeral 1 is a dual port memory (hereinafter referred to as D.
P. 2) is a high-speed processor that operates by a high-speed clock signal 3, 4 is a low-speed processor that operates by a low-speed clock signal 5, 6 is a high-speed processor 2 and D.M. P.
A data bus between the high speed processor 2 and the D.M. P. A read pulse signal line for the read pulse signal output to M1 is denoted by 9 from the high speed processor 2 to the D.M. P. Write pulse signal line for write pulse signal output to M1 1
0 is D. P. A busy signal line for a busy signal output from M1 to the high speed processor 2.

【０００３】３１は高速プロセッサ２側の上位アドレス
バス、３２は下位アドレスバス、３３は高速プロセッサ
２から出力される上位アドレスをデコードする高速プロ
セッサ上位アドレスデコード部である。１１は低速プロ
セッサ４とＤ．Ｐ．Ｍ１との間のデータバス、１３は低
速プロセッサ４からＤ．Ｐ．Ｍ１に出力されるリードパ
ルス信号のリードパルス信号線、１４は低速プロセッサ
４からＤ．Ｐ．Ｍ１に出力されるライトパルス信号のラ
イトパルス信号線、１５はＤ．Ｐ．Ｍ１から低速プロセ
ッサ４に出力されるビジー信号のビジー信号線である。
３４は低速プロセッサ４側の上位アドレスバス、３５は
下位アドレスバス、３６は低速プロセッサ４から出力さ
れる上位アドレスをデコードする低速プロセッサ上位ア
ドレスデコード部である。Reference numeral 31 is an upper address bus on the high speed processor 2 side, 32 is a lower address bus, and 33 is a high speed processor upper address decoding unit for decoding an upper address output from the high speed processor 2. 11 is a low speed processor 4 and D.I. P. A data bus between the low speed processor 4 and the D.M. P. The read pulse signal line for the read pulse signal output to M1 is denoted by 14, and the reference numeral 14 denotes the D.M. P. The write pulse signal line for the write pulse signal output to M1 is denoted by 15 P. It is a busy signal line of a busy signal output from M1 to the low speed processor 4.
Reference numeral 34 is a high-order address bus on the low-speed processor 4 side, 35 is a low-order address bus, and 36 is a low-speed processor high-order address decoding unit for decoding the high-order address output from the low-speed processor 4.

【０００４】次に動作について説明する。Ｄ．Ｐ．Ｍ１
に対し高速プロセッサ２と低速プロセッサ４が同一のア
ドレスをアクセスしている期間が重ならないときには、
高速プロセッサ２と低速プロセッサ４は夫々独立してデ
ータの書き込みや読み出しを行なう。一方、Ｄ．Ｐ．Ｍ
１に対し高速プロセッサ２と低速プロセッサ４が同一ア
ドレスをアクセスしている期間が重なったときには、
Ｄ．Ｐ．Ｍ１は２つのポートのアドレスのいずれが先に
確定したかを監視しているため、先着側ポートに優先権
を与えて無条件にアクセスを受け付ける。Next, the operation will be described. D. P. M1
On the other hand, when the high-speed processor 2 and the low-speed processor 4 are accessing the same address for the same period,
The high speed processor 2 and the low speed processor 4 independently write and read data. On the other hand, D. P. M
When the period in which the high speed processor 2 and the low speed processor 4 are accessing the same address for 1 overlaps,
D. P. Since M1 monitors which of the two ports' addresses has been decided first, it gives priority to the first-arrival port and accepts access unconditionally.

【０００５】また、後着側ポートのビジー信号線には、
両ポートのアドレスが一致している期間に対応して、先
着側ポートが後着側ポートのアドレスと同一アドレスを
アクセス中であることを示す‘Ｈ’レベルのビジー信号
が無条件に出力され、後着側ポートの書き込みや読み出
しは禁止される。ビジー信号線１０は、高速プロセッサ
２のレディ入力端子へ接続され、またビジー信号線１５
は、低速プロセッサ４のレディ入力端子へ接続されてお
り、ビジー信号線１０またはビジー信号線１５に出力す
る‘Ｈ’レベルのビジー信号によりＤ．Ｐ．Ｍ１は後着
側のプロセッサの動作を一時停止させる。先着側のアド
レスが変化して、両ポートのアドレスが一致しなくなれ
ばビジー信号は無効（‘Ｌ’レベルとなる）となり、そ
れまで停止していたプロセッサによる後着側ポートのア
クセスが受け付けられることになる。In addition, the busy signal line of the rear arrival side port is
Corresponding to the period when the addresses of both ports match, the'H 'level busy signal indicating that the first-arrival port is accessing the same address as the last-arrival port is unconditionally output, Writing to or reading from the late arrival port is prohibited. The busy signal line 10 is connected to the ready input terminal of the high speed processor 2, and the busy signal line 15 is also connected.
Is connected to the ready input terminal of the low-speed processor 4 and is driven by the busy signal of'H 'level output to the busy signal line 10 or the busy signal line 15. P. M1 suspends the operation of the processor on the last arrival side. If the address of the first-arrival side changes and the addresses of both ports do not match, the busy signal becomes invalid (it becomes'L 'level), and the access to the second-arrival side port by the processor that has been stopped until then can be accepted. become.

【０００６】[0006]

【発明が解決しようとする課題】従来の異速度プロセッ
サ間データ通信装置は以上のように構成されているの
で、低速プロセッサ４が高速プロセッサ２より先にＤ．
Ｐ．Ｍ１の同一アドレスをアクセスしているときには、
高速プロセッサ２は、低速プロセッサ４のアクセスが終
了するまで待機しなければならず、高速プロセッサ２の
動作効率が低下する問題点があった。Since the conventional data communication device between different speed processors is constructed as described above, the low speed processor 4 is connected to the D.D.
P. When accessing the same address of M1,
The high speed processor 2 has to wait until the access of the low speed processor 4 is completed, which causes a problem that the operation efficiency of the high speed processor 2 is lowered.

【０００７】請求項１〜請求項４の発明は上記のような
問題点を解消するためになされたもので、高速プロセッ
サの動作効率を向上させることのできる異速度プロセッ
サ間データ通信装置を得ることを目的とする。The inventions of claims 1 to 4 have been made to solve the above problems, and provide a data communication device between different speed processors capable of improving the operation efficiency of a high speed processor. With the goal.

【０００８】[0008]

【課題を解決するための手段】請求項１の発明に係る異
速度プロセッサ間データ通信装置は、低速側のプロセッ
サから出力されるリードパルスあるいはライトパルス
を、ＪＫフリップフロップを有する短縮パルス生成回路
によりＤ．Ｐ．Ｍから出力されるビジー信号に応じて高
速クロック信号の１クロック周期幅の立上がり微分パル
ス信号に変換し、この立上がり微分パルスをリードパル
スおよびライトパルスとしてＤ．Ｐ．Ｍに供給すると共
に、さらにこれら立上がり微分パルス信号によりデータ
ラッチ回路とバッファ回路とを制御するようにしたもの
である。According to another aspect of the present invention, there is provided a data communication device between processors having different speeds, wherein a read pulse or a write pulse output from a processor on a low speed side is shortened by a shortened pulse generation circuit having a JK flip-flop. D. P. The high-speed clock signal is converted into a rising differential pulse signal having a width of one clock cycle in response to the busy signal output from M, and the rising differential pulse is used as a read pulse and a write pulse by D.M. P. In addition to being supplied to M, the data latch circuit and the buffer circuit are further controlled by these rising differential pulse signals.

【０００９】請求項２の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＲＳフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御するようにしたものである。According to a second aspect of the present invention, there is provided a data communication device between processors having different speeds, wherein a read pulse or a write pulse output from a low speed processor is processed by a D.D. P. 1 of high-speed clock signal according to the busy signal output from M
The signal is converted into a rising differential pulse signal having a clock cycle width, and this rising differential pulse is used as a read pulse and a write pulse by D.I. P. In addition to being supplied to M, the data latch circuit and the buffer circuit are further controlled by these rising differential pulse signals.

【００１０】請求項３の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＪＫフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御し、さらに低速側のプロセッサから出力
されるアドレスデータおよび高速側のプロセッサから出
力されるアドレスデータをラッチするアドレスデータラ
ッチ回路とを備えたものである。According to a third aspect of the present invention, there is provided a data communication device between different speed processors which transmits a read pulse or a write pulse output from a processor on the low speed side by a shortened pulse generation circuit having a JK flip-flop. P. 1 of high-speed clock signal according to the busy signal output from M
The signal is converted into a rising differential pulse signal having a clock cycle width, and this rising differential pulse is used as a read pulse and a write pulse by D.I. P. An address that supplies the data to M and further controls the data latch circuit and the buffer circuit by these rising differential pulse signals to latch the address data output from the low speed side processor and the address data output from the high speed side processor. And a data latch circuit.

【００１１】請求項４の発明に係る異速度プロセッサ間
データ通信装置は、低速側のプロセッサから出力される
リードパルスあるいはライトパルスを、ＲＳフリップフ
ロップを有する短縮パルス生成回路によりＤ．Ｐ．Ｍか
ら出力されるビジー信号に応じて高速クロック信号の１
クロック周期幅の立上がり微分パルス信号に変換し、こ
の立上がり微分パルスをリードパルスおよびライトパル
スとしてＤ．Ｐ．Ｍに供給すると共に、さらにこれら立
上がり微分パルス信号によりデータラッチ回路とバッフ
ァ回路とを制御し、さらに低速側のプロセッサから出力
されるアドレスデータおよび高速側のプロセッサから出
力されるアドレスデータをラッチするアドレスデータラ
ッチ回路とを備えたものである。According to a fourth aspect of the present invention, there is provided a data communication device between different speed processors which transmits a read pulse or a write pulse output from a low speed processor by a shortened pulse generation circuit having an RS flip-flop. P. 1 of high-speed clock signal according to the busy signal output from M
The signal is converted into a rising differential pulse signal having a clock cycle width, and this rising differential pulse is used as a read pulse and a write pulse by D.I. P. An address that supplies the data to M and further controls the data latch circuit and the buffer circuit by these rising differential pulse signals to latch the address data output from the low speed side processor and the address data output from the high speed side processor. And a data latch circuit.

【００１２】[0012]

【作用】請求項１の発明における異速度プロセッサ間デ
ータ通信装置は、ＪＫフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した、高速クロック信号に同期
した１クロック周期幅の立上がり微分パルス信号により
低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行なう
ことで、低速側のプロセッサによるアクセス時間を短縮
し、低速側のプロセッサのアクセスが高速側のプロセッ
サのアクセスより先着となり競合する場合の高速側のプ
ロセッサのアクセス禁止時間を短くして高速プロセッサ
の動作効率を向上させる。According to the data communication device between processors of different speeds of the first aspect of the invention, the shortened pulse generation circuit having the JK flip-flop generates one clock synchronized with the high speed clock signal generated from the read pulse and the write pulse of the low speed side processor. From the processor on the low speed side to the D.D. P. By accessing M, the access time by the low-speed processor is shortened, and the access prohibition time of the high-speed processor is shortened when the access of the low-speed processor precedes the access of the high-speed processor and conflicts. To improve the operating efficiency of high-speed processors.

【００１３】請求項２の発明における異速度プロセッサ
間データ通信装置は、ＲＳフリップフロップを有する短
縮パルス生成回路が低速側のプロセッサのリードパルス
およびライトパルスから生成した、高速クロック信号に
同期した１クロック周期幅の立上がり微分パルス信号に
より低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行
なうことで、低速側のプロセッサによるアクセス時間を
短縮し、低速側のプロセッサのアクセスが高速側のプロ
セッサのアクセスより先着となり競合する場合の高速側
のプロセッサのアクセス禁止時間を短くして高速プロセ
ッサの動作効率を向上させる。According to another aspect of the present invention, there is provided a data communication device between processors having different speeds, wherein a shortened pulse generating circuit having an RS flip-flop is generated from a read pulse and a write pulse of a processor on the low speed side and synchronized with a high speed clock signal. From the processor on the low speed side to the D.D. P. By accessing M, the access time by the low-speed processor is shortened, and the access prohibition time of the high-speed processor is shortened when the access of the low-speed processor precedes the access of the high-speed processor and conflicts. To improve the operating efficiency of high-speed processors.

【００１４】請求項３の発明における異速度プロセッサ
間データ通信装置は、ＪＫフリップフロップを有する短
縮パルス生成回路が低速側のプロセッサのリードパルス
およびライトパルスから生成した、高速クロック信号に
同期した１クロック周期幅の立上がり微分パルス信号に
より低速側のプロセッサからＤ．Ｐ．Ｍにアクセスを行
なうと共に、低速側および高速側のプロセッサから出力
されるアドレスデータをラッチし、低速側のプロセッサ
によるアクセス時間を短縮し、低速側のプロセッサのア
クセスが高速側のプロセッサのアクセスより先着となり
競合する場合の高速側のプロセッサのアクセス禁止時間
を短くして高速プロセッサの動作効率を向上させる。According to another aspect of the present invention, there is provided a different speed inter-processor data communication apparatus, wherein a shortened pulse generation circuit having a JK flip-flop is generated from a read pulse and a write pulse of a low speed side processor and is synchronized with one high speed clock signal. From the processor on the low speed side to the D.D. P. While accessing M, the address data output from the low speed side processor and the high speed side processor are latched to shorten the access time by the low speed side processor so that the low speed side processor can access the high speed side processor first. In the case of conflict, the access prohibition time of the high speed processor is shortened to improve the operation efficiency of the high speed processor.

【００１５】請求項４の発明における異速度プロセッサ
間データ通信装置は、低速側のプロセッサから出力され
るリードパルスおよびライトパルスからＲＳフリップフ
ロップを有する短縮パルス生成回路が生成する、高速側
のプロセッサの高速クロック信号に同期した１クロック
周期幅の立上がり微分パルス信号により低速側のプロセ
ッサからＤ．Ｐ．Ｍへアクセスを行なうと共に、低速側
および高速側のプロセッサから出力されるアドレスデー
タをラッチし、低速側のプロセッサによるアクセス時間
を短縮し、低速側のプロセッサのアクセスが高速側のプ
ロセッサのアクセスより先着となり競合する場合の高速
側のプロセッサのアクセス禁止時間を短くして高速プロ
セッサの動作効率を向上させる。According to another aspect of the present invention, there is provided an inter-processor data communication apparatus of different speeds for a processor on a high speed side, which is generated from a read pulse and a write pulse output from a processor on a low speed side by a shortened pulse generation circuit having an RS flip-flop. From the processor on the low speed side to the D.D. P. While accessing M, the address data output from the low speed side processor and the high speed side processor are latched to shorten the access time by the low speed side processor so that the low speed side processor accesses the high speed side processor first. In the case of conflict, the access prohibition time of the high speed processor is shortened to improve the operation efficiency of the high speed processor.

【００１６】[0016]

【実施例】【Example】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は、本実施例の異速度プロセッサ間デ
ータ通信装置を示すブロック図であり、図において、１
は２つのポートを備えたＤ．Ｐ．Ｍ（デュアルポートメ
モリ）、２は高速クロック信号３により動作する高速プ
ロセッサ、４は低速クロック信号５により動作する低速
プロセッサ、６は高速プロセッサ２とＤ．Ｐ．Ｍ１との
間のデータバス、８は高速プロセッサ２からＤ．Ｐ．Ｍ
１に出力されるリードパルス信号のリードパルス信号
線、９は高速プロセッサ２からＤ．Ｐ．Ｍ１に出力され
るライトパルス信号のライトパルス信号線、１０はＤ．
Ｐ．Ｍ１から高速プロセッサ２のレディ入力端子に出力
されるビジー信号のビジー信号線である。Example 1. An embodiment of the invention of claim 1 will be described below with reference to the drawings. FIG. 1 is a block diagram showing a data communication device between different speed processors of this embodiment.
Has two ports. P. M (dual port memory), 2 is a high speed processor which operates by a high speed clock signal 3, 4 is a low speed processor which operates by a low speed clock signal 5, 6 is a high speed processor 2 and D.D. P. A data bus between the high speed processor 2 and the D.M. P. M
1 is a read pulse signal line for the read pulse signal output to 1, and 9 is a signal from the high speed processor 2 to the D.D. P. The write pulse signal line for the write pulse signal output to M1 is D.M.
P. A busy signal line for a busy signal output from M1 to the ready input terminal of the high speed processor 2.

【００１７】２０はＤ．Ｐ．Ｍ１の低速プロセッサ４側
のポート（以下、Ｂポートという）から出力されるデー
タを一時記憶するデータラッチ回路、２１は低速プロセ
ッサ４からＤ．Ｐ．Ｍ１へ出力されるデータを制御する
バッファ回路、３１は高速プロセッサ上位アドレスバ
ス、３２は高速プロセッサ下位アドレスバス、３３は高
速プロセッサ上位アドレスデコード部である。３４は低
速プロセッサ上位アドレスバス、３５は低速プロセッサ
下位アドレスバス、３６は低速プロセッサ上位アドレス
デコード部である。20 is D. P. A data latch circuit 21 for temporarily storing data output from a port on the side of the low-speed processor 4 of M1 (hereinafter referred to as B port). P. A buffer circuit for controlling the data output to M1, 31 is a high speed processor upper address bus, 32 is a high speed processor lower address bus, and 33 is a high speed processor upper address decoding unit. Reference numeral 34 is a low speed processor upper address bus, 35 is a low speed processor lower address bus, and 36 is a low speed processor upper address decode unit.

【００１８】４１は短縮パルス生成回路であり、ＯＲゲ
ート（論理和手段）２２、第１ＡＮＤゲート（第１論理
積手段）２３ａ，第１Ｄフリップフロップ２４ａ，第２
Ｄフリップフロップ（第１立上がり微分パルス生成手
段）２４ｂ，第２ＡＮＤゲート２３ｂ，ＪＫフリップフ
ロップ２５，第３ＡＮＤゲート（第２論理積手段）２３
ｃ，第３Ｄフリップフロップ２４ｃ，第４Ｄフリップフ
ロップ２４ｄ，第４ＡＮＤゲート（第２立上がり微分パ
ルス生成手段）２３ｄとから構成されている。Reference numeral 41 denotes a shortened pulse generation circuit, which is an OR gate (logical sum means) 22, a first AND gate (first logical product means) 23a, a first D flip-flop 24a, and a second.
D flip-flop (first rising differential pulse generating means) 24b, second AND gate 23b, JK flip-flop 25, third AND gate (second logical product means) 23
c, a third D flip-flop 24c, a fourth D flip-flop 24d, and a fourth AND gate (second rising differential pulse generating means) 23d.

【００１９】ＯＲゲート２２は、低速プロセッサ４から
出力されるリードパルスとライトパルスの論理和をとる
ゲート回路であり、第１ＡＮＤゲート２３ａは、低速プ
ロセッサ上位アドレスデコード部３６の出力とＯＲゲー
ト２２の出力との論理積をとるゲート回路である。ま
た、第１Ｄフリップフロップ２４ａは、第１ＡＮＤゲー
ト２３ａの出力信号と高速クロック信号との同期化を行
なうフリップフロップである。The OR gate 22 is a gate circuit which takes the logical sum of the read pulse and the write pulse output from the low speed processor 4, and the first AND gate 23a is the output of the low speed processor upper address decoding section 36 and the OR gate 22. It is a gate circuit that takes the logical product with the output. The first D flip-flop 24a is a flip-flop that synchronizes the output signal of the first AND gate 23a with the high-speed clock signal.

【００２０】第２Ｄフリップフロップ２４ｂは、第１Ｄ
フリップフロップ２４ａの出力を高速クロック信号の１
クロック周期分遅延させるフリップフロップであり、第
２ＡＮＤゲート２３ｂは、第１Ｄフリップフロップ２４
ａの出力と第２Ｄフリップフロップ２４ｂの反転出力と
の論理積をとり、第１ＡＮＤゲート２３ａから出力され
る信号の立上がり微分パルスを出力するゲート回路であ
る。The second D flip-flop 24b is connected to the first D
The output of the flip-flop 24a is set to 1 of the high speed clock signal.
The second AND gate 23b is a flip-flop that delays by a clock cycle, and the second AND gate 23b is the first D flip-flop 24.
It is a gate circuit that takes the logical product of the output of a and the inverted output of the second D flip-flop 24b and outputs the rising differential pulse of the signal output from the first AND gate 23a.

【００２１】ＪＫフリップフロップ２４ｃは、第２ＡＮ
Ｄゲート２３ｂから出力される立ち上がり微分パルスに
よりセットされるフリップフロップである。また、第３
ＡＮＤゲート２３ｃは、Ｄ．Ｐ．Ｍ１のＢポートから出
力されるビジー信号１５の反転信号１６と、ＪＫフリッ
プフロップ２５の出力との論理積をとるゲート回路であ
る。The JK flip-flop 24c is the second AN.
It is a flip-flop set by the rising differential pulse output from the D gate 23b. Also, the third
The AND gate 23c operates as a D.D. P. This is a gate circuit that takes the logical product of the inverted signal 16 of the busy signal 15 output from the B port of M1 and the output of the JK flip-flop 25.

【００２２】第３Ｄフリップフロップ２４ｃは、第３Ａ
ＮＤゲート２３ｃの出力信号と高速クロック信号との同
期化を行なうフリップフロップであり、第４Ｄフリップ
フロップ２４ｄは、第３Ｄフリップフロップ２４ｃの出
力を高速クロック信号の１クロック周期分遅延させるフ
リップフロップである。第４ＡＮＤゲート２３ｄは、第
３Ｄフリップフロップ２４ｃの出力と第４Ｄフリップフ
ロップ２４ｄの反転出力との論理積をとり、第３ＡＮＤ
ゲート２３ｃから出力される信号の立上がり微分パルス
を出力するゲート回路である。The third D flip-flop 24c is connected to the third A
The fourth D flip-flop 24d is a flip-flop that synchronizes the output signal of the ND gate 23c with the high-speed clock signal, and the fourth D flip-flop 24d is a flip-flop that delays the output of the third D flip-flop 24c by one clock cycle of the high-speed clock signal. . The fourth AND gate 23d takes a logical product of the output of the third D flip-flop 24c and the inverted output of the fourth D flip-flop 24d, and outputs the third AND.
The gate circuit outputs a rising differential pulse of the signal output from the gate 23c.

【００２３】２３ｅは第４ＡＮＤゲート２３ｄの出力信
号と低速プロセッサ４から出力されるリードパルス１３
との論理積をとる第５ＡＮＤゲート（第３論理積手段）
である。また、２３ｆは第４ＡＮＤゲート２３ｄの出力
信号と低速プロセッサ４から出力されるライトパルス１
４との論理積をとる第６ＡＮＤゲート（第４論理積手
段）である。23e is an output signal of the fourth AND gate 23d and a read pulse 13 output from the low speed processor 4.
Fifth AND gate (third ANDing means)
Is. Further, 23f is an output signal of the fourth AND gate 23d and a write pulse 1 output from the low speed processor 4.
It is a sixth AND gate (fourth logical product means) that obtains a logical product with 4.

【００２４】次に動作について説明する。なお、高速プ
ロセッサ２側の動作については、従来と同一の動作を行
なうので説明を省き、低速プロセッサ４のＤ．Ｐ．Ｍ１
へのアクセスについて説明する。Next, the operation will be described. The operation on the side of the high speed processor 2 is the same as that of the conventional one, and therefore the description thereof is omitted. P. M1
Describe access to.

【００２５】低速プロセッサ４がＤ．Ｐ．Ｍ１へアクセ
ス動作を行ない低速プロセッサ４のアドレスが確定する
と、低速プロセッサ上位アドレスデコード部３６からア
クセスが行なわれることを示すチップセレクト信号が出
力される。続いてリード動作時には低速プロセッサ４か
らリードパルス１３が、またライト動作時にはライトパ
ルス１４が低速クロック信号５に同期した期間出力され
る。If the low speed processor 4 is the D. P. When the access operation to M1 is performed and the address of the low speed processor 4 is determined, the low speed processor upper address decoding unit 36 outputs a chip select signal indicating that the access is performed. Then, the read pulse 13 is output from the low speed processor 4 during the read operation, and the write pulse 14 is output during the write operation in a period synchronized with the low speed clock signal 5.

【００２６】ＯＲゲート２２は、リードパルス１３とラ
イトパルス１４の論理和をとり、低速プロセッサ４がラ
イト動作あるいはリード動作のいずれかを開始したこと
を示す信号を出力する。そして、低速プロセッサ上位ア
ドレスデコード部３６の出力とＯＲゲート２２の出力と
の論理積を第１ＡＮＤゲート２３ａでとり、第１ＡＮＤ
ゲート２３ａは、低速プロセッサ４がＤ．Ｐ．Ｍ１への
アクセスを開始したことを示す信号を第１Ｄフリップフ
ロップ２４ａに出力する。The OR gate 22 ORs the read pulse 13 and the write pulse 14 and outputs a signal indicating that the low speed processor 4 has started either the write operation or the read operation. Then, the logical product of the output of the low-speed processor high-order address decoding unit 36 and the output of the OR gate 22 is obtained by the first AND gate 23a, and the first AND gate is formed.
The low-speed processor 4 operates the D.C. gate 23a. P. A signal indicating that access to M1 is started is output to the first D flip-flop 24a.

【００２７】第１ＡＮＤゲート２３ａの出力は、第１Ｄ
フリップフロップ２４ａにおいて高速クロック信号３と
同期化され、さらに第２Ｄフリップフロップ２４ｂで高
速クロック信号３により１クロック分遅延する。また、
第２ＡＮＤゲート２３ｂは、第１Ｄフリップフロップ２
４ａの出力と第２Ｄフリップフロップ２４ｂの反転出力
との論理積をとることにより、第１ＡＮＤゲート２３ａ
の出力信号の立上がり微分パルスを出力する。The output of the first AND gate 23a is the first D
The high-speed clock signal 3 is synchronized with the flip-flop 24a, and the second D flip-flop 24b is delayed by one clock with the high-speed clock signal 3. Also,
The second AND gate 23b is connected to the first D flip-flop 2
4a and the inverted output of the second D flip-flop 24b are ANDed to obtain the first AND gate 23a
The rising differential pulse of the output signal of is output.

【００２８】ＪＫフリップフロップ２５は、第２ＡＮＤ
ゲート２３ｂから出力される立上がり微分パルスにより
セットされ、低速プロセッサ４がＤ．Ｐ．Ｍ１へアクセ
スを開始したことを記憶する。この場合、高速プロセッ
サ２がＤ．Ｐ．Ｍ１に対しアクセス動作を行なっていな
いときには、ビジー信号１５の反転信号１６は‘Ｈ’レ
ベルとなっているため、セットされたＪＫフリップフロ
ップ２５の出力は第３ＡＮＤゲート２３ｃを通り、第３
Ｄフリップフロップ２４ｃへ出力される。The JK flip-flop 25 has a second AND
It is set by the rising differential pulse output from the gate 23b, and the low speed processor 4 sets the D.V. P. The fact that the access to M1 is started is stored. In this case, the high speed processor 2 operates the D. P. When the access operation to M1 is not performed, the inverted signal 16 of the busy signal 15 is at the “H” level, so the output of the set JK flip-flop 25 passes through the third AND gate 23c and the third
It is output to the D flip-flop 24c.

【００２９】また、Ｄ．Ｐ．Ｍ１に対して高速プロセッ
サ２がアクセス動作を行なっている場合には、ビジー信
号１５の反転信号は‘Ｌ’レベルとなっているため、第
３ＡＮＤゲート２３ｃの出力は‘Ｌ’レベルである。さ
らに、高速プロセッサ２がアクセス動作を終了し、ビジ
ー信号１５の反転信号１６が‘Ｈ’レベルとなると第３
ＡＮＤゲート２３ｃの出力は‘Ｈ’レベルとなり、第３
Ｄフリップフロップ２４ｃに‘Ｈ’レベルの信号が出力
される。In addition, D. P. When the high speed processor 2 is accessing the M1, the inverted signal of the busy signal 15 is at the “L” level, and the output of the third AND gate 23c is at the “L” level. Further, when the high speed processor 2 finishes the access operation and the inverted signal 16 of the busy signal 15 becomes the “H” level, the third signal is output.
The output of the AND gate 23c becomes the "H" level, and the third
An'H 'level signal is output to the D flip-flop 24c.

【００３０】このようにして、ＪＫフリップフロップ２
５の出力とビジー信号１５の反転信号１６との論理積を
第３ＡＮＤゲート２３ｃでとることで、高速プロセッサ
２がＤ．Ｐ．Ｍ１にアクセスしている期間、低速プロセ
ッサ４のＤ．Ｐ．Ｍ１へのアクセスを待たせ、低速プロ
セッサ４側を待機状態にしている。In this way, the JK flip-flop 2
5 and the inverted signal 16 of the busy signal 15 are logically ANDed by the third AND gate 23c, so that the high speed processor 2 operates the D.5. P. During access to M1, the D.M. P. The access to M1 is made to wait and the low-speed processor 4 side is in the standby state.

【００３１】Ｄ．Ｐ．Ｍ１のＢポートがアクセス可能に
なり第３ＡＮＤゲート２３ｃの出力が‘Ｈ’レベルとな
ると、その第３ＡＮＤゲート２３ｃの出力を第３Ｄフリ
ップフロップ２４ｃで高速クロック信号３により同期化
し、さらに第４Ｄフリップフロップ２４ｄで高速クロッ
ク信号３により１クロック分遅延させる。D. P. When the B port of M1 becomes accessible and the output of the third AND gate 23c becomes the "H" level, the output of the third AND gate 23c is synchronized by the high-speed clock signal 3 in the third D flip-flop 24c, and further the fourth D flip-flop. At 24d, the high-speed clock signal 3 delays by one clock.

【００３２】さらに、第３Ｄフリップフロップ２４ｃの
出力と第４Ｄフリップフロップ２４ｄの反転出力との論
理積を第４ＡＮＤゲート２３ｄでとることにより、第３
ＡＮＤゲート２３Ｃの出力の立上がり微分パルスが出力
される。このようにして得られた第３ＡＮＤゲート２３
ｃの出力の立上がり微分パルスと低速プロセッサ４から
出力されるリードパルスとの論理積を第５ＡＮＤゲート
２３ｅでとることにより、高速クロック信号３に同期し
高速クロック信号の１クロック周期分のパルス幅のリー
ドパルスがＤ．Ｐ．Ｍ１のＢポートのリード入力端子へ
出力される。Furthermore, the logical product of the output of the third D flip-flop 24c and the inverted output of the fourth D flip-flop 24d is obtained by the fourth AND gate 23d, whereby the third AND gate is formed.
A rising differential pulse of the output of the AND gate 23C is output. The third AND gate 23 thus obtained
By taking a logical product of the rising differential pulse of the output of c and the read pulse output from the low speed processor 4 by the fifth AND gate 23e, the pulse width of one clock cycle of the high speed clock signal in synchronization with the high speed clock signal 3 is obtained. If the read pulse is D. P. It is output to the read input terminal of the B port of M1.

【００３３】また、第３ＡＮＤゲート２３ｃの出力の立
上がり微分パルスと低速プロセッサ４から出力されるラ
イトパルスとの論理積を第６ＡＮＤゲート２３ｆでとる
ことにより、高速クロック信号３に同期し高速クロック
信号の１クロック周期分のパルス幅のリードパルスが
Ｄ．Ｐ．Ｍ１のＢポートのライト入力端子へ出力され
る。Further, by taking the logical product of the rising differential pulse of the output of the third AND gate 23c and the write pulse output from the low speed processor 4 by the sixth AND gate 23f, it is synchronized with the high speed clock signal 3 and the high speed clock signal A read pulse having a pulse width of one clock cycle is D. P. It is output to the write input terminal of the B port of M1.

【００３４】セットされたＪＫフリップフロップ２５
は、第３ＡＮＤゲート２３ｃから出力される立上がり微
分パルスによりリセットされる。The set JK flip-flop 25
Are reset by the rising differential pulse output from the third AND gate 23c.

【００３５】なお、Ｄ．Ｐ．Ｍ１に対する低速プロセッ
サ４のリード動作時にＤ．Ｐ．Ｍ１のＢポートのリード
入力には、リードパルスが高速プロセッサ３の１クロッ
ク分しか出力されず、低速プロセッサ４のメモリリード
サイクル時間が補償できないので、データラッチ回路２
０にＤ．Ｐ．Ｍ１のＢポート側のデータ出力を第５ＡＮ
Ｄゲート２３ｅの出力信号でラッチすることにより記憶
し、さらに低速プロセッサ４のリードパルス１３をアウ
トイネーブル端子へ入力することにより、低速プロセッ
サ４からリードパルス１３が出力されている期間、低速
プロセッサデータバス１１へデータを出力する。D. P. During the read operation of the low speed processor 4 for M1, the D.M. P. Since the read pulse of only one clock of the high speed processor 3 is output to the read input of the B port of M1, the memory read cycle time of the low speed processor 4 cannot be compensated.
0 to D. P. The data output on the B port side of M1 is the fifth AN
The output signal of the D gate 23e latches and stores the data, and the read pulse 13 of the low-speed processor 4 is input to the out-enable terminal to output the read pulse 13 from the low-speed processor 4 to the low-speed processor data bus. The data is output to 11.

【００３６】また、バッファ回路２１へ第６ＡＮＤゲー
ト２３ｆの出力を入力することにより低速プロセッサデ
ータバス１１を制御し、低速プロセッサ４がデータを
Ｄ．Ｐ．Ｍ１に出力する時間を短く制限している。The low-speed processor data bus 11 is controlled by inputting the output of the sixth AND gate 23f to the buffer circuit 21, and the low-speed processor 4 outputs the D.D. P. The time output to M1 is limited to a short time.

【００３７】以上説明してきたようにこの実施例によれ
ば、低速プロセッサ４からＤ．Ｐ．Ｍ１に出力されるリ
ードパルスおよびライトパルスは、高速クロック信号に
同期し且つ高速クロック信号の１周期幅の立上がり微分
パルスに変換され、この立上がり微分パルスによりアク
セスが行なわれる。As described above, according to this embodiment, the low speed processor 4 to the D.D. P. The read pulse and the write pulse output to M1 are converted into a rising differential pulse having a period width of one cycle of the high speed clock signal in synchronization with the high speed clock signal, and the rising differential pulse is used for access.

【００３８】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。If the low speed processor 4 accesses the same address while the high speed processor 2 is accessing the third AND gate 23.
The low-speed processor 4 is put in a standby state until the access of the high-speed processor 2 is completed by c.

【００３９】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。If the high speed processor 2 accesses the same address while the low speed processor 4 is accessing the high speed processor 2, the high speed processor 2 waits by the busy signal 10 until the low speed processor 4 completes the access. However, since the access operation of the low speed processor 4 is completed in a short time by the rising differential pulse of one cycle width of the high speed clock signal in synchronization with the high speed clock signal, the access of the high speed processor 2 is performed immediately thereafter. Is started, and the waiting time of the high speed processor 2 is shortened.

【００４０】実施例２．以下、請求項２の発明の一実施
例を図について説明する。図２は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
１と同一または相当の部分については同一の符号を付し
説明を省略する。Example 2. An embodiment of the invention of claim 2 will be described below with reference to the drawings. FIG. 2 is a block diagram showing a data communication device between processors of different speeds according to the present embodiment. The same or corresponding parts as in FIG.

【００４１】この実施例では、実施例１の図１に示すＪ
Ｋフリップフロップ２５の代りにＲＳフリップフロップ
３７を用いており、第２ＡＮＤゲート２３ｂの出力によ
りセットされ、また第４ＡＮＤゲート２３ｄから出力さ
れる立上がり微分パルスによりリセットされる。In this embodiment, J shown in FIG.
An RS flip-flop 37 is used instead of the K flip-flop 25, which is set by the output of the second AND gate 23b and reset by the rising differential pulse output from the fourth AND gate 23d.

【００４２】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。Also in this embodiment, the low speed processor 4 is used.
To D. P. The read pulse and the write pulse output to M1 are converted into a rising differential pulse having a period width of one cycle of the high speed clock signal in synchronization with the high speed clock signal, and the rising differential pulse is used for access.

【００４３】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。If the low speed processor 4 accesses the same address while the high speed processor 2 is accessing the third AND gate 23.
The low-speed processor 4 is put in a standby state until the access of the high-speed processor 2 is completed by c.

【００４４】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。If the high speed processor 2 accesses the same address while the low speed processor 4 is accessing the high speed processor 2, the high speed processor 2 waits by the busy signal 10 until the low speed processor 4 completes the access. However, since the access operation of the low speed processor 4 is completed in a short time by the rising differential pulse of one cycle width of the high speed clock signal in synchronization with the high speed clock signal, the access of the high speed processor 2 is performed immediately thereafter. Is started, and the waiting time of the high speed processor 2 is shortened.

【００４５】実施例３．以下、請求項３の発明の一実施
例を図について説明する。図３は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
１と同一または相当の部分については同一の符号を付し
説明を省略する。Example 3. An embodiment of the invention of claim 3 will be described below with reference to the drawings. FIG. 3 is a block diagram showing a data communication device between processors of different speeds according to the present embodiment. The same or corresponding parts as in FIG.

【００４６】図において、３８は高速プロセッサ２のア
ドレスバス３２に設けられたアドレスデータラッチ回
路、３９は低速プロセッサ４のアドレスバス３５に設け
られたアドレスデータラッチ回路である。In the figure, 38 is an address data latch circuit provided on the address bus 32 of the high speed processor 2, and 39 is an address data latch circuit provided on the address bus 35 of the low speed processor 4.

【００４７】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。Also in this embodiment, the low speed processor 4
To D. P. The read pulse and the write pulse output to M1 are converted into a rising differential pulse having a period width of one cycle of the high speed clock signal in synchronization with the high speed clock signal, and the rising differential pulse is used for access.

【００４８】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。If the low speed processor 4 accesses the same address while the high speed processor 2 is accessing the third AND gate 23.
The low-speed processor 4 is put in a standby state until the access of the high-speed processor 2 is completed by c.

【００４９】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。If the high speed processor 2 accesses the same address while the low speed processor 4 is accessing the high speed processor 2, the high speed processor 2 waits by the busy signal 10 until the low speed processor 4 completes the access. However, since the access operation of the low speed processor 4 is completed in a short time by the rising differential pulse of one cycle width of the high speed clock signal in synchronization with the high speed clock signal, the access of the high speed processor 2 is performed immediately thereafter. Is started, and the waiting time of the high speed processor 2 is shortened.

【００５０】実施例４．以下、請求項４の発明の一実施
例を図について説明する。図４は、本実施例の異速度プ
ロセッサ間データ通信装置を示すブロック図であり、図
２および図３と同一または相当の部分については同一の
符号を付し説明を省略する。Example 4. An embodiment of the invention of claim 4 will be described below with reference to the drawings. FIG. 4 is a block diagram showing a data communication device between processors of different speeds according to the present embodiment. The same or corresponding parts as those in FIGS. 2 and 3 are designated by the same reference numerals and the description thereof will be omitted.

【００５１】この実施例においても、低速プロセッサ４
からＤ．Ｐ．Ｍ１に出力されるリードパルスおよびライ
トパルスは、高速クロック信号に同期し且つ高速クロッ
ク信号の１周期幅の立上がり微分パルスに変換され、こ
の立上がり微分パルスによりアクセスが行なわれる。Also in this embodiment, the low speed processor 4
To D. P. The read pulse and the write pulse output to M1 are converted into a rising differential pulse having a period width of one cycle of the high speed clock signal in synchronization with the high speed clock signal, and the rising differential pulse is used for access.

【００５２】また、高速プロセッサ２によりアクセスが
行なわれているときに、低速プロセッサ４が同一のアド
レスに対しアクセスを行なうと、第３ＡＮＤゲート２３
ｃにより高速プロセッサ２のアクセスが完了するまで低
速プロセッサ４は待機状態にされる。If the low speed processor 4 accesses the same address while the high speed processor 2 is accessing the third AND gate 23.
The low-speed processor 4 is put in a standby state until the access of the high-speed processor 2 is completed by c.

【００５３】また、低速プロセッサ４によりアクセスが
行なわれているときに、高速プロセッサ２が同一のアド
レスに対しアクセスを行なうと、低速プロセッサ４のア
クセスが完了するまでビジー信号１０により高速プロセ
ッサ２は待機状態になるが、低速プロセッサ４のアクセ
ス動作は、高速クロック信号に同期し且つ高速クロック
信号の１周期幅の立上がり微分パルスにより短時間のう
ちに行なわれ完了するので、その後すぐ高速プロセッサ
２のアクセスが開始され、高速プロセッサ２の待機時間
が短縮されることになる。If the high speed processor 2 accesses the same address while the low speed processor 4 is accessing the high speed processor 2, the high speed processor 2 waits by the busy signal 10 until the low speed processor 4 completes the access. However, since the access operation of the low speed processor 4 is completed in a short time by the rising differential pulse of one cycle width of the high speed clock signal in synchronization with the high speed clock signal, the access of the high speed processor 2 is performed immediately thereafter. Is started, and the waiting time of the high speed processor 2 is shortened.

【００５４】[0054]

【発明の効果】以上のように、請求項１の発明によれ
ば、低速側のプロセッサから出力されるリードパルスあ
るいはライトパルスを、ＪＫフリップフロップを有する
短縮パルス生成回路によりＤ．Ｐ．Ｍの低速プロセッサ
側のポートから出力されるビジー信号に応じて高速クロ
ック信号の１クロック周期幅の立上がり微分パルス信号
に変換しリードパルスおよびライトパルスとしてＤ．
Ｐ．Ｍに供給すると共に、さらにこのリードパルスおよ
びライトパルスによりデータラッチ回路とバッファ回路
とを制御するように構成したので、低速側のプロセッサ
によるアクセス時間が短縮され、低速側のプロセッサの
アクセスが高速側のプロセッサのアクセスより先着とな
り競合する場合に高速側のプロセッサのアクセス禁止時
間が短縮され、高速プロセッサの動作効率が向上する効
果がある。As described above, according to the first aspect of the present invention, the read pulse or the write pulse output from the processor on the low speed side is processed by the shortened pulse generation circuit having the JK flip-flop. P. A high-speed clock signal is converted into a rising differential pulse signal having a one-clock period width in accordance with a busy signal output from the port of the low-speed processor of D.
P. Since the data latch circuit and the buffer circuit are controlled by the read pulse and the write pulse while being supplied to M, the access time by the low speed side processor is shortened, and the access by the low speed side processor is high speed side. When there is contention before the access of the other processor, the access inhibition time of the high speed processor is shortened, and the operation efficiency of the high speed processor is improved.

【００５５】請求項２の発明によれば、低速側のプロセ
ッサから出力されるリードパルスあるいはライトパルス
を、ＲＳフリップフロップを有する短縮パルス生成回路
によりＤ．Ｐ．Ｍの低速プロセッサ側のポートから出力
されるビジー信号に応じて高速クロック信号の１クロッ
ク周期幅の立上がり微分パルス信号に変換しリードパル
スおよびライトパルスとしてＤ．Ｐ．Ｍに供給すると共
に、さらにこのリードパルスおよびライトパルスにより
データラッチ回路とバッファ回路とを制御するように構
成したので、低速側のプロセッサによるアクセス時間が
短縮され、低速側のプロセッサのアクセスが高速側のプ
ロセッサのアクセスより先着となり競合する場合に高速
側のプロセッサのアクセス禁止時間が短縮され、高速プ
ロセッサの動作効率が向上する効果がある。According to the second aspect of the present invention, the read pulse or the write pulse output from the processor on the low speed side is D.V. by the shortened pulse generation circuit having the RS flip-flop. P. A high-speed clock signal is converted into a rising differential pulse signal having a one-clock cycle width in response to a busy signal output from a port of the low-speed processor of D. P. Since the data latch circuit and the buffer circuit are controlled by the read pulse and the write pulse while being supplied to M, the access time by the low speed side processor is shortened, and the access by the low speed side processor is high speed side. When there is contention before the access of the other processor, the access inhibition time of the high speed processor is shortened, and the operation efficiency of the high speed processor is improved.

【００５６】請求項３の発明によれば、低速側および高
速側のプロセッサから出力されるアドレスデータが所定
期間ラッチされ、ＪＫフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した立上がり微分パルス信号に
より、低速側のプロセッサからアクセスが行なわれるよ
うに構成したので、低速側のプロセッサによるアクセス
時間が短縮され、低速側のプロセッサのアクセスが高速
側のプロセッサのアクセスより先着となり競合する場合
に高速側のプロセッサのアクセス禁止時間が短縮され、
高速プロセッサの動作効率が向上する効果がある。According to the third aspect of the present invention, the address data output from the low speed side processor and the high speed side processor are latched for a predetermined period, and the shortened pulse generation circuit having the JK flip-flop is used for the read pulse and the write pulse of the low speed side processor. Since the rising differential pulse signal generated from the pulse is configured to be accessed from the low-speed processor, the access time of the low-speed processor is shortened, and the access of the low-speed processor is faster than that of the high-speed processor. When competing on a first-come-first-served basis, the access prohibition time of the high-speed processor is shortened,
This has the effect of improving the operating efficiency of the high-speed processor.

【００５７】請求項４の発明によれば、低速側および高
速側のプロセッサから出力されるアドレスデータが所定
期間ラッチされ、ＲＳフリップフロップを有する短縮パ
ルス生成回路が低速側のプロセッサのリードパルスおよ
びライトパルスから生成した立上がり微分パルス信号に
より、低速側のプロセッサからアクセスが行なわれるよ
うに構成したので、低速側のプロセッサによるアクセス
時間が短縮され、低速側のプロセッサのアクセスが高速
側のプロセッサのアクセスより先着となり競合する場合
に高速側のプロセッサのアクセス禁止時間が短縮され、
高速プロセッサの動作効率が向上する効果がある。According to the invention of claim 4, the address data output from the low speed side processor and the high speed side processor are latched for a predetermined period, and the shortened pulse generation circuit having the RS flip-flop is used for the read pulse and write pulse of the low speed side processor. Since the rising differential pulse signal generated from the pulse is configured to be accessed from the low-speed processor, the access time of the low-speed processor is shortened, and the access of the low-speed processor is faster than that of the high-speed processor. When competing on a first-come-first-served basis, the access prohibition time of the high-speed processor is shortened,
This has the effect of improving the operating efficiency of the high-speed processor.

【図面の簡単な説明】[Brief description of drawings]

【図１】請求項１の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。FIG. 1 is a block diagram showing a data communication device between different speed processors according to an embodiment of the present invention.

【図２】請求項２の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。FIG. 2 is a block diagram showing a data communication device between different speed processors according to an embodiment of the invention of claim 2;

【図３】請求項３の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。FIG. 3 is a block diagram showing a data communication device between different speed processors according to an embodiment of the invention of claim 3;

【図４】請求項４の発明の一実施例による異速度プロセ
ッサ間データ通信装置を示すブロック図である。FIG. 4 is a block diagram showing a data communication device between different speed processors according to an embodiment of the invention of claim 4;

【図５】従来の異速度プロセッサ間データ通信装置を示
すブロック図である。FIG. 5 is a block diagram showing a conventional data communication device between different speed processors.

【符号の説明】[Explanation of symbols]

１ Ｄ．Ｐ．Ｍ（デュアルポートメモリ） ２ 高速プロセッサ ３ 高速クロック信号 ４ 低速プロセッサ ２０ データラッチ回路 ２１ バッファ回路 ２２ ＯＲゲート（論理和手段） ２３ａ 第１ＡＮＤゲート（第１論理積手段） ２３ｂ 第２ＡＮＤゲート ２４ａ 第１Ｄフリップフロップ ２４ｂ 第２Ｄフリップフロップ（第１立上がり微分パ
ルス生成手段） ２３ｃ 第３ＡＮＤゲート（第２論理積手段） ２３ｅ 第５ＡＮＤゲート（第３論理積手段） ２３ｆ 第６ＡＮＤゲート（第４論理積手段） ２４ｃ 第３Ｄフリップフロップ ２４ｄ 第４Ｄフリップフロップ ２３ｄ 第４ＡＮＤゲート（第２立上がり微分パルス生
成手段） ２５ ＪＫフリップフロップ ３３ 高速側プロセッサ上位アドレスデコード部 ３６ 低速側プロセッサ上位アドレスデコード部 ３７ ＲＳフリップフロップ ３８，３９ アドレスデータラッチ回路 ４１ 短縮パルス生成回路1 D. P. M (dual port memory) 2 high speed processor 3 high speed clock signal 4 low speed processor 20 data latch circuit 21 buffer circuit 22 OR gate (logical sum means) 23a first AND gate (first logical product means) 23b second AND gate 24a first D flip-flop 24b Second D flip-flop (first rising differential pulse generating means) 23c Third AND gate (second logical product means) 23e Fifth AND gate (third logical product means) 23f Sixth AND gate (fourth logical product means) 24c 3D flip-flop 24d Fourth D flip-flop 23d Fourth AND gate (second rising differential pulse generation means) 25 JK flip-flop 33 High speed side processor upper address decode section 36 Low speed side processor higher address decode section 37 RS Flip-flop 38, 39 Address data latch circuit 41 Shortened pulse generation circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＪＫフリップフロップ、そのＪＫフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、上記第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段とを備えたことを特徴とする異速度プ
ロセッサ間データ通信装置。1. A different speed for performing data communication between a plurality of processors operating at different speeds by accessing the dual port memory to thereby exchange data between the plurality of processors via the dual port memory. In an interprocessor data communication device, a data latch circuit that temporarily holds data to be output to a low speed side processor, a buffer circuit that controls a data bus of the low speed side processor, and a high speed that decodes the upper address of the high speed side processor. Side processor high-order address decoding section, low-speed side processor high-order address decoding section for decoding the high-order address of the low-speed side processor, and logical sum means for taking the logical sum of the read pulse and write pulse of the low-speed side processor, Signal output from OR means and low speed First AND means for calculating a logical product of the signals output from the upper processor upper address decoding section,
First rising differential pulse generating means for generating a rising differential pulse of the output signal of the first AND means synchronized with the clock signal of the high-speed processor, and the rising differential pulse generated by the differential pulse generating means. A JK flip-flop that is set and stores the rising edge of the output signal of the first AND circuit, and the logic of the output signal of the JK flip-flop and the busy signal indicating whether or not the low-speed processor side of the dual port memory can access. Second AND means for multiplying, and second for generating and outputting a rising differential pulse of the output signal of the second AND means synchronized with the clock signal of the high-speed processor
A shortened pulse generating circuit including rising differential pulse generating means, a logical product of an output signal of the second rising differential pulse generating means and a read pulse of the low speed side processor, and a signal obtained as a result is used as the dual port. Third output to the low-speed processor side read input terminal of the memory
The logical product of the logical product means, the output signal of the second rising differential pulse generation means, and the write pulse of the low-speed processor is taken, and the resulting signal is written to the low-speed processor-side write input terminal of the dual port memory. And a fourth AND means for outputting to the inter-processor data communication device of different speeds. 【請求項２】 異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その第１立
上がり微分パルス生成手段により生成された立上がり微
分パルスによりセットされ、上記第１論理積手段の出力
信号の立ち上がりを記憶するＲＳフリップフロップ、そ
のＲＳフリップフロップの出力信号と上記デュアルポー
トメモリの低速側のプロセッサ側のアクセスの可否を示
すビジー信号との論理積をとる第２論理積手段、、上記
高速側のプロセッサのクロック信号と同期化された上記
第２論理積手段の出力信号の立上がり微分パルスを生成
し出力する第２立上がり微分パルス生成手段とからなる
短縮パルス生成回路と、上記第２立上がり微分パルス生
成手段の出力信号と上記低速側のプロセッサのリードパ
ルスとの論理積をとりその結果得られた信号を上記デュ
アルポートメモリの低速側プロセッサ側リード入力端子
へ出力する第３論理積手段と、上記第２立上がり微分パ
ルス生成手段の出力信号と上記低速側のプロセッサのラ
イトパルスとの論理積をとりその結果得られた信号を上
記デュアルポートメモリの低速側プロセッサ側ライト入
力端子へ出力する第４論理積手段とを備えたことを特徴
とする異速度プロセッサ間データ通信装置。2. A different speed for performing data communication between a plurality of processors operating at different speeds by accessing the dual port memory to thereby exchange data between the plurality of processors via the dual port memory. In an inter-processor data communication device, a data latch circuit for temporarily holding data to be output to a low speed side processor, a buffer circuit for controlling a data bus of the low speed side processor, and a high speed for decoding an upper address of the high speed side processor. Side processor high-order address decoding section, low-speed side processor high-order address decoding section for decoding the high-order address of the low-speed side processor, and logical sum means for taking the logical sum of the read pulse and write pulse of the low-speed side processor, Signal output from OR means and low speed First AND means for calculating a logical product of the signals output from the upper processor upper address decoding section,
First rising differential pulse generating means for generating a rising differential pulse of the output signal of the first AND means synchronized with the clock signal of the processor on the high speed side, and a rising edge generated by the first rising differential pulse generating means. An RS flip-flop that is set by a differential pulse and stores the rising edge of the output signal of the first AND circuit, and a busy signal that indicates whether the output signal of the RS flip-flop and the low-speed processor side of the dual port memory can be accessed. And a second rising differential pulse generating means for generating and outputting a rising differential pulse of the output signal of the second logical product means synchronized with the clock signal of the processor on the high speed side. And a signal output from the second rising differential pulse generating means. Third logical product means for calculating a logical product with the read pulse of the low speed side processor and outputting the resulting signal to the low speed side processor side read input terminal of the dual port memory, and the second rising differential pulse generation And a fourth logical product means for taking a logical product of the output signal of the means and the write pulse of the low speed side processor and outputting the resulting signal to the low speed side processor side write input terminal of the dual port memory. A data communication device between different speed processors. 【請求項３】 異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＪＫフリップフロップ、そのＪＫフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、その第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段と、上記低速側のプロセッサから出力
されるアドレスデータおよび上記高速側のプロセッサか
ら出力されるアドレスデータをラッチするアドレスデー
タラッチ回路とを備えたことを特徴とする異速度プロセ
ッサ間データ通信装置。3. A different speed in which a plurality of processors operating at different speeds access a dual port memory to transfer data between the plurality of processors via the dual port memory to perform data communication. In an interprocessor data communication device, a data latch circuit that temporarily holds data to be output to a low speed side processor, a buffer circuit that controls a data bus of the low speed side processor, and a high speed that decodes the upper address of the high speed side processor. Side processor high-order address decoding section, low-speed side processor high-order address decoding section for decoding the high-order address of the low-speed side processor, and logical sum means for taking the logical sum of the read pulse and write pulse of the low-speed side processor, Signal output from OR means and low speed First AND means for calculating a logical product of the signals output from the upper processor upper address decoding section,
First rising differential pulse generating means for generating a rising differential pulse of the output signal of the first AND means synchronized with the clock signal of the high-speed processor, and the rising differential pulse generated by the differential pulse generating means. A JK flip-flop that is set and stores the rising edge of the output signal of the first AND circuit, and a logic of the output signal of the JK flip-flop and a busy signal indicating whether or not the low-speed processor side of the dual port memory can access. Second AND means for multiplying, and second for generating and outputting a rising differential pulse of the output signal of the second AND means synchronized with the clock signal of the high-speed processor
A shortened pulse generating circuit including rising differential pulse generating means, a logical product of the output signal of the second rising differential pulse generating means and the read pulse of the processor on the low speed side is obtained, and the signal obtained as a result is the dual port. Third output to the low-speed processor side read input terminal of the memory
The logical product of the logical product means, the output signal of the second rising differential pulse generation means, and the write pulse of the low-speed processor is taken, and the resulting signal is written to the low-speed processor-side write input terminal of the dual port memory. A fourth AND means for outputting to the low speed side processor, and an address data latch circuit for latching the address data output from the low speed side processor and the address data output from the high speed side processor. Data communication device between speed processors. 【請求項４】 異なった速度で動作する複数のプロセッ
サがデュアルポートメモリに対しアクセスを行なうこと
で、上記デュアルポートメモリを介して上記複数のプロ
セッサ間でデータの授受を行ないデータ通信を行なう異
速度プロセッサ間データ通信装置において、低速側のプ
ロセッサへ出力するデータを一時保持するデータラッチ
回路と、上記低速側のプロセッサのデータバスを制御す
るバッファ回路と、高速側のプロセッサの上位アドレス
をデコードする高速側プロセッサ上位アドレスデコード
部と、上記低速側のプロセッサの上位アドレスをデコー
ドする低速側プロセッサ上位アドレスデコード部と、上
記低速側のプロセッサのリードパルスとライトパルスと
の論理和をとる論理和手段、その論理和手段から出力さ
れる信号と上記低速側プロセッサ上位アドレスデコード
部から出力される信号の論理積をとる第１論理積手段、
上記高速側のプロセッサのクロック信号と同期化された
上記第１論理積手段の出力信号の立上がり微分パルスを
生成する第１立上がり微分パルス生成手段、その微分パ
ルス生成手段により生成された立上がり微分パルスによ
りセットされ、上記第１論理積手段の出力信号の立ち上
がりを記憶するＲＳフリップフロップ、そのＲＳフリッ
プフロップの出力信号と上記デュアルポートメモリの低
速側のプロセッサ側のアクセスの可否を示すビジー信号
との論理積をとる第２論理積手段、上記高速側のプロセ
ッサのクロック信号と同期化された上記第２論理積手段
の出力信号の立上がり微分パルスを生成し出力する第２
立上がり微分パルス生成手段とからなる短縮パルス生成
回路と、上記第２立上がり微分パルス生成手段の出力信
号と上記低速側のプロセッサのリードパルスとの論理積
をとりその結果得られた信号を上記デュアルポートメモ
リの低速側プロセッサ側リード入力端子へ出力する第３
論理積手段と、上記第２立上がり微分パルス生成手段の
出力信号と上記低速側のプロセッサのライトパルスとの
論理積をとりその結果得られた信号を上記デュアルポー
トメモリの低速側プロセッサ側ライト入力端子へ出力す
る第４論理積手段と、上記低速側のプロセッサから出力
されるアドレスデータおよび上記高速側のプロセッサか
ら出力されるアドレスデータをラッチするアドレスデー
タラッチ回路とを備えたことを特徴とする異速度プロセ
ッサ間データ通信装置。4. A different speed for performing data communication between a plurality of processors operating at different speeds by accessing the dual port memory to thereby exchange data between the plurality of processors via the dual port memory. In an interprocessor data communication device, a data latch circuit that temporarily holds data to be output to a low speed side processor, a buffer circuit that controls a data bus of the low speed side processor, and a high speed that decodes the upper address of the high speed side processor. Side processor high-order address decoding section, low-speed side processor high-order address decoding section for decoding the high-order address of the low-speed side processor, and logical sum means for taking the logical sum of the read pulse and write pulse of the low-speed side processor, Signal output from OR means and low speed First AND means for calculating a logical product of the signals output from the upper processor upper address decoding section,
First rising differential pulse generating means for generating a rising differential pulse of the output signal of the first AND means synchronized with the clock signal of the high-speed processor, and the rising differential pulse generated by the differential pulse generating means. The RS flip-flop that is set and stores the rising edge of the output signal of the first AND means, and the logic of the output signal of the RS flip-flop and the busy signal indicating whether or not the low-speed processor side of the dual port memory can access Second AND means for multiplying, and second for generating and outputting a rising differential pulse of the output signal of the second AND means synchronized with the clock signal of the high-speed processor
A shortened pulse generating circuit including rising differential pulse generating means, a logical product of an output signal of the second rising differential pulse generating means and a read pulse of the low speed side processor, and a signal obtained as a result is used as the dual port. Third output to the low-speed processor side read input terminal of the memory
The logical product of the logical product means, the output signal of the second rising differential pulse generation means, and the write pulse of the low-speed processor is taken, and the resulting signal is written to the low-speed processor-side write input terminal of the dual port memory. A fourth AND means for outputting to the low speed side processor, and an address data latch circuit for latching the address data output from the low speed side processor and the address data output from the high speed side processor. Data communication device between speed processors.