JPH0652044A - Microprocessor - Google Patents
MicroprocessorInfo
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- JPH0652044A JPH0652044A JP4201682A JP20168292A JPH0652044A JP H0652044 A JPH0652044 A JP H0652044A JP 4201682 A JP4201682 A JP 4201682A JP 20168292 A JP20168292 A JP 20168292A JP H0652044 A JPH0652044 A JP H0652044A
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- instruction
- signal
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- memory
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマイクロプロセッサに関
し、周波数の異なる複数のシステムクロック信号を生成
し、その内の１つを命令のデコードの結果で選択する方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor, and more particularly to a method of generating a plurality of system clock signals having different frequencies and selecting one of them as a result of instruction decoding.
【０００２】[0002]
【従来の技術】マイクロプロセッサで外部に接続したメ
モリをアクセスしようとした時、接続したメモリの動作
速度がマイクロプロセッサがノーウェイトでアクセスで
きるような速度を持つならば、マイクロプロセッサとメ
モリ間でのデータの受け渡しのタイミングがとり易い。
しかし、動作速度の早いマイクロプロセッサでは、ノー
ウェイトでアクセスできるメモリは限られてくる。2. Description of the Related Art When an attempt is made to access an externally connected memory by a microprocessor, if the operating speed of the connected memory is such that the microprocessor can access it without waiting, then the memory between the microprocessor and the memory can be It is easy to set the timing of data transfer.
However, in a high-speed microprocessor, the memory that can be accessed without wait is limited.
【０００３】マイクロプロセッサの動作速度より遅いメ
モリを用いる場合、マイクロプロセッサと外部のメモリ
間でのデータの受け渡しのタイミングは合わなくなり、
マイクロプロセッサと外部のメモリ間で正確なデータを
相互に送ることができなくなる。When a memory slower than the operating speed of the microprocessor is used, the timing of data transfer between the microprocessor and the external memory will not match,
It becomes impossible to send accurate data between the microprocessor and the external memory.
【０００４】そこで外部のメモリとタイミングを合わせ
て正確なデータを送るために、図６に示すように
（（ａ）はノーウェイト、（ｂ）は１ウェイトの場合）
ウェイト（Ｔｗ）を挿入する方法と、例えば日本電気社
製のμＰＤ７０２０８Ｈ（商品名）やμＰＤ７０２１６
Ｈ（商品名）の「ユーザーズ・マニュアルＶ４０ＨＬ，
Ｖ５０ＨＬ」に記載されているように、ソフトウェアを
用いて、ある特定のレジスタにデータを書き込むこと
で、システムクロックを遅くするように設定して、タイ
ミングをとる方法がある。Therefore, in order to send accurate data in synchronism with the external memory, as shown in FIG. 6 ((a) is no wait, (b) is 1 wait).
A method of inserting a weight (Tw), for example, μPD70208H (trade name) or μPD70216 manufactured by NEC Corporation
H (brand name) "User's Manual V40HL,
As described in "V50HL", there is a method of setting the timing by setting the system clock to be slow by writing data to a specific register using software.
【０００５】ここで図面を参照しながら従来のマイクロ
プロセッサと外部メモリ間のデータを受け渡しについて
説明する。Data transfer between a conventional microprocessor and an external memory will be described with reference to the drawings.
【０００６】図４はウェイトを入れた場合とシステムク
ロックを変えた場合の消費電力のグラフであり、図５は
従来例のクロック・ジェネレータの一例のシステム図で
あり、図６は従来のウェイトを用いた場合のタイム・チ
ャートである。FIG. 4 is a graph of power consumption when weights are added and when the system clock is changed, FIG. 5 is a system diagram of an example of a conventional clock generator, and FIG. It is a time chart when it is used.
【０００７】図５によれば、従来のクロック・ジェネレ
ータは、マイクロコンピュータの外部に接続する水晶発
振器（図示せず）を用いて所定の周波数を発振する発振
回路１０１と、前記の発振周波数を１／２に分周する分
周器１０２と、その周波数を更に分周する分周器１０３
及び分周器１０４とにより各種の内部クロックが生成さ
れる構成になっている。According to FIG. 5, a conventional clock generator uses an oscillator circuit 101 which oscillates a predetermined frequency by using a crystal oscillator (not shown) connected to the outside of the microcomputer, and the above-mentioned oscillation frequency of 1 Frequency divider 102 that divides the frequency by 2 and frequency divider 103 that further divides the frequency.
And the frequency divider 104 generate various internal clocks.
【０００８】μＰＤ７０２１６Ｈ（日本電気社製の１６
ビット・マイクロプロセッサ）等では、前記構成による
図５のクロック・ジェネレータを用いている。１〜８分
周器１０３はある特定のレジスタの値によって、２分周
器から出力した信号を基に、１，２，４，８分周したい
ずれかの信号を生成し、ＣＰＵ，ＤＭＡＵ（ＤＭＡコン
トロール・ユニット），ＲＥＦＵ（リフレッシュ・コン
トロール・ユニット），ＳＣＵ（シリアル・コントロー
ル・ユニット）の各ユニットのクロック信号として出力
する。又、２〜８分周器も同様にしてＴＣＵ（タイマ／
カウンタ・ユニット）へクロック信号を出力する。例え
ば図７に示すように、各アドレスの範囲にそれぞれ速度
の異なった外部メモリを接続する。ΜPD70216H (16 manufactured by NEC Corporation)
(Bit microprocessor) or the like uses the clock generator of FIG. 5 having the above configuration. The 1 to 8 frequency divider 103 generates one of 1, 2, 4, and 8 frequency-divided signals based on the signal output from the 2 frequency divider according to the value of a certain specific register, and CPU, DMU ( It is output as a clock signal for each unit of DMA control unit), REFU (refresh control unit), and SCU (serial control unit). In addition, the TCU (timer / timer /
Output clock signal to counter unit). For example, as shown in FIG. 7, an external memory having a different speed is connected to each address range.
【０００９】プロセッサに比べ動作速度が１／２倍であ
るアドレス８０００Ｈ〜９ｆｆｆＨに接続されている外
部メモリをアクセスする場合は、タイミングを合わせる
必要がある。ウェイトを入れる方法では、図６に示すタ
イムチャートによれば、１ウェイト（Ｔｗ）分のシステ
ム・クロックを挿入してメモリとのタイミングを合わせ
ている。又、上述のμＰＤ７０２１６（日本電気社製の
１６ビット・マイクロプロセッサ）のように特定のレジ
スタに値を書き込むことでシステム・クロックを変更す
る方法では、アドレスをアクセスする前に２分周器が出
力した信号の１／２倍の周波数を持つ信号を１〜８分周
器，２〜８分周器が出力するように、特定のレジスタの
データを書き換えて、システム・クロックを遅くして、
メモリとのタイミングを合わせている。When accessing an external memory connected to addresses 8000H to 9fffH, which has an operation speed half that of the processor, it is necessary to match the timing. According to the time chart shown in FIG. 6, in the method of adding a wait, the system clock for one wait (Tw) is inserted to match the timing with the memory. Further, in the method of changing the system clock by writing a value in a specific register like the above-mentioned μPD70216 (16-bit microprocessor manufactured by NEC Corporation), the frequency divider outputs 2 before the address is accessed. The data of a specific register is rewritten and the system clock is slowed down so that the 1 to 8 frequency divider and the 2 to 8 frequency divider output a signal having a frequency 1/2 times that of the signal
It matches the timing with the memory.
【００１０】[0010]
【発明が解決しようとする課題】一般的にチップの消費
電力ＰはＰ＝ＰACON＋ＰAMC ＋ＰDCで表され、グラフで
表すと図４のようになる。ＰACONはマスタークロックの
周波数に依存する消費電力、ＰDCは直流電流に依存する
消費電力を表している。ＰACON，ＰDCの２つの消費電力
は、システムクロックの周波数には依存していないので
変化はない。ＰAM C はシステムクロックの周波数に依存
する消費電力を表していて、システムクロックの周波数
に比例して消費電力ＰAMC は増加する。Generally, the power consumption P of a chip is represented by P = P ACON + P AMC + P DC , and is shown in a graph of FIG. P ACON represents power consumption depending on the frequency of the master clock, and P DC represents power consumption depending on DC current. The two power consumptions P ACON and P DC do not change because they do not depend on the frequency of the system clock. P AM C represents the power consumption that depends on the frequency of the system clock, and the power consumption P AMC increases in proportion to the frequency of the system clock.
【００１１】前述したように、外部とのタイミングを合
わせるのにウェイトを挿入する方法では、図６に示すよ
うに、ノーウェイトの場合（図６（ａ））が１バスサイ
クルはＴ1 〜Ｔ4 の４クロックであるのに対し、１ウェ
イトの場合（図５（ｂ））はクロックＴ3 とＴ4 の間に
クロックＴｗを挿入して１バスサイクルを５クロックと
しており、Ｔｗ分の動作だけ余分にマイクロプロセッサ
の動作は実行されるので、マイクロプロセッサの消費電
力は図４に示すＰAMC のように増加する。[0011] As described above, in the method of inserting wait to match the timing with the external, as shown in FIG. 6, if the no-wait (FIG. 6 (a)) is one bus cycle T 1 through T In the case of 1 wait (FIG. 5 (b)), the clock Tw is inserted between the clocks T 3 and T 4 to make 5 bus cycles for 1 bus cycle. Since the operation of the microprocessor is additionally performed, the power consumption of the microprocessor increases like PAMC shown in FIG.
【００１２】例えば、日本電気社製の１６ビット・マイ
クロプロセッサμＰＤ７０２１６（商品名）等のソフト
ウェアでシステムクロックを変更する場合は、一定のレ
ジスタにデータを設定してクロックの変更を行うという
ことは、常にそのレジスタの値でシステムクロックが決
まるので、そのレジスタにシステムクロックが早くなる
ような値が書き込まれない限り、次の命令以降もフェッ
チ，デコード，実行も遅いシステムクロックの状態で行
われてしまう。このために高速なマイクロプロセッサを
用いている効果が小さくなる。For example, when changing the system clock with software such as a 16-bit microprocessor μPD70216 (trade name) manufactured by NEC Corporation, setting the data in a certain register to change the clock means Since the system clock is always determined by the value of that register, unless a value that speeds up the system clock is written to that register, fetching, decoding, and execution of the next and subsequent instructions will also be performed in the slow system clock state. . Therefore, the effect of using a high-speed microprocessor is reduced.
【００１３】それを防ぐために、演算命令等の時は速い
周波数のシステムクロックで実行させたいとすると、ま
ず演算を行う前に特定のレジスタにデータを書き込ん
で、速い周波数のシステムクロックに変更してから演算
を実行させることになる。その後に外部メモリにアクセ
スする場合は、再び特定のレジスタにデータを書き込ん
で、遅い周波数のシステムクロックにしてから、アクセ
ス命令を実行する。この方法では、特定のレジスタの値
を何度も書き換えることになるために実行時間も増え
て、高速なプロセッサーを用いている効果が小さくな
り、且つ消費電力も増加するという欠点を有している。In order to prevent this, when it is desired to execute an operation instruction or the like with a system clock with a high frequency, first write data in a specific register before performing the operation and change to a system clock with a high frequency. The calculation will be executed from. When accessing the external memory after that, the data is written again in the specific register to make the system clock of the slow frequency, and then the access instruction is executed. This method has a drawback that the value of a specific register is rewritten many times, so that the execution time increases, the effect of using a high-speed processor is reduced, and the power consumption also increases. .
【００１４】[0014]
【課題を解決するための手段】本発明の特徴は、演算を
行う演算回路と、システムを制御するための命令を格納
する命令メモリと、前記命令メモリの内容をデコードし
てプロセッサの動作を制御する信号を出力する命令デコ
ーダと、前記命令メモリの読み出しアドレスを指定する
プログラムカウンタと、マスター信号を入力する外部ク
ロック入力端子と、外部メモリに接続し前記外部メモリ
とのデータの入出力を制御する信号を出力するリード・
ライト端子と、前記外部メモリに接続し前記外部メモリ
のアドレスを指定する信号を出力するアドレス端子と、
前記外部メモリに接続し前記外部メモリとのデータの入
出力に用いるデータ入出力端子とを備えるマイクロプロ
セッサにおいて、前記外部クロック入力端子を介して入
力する前記マスタークロック信号から周波数の異なる複
数の信号を生成し、且つ前記命令デコーダから入力する
クロック生成信号により出力がリセットされる分周回路
と、前記命令デコーダから入力するクロック選択回路制
御信号により制御され、前記外部メモリにアクセスする
命令のときに前記周波数の異なる複数の信号のなかから
前記外部メモリのアクセスタイムに対応する周波数の信
号をシステムクロック信号として選択出力するクロック
選択回路とを備えることにより、外部に接続した動作速
度の遅い前記外部メモリをアクセスする命令のとき前記
マスタークロック信号にウェイト用のクロックを挿入す
ることなく１命令で実行できることにある。The features of the present invention are: an arithmetic circuit for performing an arithmetic operation; an instruction memory for storing an instruction for controlling a system; and an operation of a processor by decoding the contents of the instruction memory. An instruction decoder for outputting a signal to output, a program counter for specifying a read address of the instruction memory, an external clock input terminal for inputting a master signal, and an external memory connected to control input / output of data with the external memory. Reed that outputs a signal
A write terminal, and an address terminal connected to the external memory and outputting a signal designating an address of the external memory,
In a microprocessor having a data input / output terminal connected to the external memory and used for inputting / outputting data to / from the external memory, a plurality of signals having different frequencies are output from the master clock signal input via the external clock input terminal. A frequency divider circuit that is generated and whose output is reset by a clock generation signal that is input from the instruction decoder, and a clock selection circuit control signal that is input from the instruction decoder, and is controlled at the time of an instruction to access the external memory. By providing a clock selection circuit that selectively outputs, as a system clock signal, a signal having a frequency corresponding to the access time of the external memory from among a plurality of signals having different frequencies, the external memory connected to the outside and having a slow operation speed can be provided. When the instruction to access the master clock It is to be executed in one instruction without inserting the clock for weights No..
【００１５】[0015]
【実施例】本発明の一実施例を図面を参照しながら説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings.
【００１６】図１は本発明の一実施例のブロック図であ
る。命令デコーダ７は命令メモリ６から与えられた命令
をデコードし、クロック選択回路４にクロック選択回路
制御信号８を、分周回路２にクロック生成信号９をそれ
ぞれ出力する。FIG. 1 is a block diagram of an embodiment of the present invention. The instruction decoder 7 decodes the instruction given from the instruction memory 6, and outputs the clock selection circuit control signal 8 to the clock selection circuit 4 and the clock generation signal 9 to the frequency dividing circuit 2.
【００１７】外部クロック入力端子１は外部からマスタ
ークロック信号３が入力され分周回路２、及びクロック
選択回路４へそのまま信号を出力する。分周回路２内の
各分周器２１，２２，２３，…，２ｎは図３に示すタイ
ムチャートで分るようにクロック生成信号９が“１”の
場合、各分周器２１，２２，…，２ｎは１つ前の分周器
から出力された信号の１／２倍の周波数を持つ信号を次
の分周器、及びクロック選択回路４に出力する。The external clock input terminal 1 receives the master clock signal 3 from the outside and outputs the signal as it is to the frequency dividing circuit 2 and the clock selecting circuit 4. The frequency dividers 21, 22, 23, ..., 2n in the frequency divider 2 are divided by the frequency dividers 21, 22, 22 when the clock generation signal 9 is "1" as can be seen from the time chart shown in FIG. , 2n outputs a signal having a frequency 1/2 times that of the signal output from the immediately previous frequency divider to the next frequency divider and the clock selection circuit 4.
【００１８】又、命令デコーダ７からのクロック生成信
号９が“０”の場合は、各分周器２１，２２，２３，
…，２ｎは次の分周器、及びクロック選択回路４に信号
“０”を出力する。When the clock generation signal 9 from the instruction decoder 7 is "0", the frequency dividers 21, 22, 23,
, 2n outputs a signal "0" to the next frequency divider and the clock selection circuit 4.
【００１９】なお図２に分周器２１の回路の一例を示
す。ＡＮＤゲート２１０，２１１とＯＲゲート２１２と
クリア・プリセット付ＤＦＦからなるＪＫ型フリップフ
ロップを用い、ＡＮＤゲート２１０の一方の入力端は
“１”にＡＮＤゲート２１１の一方の入力端は“０”レ
ベルに、ＰＲ端子は“１”レベルに固定され、ＣＬＫ端
子にマスタークロック信号３を、ＣＬＲ端子にクロック
生成信号９をそれぞれ入力する。FIG. 2 shows an example of the circuit of the frequency divider 21. A JK type flip-flop consisting of AND gates 210 and 211, an OR gate 212 and a DFF with a clear preset is used. One input end of the AND gate 210 is "1" and one input end of the AND gate 211 is "0" level. The PR terminal is fixed at "1" level, the master clock signal 3 is input to the CLK terminal, and the clock generation signal 9 is input to the CLR terminal.
【００２０】一方、クロック選択回路４は命令デコーダ
７の出力したクロック選択回路制御信号８により、各分
周器２１，２２，…，２ｎの出力した信号のいずれかを
選択し、システムクロック信号５として出力する。１シ
ステムクロックの信号を発生した後、マスタークロック
信号３をシステムクロック信号５として選択する。On the other hand, the clock selection circuit 4 selects one of the signals output from each of the frequency dividers 21, 22, ..., 2n by the clock selection circuit control signal 8 output from the instruction decoder 7, and the system clock signal 5 Output as. After generating the signal of one system clock, the master clock signal 3 is selected as the system clock signal 5.
【００２１】本発明の方法では、図７の接続する外部メ
モリのＣＰＵとの速度比の欄に示すように、各アドレス
の範囲にそれぞれ速度の異なった外部メモリを接続し、
アドレス８０００Ｈ〜９ｆｆｆＨの外部メモリをアクセ
スする場合、命令デコーダ７は分周回路２に図７（ｂ）
のようにクロック生成信号９、及びクロック選択回路制
御信号８を出力し、クロック選択回路４はクロック選択
回路制御信号８を受けて、マスタークロック信号３の１
／２倍の周波数を持つ分周器２１の出力した信号を選択
し、システムクロック信号５として出力する（図３のタ
イミングチャート）。In the method of the present invention, as shown in the column of the speed ratio of the external memory to be connected with the CPU in FIG. 7, external memories having different speeds are connected to respective address ranges,
When accessing the external memory at addresses 8000H to 9fffH, the instruction decoder 7 causes the frequency dividing circuit 2 to operate as shown in FIG.
The clock generation signal 9 and the clock selection circuit control signal 8 are output as described above, and the clock selection circuit 4 receives the clock selection circuit control signal 8 and outputs 1 of the master clock signal 3.
The signal output from the frequency divider 21 having a frequency of / 2 is selected and output as the system clock signal 5 (timing chart in FIG. 3).
【００２２】クロック選択回路４は１システムクロック
信号５を出力した後、再びマスタークロック信号３を選
択し、システムクロック信号５として出力する。この
時、クロック生成信号９は“０”であり、各分周器はク
リアされて“０”を出力する。又、外部のメモリにアク
セスする場合以外は、命令デコーダ７は図７（ａ）に示
すクロック生成信号９、及びクロック選択回路制御信号
８を出力し、クロック選択回路４はマスタークロック信
号３をシステムクロック５として出力する。The clock selection circuit 4 outputs one system clock signal 5, then selects the master clock signal 3 again and outputs it as the system clock signal 5. At this time, the clock generation signal 9 is "0", each frequency divider is cleared and outputs "0". Further, except when accessing an external memory, the instruction decoder 7 outputs the clock generation signal 9 and the clock selection circuit control signal 8 shown in FIG. 7A, and the clock selection circuit 4 outputs the master clock signal 3 to the system. Output as clock 5.
【００２３】なお、図３に示すタイミングチャートにお
いてクロック選択回路制御信号８は図７に示すクロック
選択回路制御信号８の１０００（＝８），０１００（＝
４），００１０（＝２）に対応しており、クロック選択
回路４の出力波形のｉｆは命令のフェッチ、ｉｄは命令
のデコード、ｅｘは命令の実行サイクルを示す。In the timing chart shown in FIG. 3, the clock selection circuit control signal 8 is 1000 (= 8), 0100 (=) of the clock selection circuit control signal 8 shown in FIG.
4) and 0010 (= 2), if of the output waveform of the clock selection circuit 4 indicates instruction fetch, id indicates instruction decoding, and ex indicates instruction execution cycle.
【００２４】この方法によって、マイクロプロセッサは
外部のメモリにアクセスする場合にのみ、命令のフェッ
チ、デコードは通常の速度で行い、アクセスを実行する
時だけクロックを変えることでウェイトを挿入しない
で、１命令で実行できる。又、消費電力ＰAMC は、シス
テムクロックが１サイクルですむことから、ウェイトを
挿入する方法に比べ１／２程度に低減できる。According to this method, the microprocessor fetches and decodes an instruction at a normal speed only when accessing the external memory, and does not insert a wait by changing the clock only when the access is executed. Can be executed by instruction. Further, the power consumption P AMC can be reduced to about 1/2 as compared with the method of inserting the wait because the system clock requires only one cycle.
【００２５】更に、外部へのアクセスが終了したら、マ
スタークロック信号３を選択するため、前記したμＰＤ
７０２１６のようにシステムクロックを変える命令を実
行する必要もないので、図４に示すＰ′AMC のように消
費電力を低く抑えることができる。Further, when the access to the outside is completed, in order to select the master clock signal 3, the above-mentioned μPD is selected.
It is not necessary to execute an instruction to change the system clock as 70,216, it is possible to reduce the power consumption as P 'AMC shown in FIG.
【００２６】[0026]
【発明の効果】以上説明したように、外部クロック入力
端子を介して入力するマスタークロック信号から周波数
の異る複数の信号を生成し、且つクロック生成信号によ
り出力をリセットされる分周回路と、クロック選択回路
制御信号により制御され、外部メモリにアクセスする命
令のときに周波数の異る複数の信号のなかから、外部メ
モリのアクセスタイムに対応する周波数の信号をシステ
ムクロック信号として選択出力するクロック選択回路と
を備える。As described above, a frequency dividing circuit for generating a plurality of signals having different frequencies from a master clock signal input through an external clock input terminal and resetting the output by the clock generation signal, Clock selection circuit Clock selection that selects and outputs the signal of the frequency corresponding to the access time of the external memory as the system clock signal from the multiple signals with different frequencies when the instruction to access the external memory is controlled by the control signal. And a circuit.
【００２７】従って、動作速度の遅い外部メモリをアク
セスするとき、マスタークロック信号にウェイト用のク
ロックを挿入することなく、１命令で実行できる。Therefore, when accessing an external memory having a slow operation speed, one instruction can be executed without inserting a wait clock in the master clock signal.
【００２８】すなわち外部のメモリに１命令で、かつ少
ないクロックでアクセスできるので、システムクロック
に依存する消費電力を１／３程度に抑えることができ、
チップ内の全消費電力を抑えることができるという効果
を有する。That is, since the external memory can be accessed with one instruction and a small clock, the power consumption depending on the system clock can be suppressed to about 1/3,
This has the effect of suppressing the total power consumption in the chip.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本発明の一実施例における分周器の回路の一例
を示す図である。FIG. 2 is a diagram showing an example of a circuit of a frequency divider according to an embodiment of the present invention.
【図３】マスタークロックと分周器出力とクロック選択
回路出力のタイミングチャートである。FIG. 3 is a timing chart of a master clock, a frequency divider output, and a clock selection circuit output.
【図４】ウェイトを挿入した場合とシステムクロック信
号を選択した場合の消費電力を示す図である。FIG. 4 is a diagram showing power consumption when a wait is inserted and when a system clock signal is selected.
【図５】従来のクロック・ジェネレータの一例を示す図
である。FIG. 5 is a diagram showing an example of a conventional clock generator.
【図６】従来の、（ａ）ノーウェイトの場合、（ｂ）１
ウェイトの場合を示すタイミングチャートである。FIG. 6 shows a conventional case of (a) no weight, (b) 1
It is a timing chart which shows the case of a wait.
【図７】アドレス値、メモリとのＣＰＵの速度比、及び
クロック選択回路制御信号との関係を示す図である。FIG. 7 is a diagram showing a relationship between an address value, a speed ratio of a CPU to a memory, and a clock selection circuit control signal.
１ 外部クロック入力端子 ２ 分周回路 ２１〜２ｎ 分周器 ３ マスタークロック信号 ４ クロック選択回路 ５ システムクロック信号 ６ 命令メモリ ７ 命令デコーダ ８ クロック選択回路制御信号 ９ クロック生成信号 1 external clock input terminal 2 frequency divider 21 to 2n frequency divider 3 master clock signal 4 clock selection circuit 5 system clock signal 6 instruction memory 7 instruction decoder 8 clock selection circuit control signal 9 clock generation signal
Claims (1)
するための命令を格納する命令メモリと、前記命令メモ
リの内容をデコードしてプロセッサの動作を制御する信
号を出力する命令デコーダと、前記命令メモリの読み出
しアドレスを指定するプログラムカウンタと、マスター
信号を入力する外部クロック入力端子と、外部メモリに
接続し前記外部メモリとのデータの入出力を制御する信
号を出力するリード・ライト端子と、前記外部メモリに
接続し前記外部メモリのアドレスを指定する信号を出力
するアドレス端子と、前記外部メモリに接続し前記外部
メモリとのデータの入出力に用いるデータ入出力端子と
を備えるマイクロプロセッサににおいて、前記外部クロ
ック入力端子を介して入力する前記マスタークロック信
号から周波数の異なる複数の信号を生成し、且つ前記命
令デコーダから入力するクロック生成信号により出力が
リセットされる分周回路と、前記命令デコーダから入力
するクロック選択回路制御信号により制御され、前記外
部メモリにアクセスする命令のときに前記周波数の異な
る複数の信号のなかから前記外部メモリのアクセスタイ
ムに対応する周波数の信号をシステムクロック信号とし
て選択出力するクロック選択回路とを備えることによ
り、外部に接続した動作速度の遅い前記外部メモリをア
クセスする命令のとき前記マスタークロック信号にウェ
イト用のクロックを挿入することなく１命令で実行でき
ることを特徴とするマイクロプロセッサ。1. An arithmetic circuit for performing an operation, an instruction memory for storing an instruction for controlling a system, an instruction decoder for decoding a content of the instruction memory and outputting a signal for controlling an operation of a processor, A program counter for designating a read address of the instruction memory, an external clock input terminal for inputting a master signal, a read / write terminal for connecting to the external memory and outputting a signal for controlling input / output of data with the external memory, In a microprocessor comprising an address terminal connected to the external memory and outputting a signal designating an address of the external memory, and a data input / output terminal used for inputting / outputting data to / from the external memory , A frequency different from that of the master clock signal input via the external clock input terminal. Access to the external memory, which is controlled by a frequency dividing circuit that generates a plurality of signals that are generated and whose output is reset by a clock generation signal that is input from the instruction decoder, and a clock selection circuit control signal that is input from the instruction decoder. By providing a clock selection circuit that selectively outputs, as a system clock signal, a signal having a frequency corresponding to the access time of the external memory from among a plurality of signals having different frequencies when an instruction is issued, A microprocessor which can be executed by one instruction without inserting a wait clock in the master clock signal when an instruction for accessing the external memory is late.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201682A JPH0652044A (en) | 1992-07-29 | 1992-07-29 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201682A JPH0652044A (en) | 1992-07-29 | 1992-07-29 | Microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652044A true JPH0652044A (en) | 1994-02-25 |
Family
ID=16445160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201682A Withdrawn JPH0652044A (en) | 1992-07-29 | 1992-07-29 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652044A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
-
1992
- 1992-07-29 JP JP4201682A patent/JPH0652044A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |