JPH0573510A - レジスタフアイルのリードライト方式 - Google Patents
レジスタフアイルのリードライト方式Info
- Publication number
- JPH0573510A JPH0573510A JP3231686A JP23168691A JPH0573510A JP H0573510 A JPH0573510 A JP H0573510A JP 3231686 A JP3231686 A JP 3231686A JP 23168691 A JP23168691 A JP 23168691A JP H0573510 A JPH0573510 A JP H0573510A
- Authority
- JP
- Japan
- Prior art keywords
- read
- cpu
- write
- data
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P10/00—Technologies related to metal processing
- Y02P10/25—Process efficiency
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 異なるＣＰＵ間の情報伝達を行うためのレジ
スタファイルのリードライト方式に関し、一方のＣＰＵ
が書込み中であっても、他方のＣＰＵのタイミングに関
係なくリアルタイムに情報を伝達する機能を有するレジ
スタファイルのリードライト方式を提供することを目的
とする。 【構成】 第１ＣＰＵ１と第２ＣＰＵ２との間に介在し
て両ＣＰＵのデータを相互に転送するレジスタファイル
３のリードライト方式において、レジスタファイル３
が、書込み読出し可能な第１および第２記憶部４，５
と、リードパルス生成部６およびライトパルス生成部７
を備え、第１および第２記憶部４，５に対するデータの
書込み及び読出しタイミングの一方が基本クロック信号
に立上りに同期し、他方が基本クロック信号の立下りに
同期するようにリードパルスおよびライトパルスを生成
することを特徴とする。
スタファイルのリードライト方式に関し、一方のＣＰＵ
が書込み中であっても、他方のＣＰＵのタイミングに関
係なくリアルタイムに情報を伝達する機能を有するレジ
スタファイルのリードライト方式を提供することを目的
とする。 【構成】 第１ＣＰＵ１と第２ＣＰＵ２との間に介在し
て両ＣＰＵのデータを相互に転送するレジスタファイル
３のリードライト方式において、レジスタファイル３
が、書込み読出し可能な第１および第２記憶部４，５
と、リードパルス生成部６およびライトパルス生成部７
を備え、第１および第２記憶部４，５に対するデータの
書込み及び読出しタイミングの一方が基本クロック信号
に立上りに同期し、他方が基本クロック信号の立下りに
同期するようにリードパルスおよびライトパルスを生成
することを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、異なるＣＰＵ間の情
報伝達を行うためのレジスタファイルのリードライト方
式に関する。
報伝達を行うためのレジスタファイルのリードライト方
式に関する。
【０００２】
【従来の技術】近年コンピュータシステムにおいては、
高速化、複雑化の要求に伴い複数のＣＰＵを搭載した制
御回路が必要となり、更に情報をＣＰＵ間でリアルタイ
ムに転送することが要求されている。ＣＰＵ間のデータ
転送手段としては、DUAL PORTRAM やレジスタファイル
を中継して行う方法が知られている。DUAL PORT RAM
は、各ポートからメモリーのどの番地に対しても独立し
て非同期に書込み読み出しを行うことが可能であるが、
一方のポートが書き込みモードで動作している場合は、
読み出し動作中の逆ポートの読み出しデータが途中で変
化する可能性が有り、問題となる。これを解決するため
に両ポートのアドレスが一致した場合の調整方法とし
て、ポート・アービトレーション機能がある。具体的に
は二つのポートのアドレスの内どちらが先に確定したか
を監視し、先着側のポートに優先権を与えて無条件にア
クセスを受け付けると共に、後着側ポートに対して必要
な制限を加えるようにしている。また、２つのポートに
対してそれぞれのＲＡＭを持つレジスタファイルにおい
ても、同様に同期化回路を持たないためハンドシェイク
が困難であり、リアルタイム情報を伝達することが出来
ない。
高速化、複雑化の要求に伴い複数のＣＰＵを搭載した制
御回路が必要となり、更に情報をＣＰＵ間でリアルタイ
ムに転送することが要求されている。ＣＰＵ間のデータ
転送手段としては、DUAL PORTRAM やレジスタファイル
を中継して行う方法が知られている。DUAL PORT RAM
は、各ポートからメモリーのどの番地に対しても独立し
て非同期に書込み読み出しを行うことが可能であるが、
一方のポートが書き込みモードで動作している場合は、
読み出し動作中の逆ポートの読み出しデータが途中で変
化する可能性が有り、問題となる。これを解決するため
に両ポートのアドレスが一致した場合の調整方法とし
て、ポート・アービトレーション機能がある。具体的に
は二つのポートのアドレスの内どちらが先に確定したか
を監視し、先着側のポートに優先権を与えて無条件にア
クセスを受け付けると共に、後着側ポートに対して必要
な制限を加えるようにしている。また、２つのポートに
対してそれぞれのＲＡＭを持つレジスタファイルにおい
ても、同様に同期化回路を持たないためハンドシェイク
が困難であり、リアルタイム情報を伝達することが出来
ない。
【０００３】従って、DUAL PORT RAM の場合は、一方の
ＣＰＵが書いた情報を、他方のＣＰＵが読み出し動作を
行うときに、待ち状態が発生する場合がある。また、レ
ジスタファイルの場合には、一方のＣＰＵの書き込み処
理を他方のＣＰＵが確認した後に読み出したり、または
伝達方法の二重化を計って情報の保証を行う方法が取ら
れていたため、リアルタイム情報の伝達が出来ず、シス
テム制御が即座に対応が出来ないという問題を生じてい
た。
ＣＰＵが書いた情報を、他方のＣＰＵが読み出し動作を
行うときに、待ち状態が発生する場合がある。また、レ
ジスタファイルの場合には、一方のＣＰＵの書き込み処
理を他方のＣＰＵが確認した後に読み出したり、または
伝達方法の二重化を計って情報の保証を行う方法が取ら
れていたため、リアルタイム情報の伝達が出来ず、シス
テム制御が即座に対応が出来ないという問題を生じてい
た。
【０００４】この発明は、このような事情を考慮してな
されたもので、一方のＣＰＵが書き込み中であっても、
他方のＣＰＵのタイミングに関係なくリアルタイムに情
報を伝達する機能を有するレジスタファイルのリードラ
イト方式を提供するものである。
されたもので、一方のＣＰＵが書き込み中であっても、
他方のＣＰＵのタイミングに関係なくリアルタイムに情
報を伝達する機能を有するレジスタファイルのリードラ
イト方式を提供するものである。
【０００５】
【課題を解決するための手段】図１はこの発明の基本構
成を示すブロック図であり、第１ＣＰＵ１と第２ＣＰＵ
２との間に介在して両ＣＰＵ１, ２のデータを相互に転
送するレジスタファイル３において、４, ５は書込み読
出し可能な第１および第２記憶部、６は基本クロック信
号を受けてリードパルスを生成するリードパルス生成
部、７は基本クロック信号信号をうけてライトパルスを
生成するライトパルス生成部、８はライトパルスを受け
て第１ＣＰＵ１からのデータを第１記憶部４に書込むと
共に第１および第２記憶部４, ５に格納されたデータを
リードパルスを受けて選択的に第１ＣＰＵ１へ読出す第
１ゲート部、９はライトパルスを受けて第２ＣＰＵ２か
らのデータを第２記憶部５に書込むと共に第１及び第２
記憶部４に格納されたデータをリードパルスを受けて選
択的に第２ＣＰＵ２へ読出す第２ゲート部である。
成を示すブロック図であり、第１ＣＰＵ１と第２ＣＰＵ
２との間に介在して両ＣＰＵ１, ２のデータを相互に転
送するレジスタファイル３において、４, ５は書込み読
出し可能な第１および第２記憶部、６は基本クロック信
号を受けてリードパルスを生成するリードパルス生成
部、７は基本クロック信号信号をうけてライトパルスを
生成するライトパルス生成部、８はライトパルスを受け
て第１ＣＰＵ１からのデータを第１記憶部４に書込むと
共に第１および第２記憶部４, ５に格納されたデータを
リードパルスを受けて選択的に第１ＣＰＵ１へ読出す第
１ゲート部、９はライトパルスを受けて第２ＣＰＵ２か
らのデータを第２記憶部５に書込むと共に第１及び第２
記憶部４に格納されたデータをリードパルスを受けて選
択的に第２ＣＰＵ２へ読出す第２ゲート部である。
【０００６】そして、リードパルス生成部６及びライト
パルス生成部７は、第１及び第２記憶部４, ５における
データの書込み及び読出しタイミングの一方が基本クロ
ック信号の立上りに同期し、他方が基本クロック信号の
立下りに同期するようにリードパルスおよびライトパル
スを生成するものである。
パルス生成部７は、第１及び第２記憶部４, ５における
データの書込み及び読出しタイミングの一方が基本クロ
ック信号の立上りに同期し、他方が基本クロック信号の
立下りに同期するようにリードパルスおよびライトパル
スを生成するものである。
【０００７】
【作用】リードパルス生成部６は基本クロック信号をう
けてリードパルスを生成し、ライトパルス生成部７は基
本クロック信号をうけてライトパルスを生成する。第１
ゲート部８はライトパルスを受けて第１ＣＰＵ１からの
データを第１記憶部４に書込むと共にリードパルスを受
けて選択的に第１ＣＰＵ１へ読出し、第２ゲート部９は
ライトパルスを受けて第２ＣＰＵ２からのデータを第２
記憶部５に書込むと共に第１および第２記憶部４, ５に
格納されたデータをリードパルスを受けて選択的に第２
ＣＰＵ２へ読出す。
けてリードパルスを生成し、ライトパルス生成部７は基
本クロック信号をうけてライトパルスを生成する。第１
ゲート部８はライトパルスを受けて第１ＣＰＵ１からの
データを第１記憶部４に書込むと共にリードパルスを受
けて選択的に第１ＣＰＵ１へ読出し、第２ゲート部９は
ライトパルスを受けて第２ＣＰＵ２からのデータを第２
記憶部５に書込むと共に第１および第２記憶部４, ５に
格納されたデータをリードパルスを受けて選択的に第２
ＣＰＵ２へ読出す。
【０００８】リードパルス生成部６及びライトパルス生
成部７は、第１および第２記憶部４, ５におけるデータ
の書込みおよび読出しタイミングの一方が基本クロック
信号の立上りに同期し、他方が基本クロック信号の立下
りに同期するようにリードパルスおよびライトパルスを
生成する。
成部７は、第１および第２記憶部４, ５におけるデータ
の書込みおよび読出しタイミングの一方が基本クロック
信号の立上りに同期し、他方が基本クロック信号の立下
りに同期するようにリードパルスおよびライトパルスを
生成する。
【０００９】第１ＣＰＵ１からのデータは第１記憶部４
に、第２ＣＰＵ２からのデータは第２記憶部５に、それ
ぞれ任意のタイミングで書込まれ、また、第１および第
２記憶部４, ５のデータは選択的に第１および第２ＣＰ
Ｕ１, ２へ読出され、しかもデータの書込みパルスと読
出しパルスとのタイミングが上記のように制御されて、
それらの衝突が防止されるので、第１ＣＰＵ１および第
２ＣＰＵ間でリアルタイムのデータ伝達が可能となる。
に、第２ＣＰＵ２からのデータは第２記憶部５に、それ
ぞれ任意のタイミングで書込まれ、また、第１および第
２記憶部４, ５のデータは選択的に第１および第２ＣＰ
Ｕ１, ２へ読出され、しかもデータの書込みパルスと読
出しパルスとのタイミングが上記のように制御されて、
それらの衝突が防止されるので、第１ＣＰＵ１および第
２ＣＰＵ間でリアルタイムのデータ伝達が可能となる。
【００１０】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。これによって、この発明が限定されるもの
ではない。
を詳述する。これによって、この発明が限定されるもの
ではない。
【００１１】図２はこの発明の一実施例を示す構成説明
図である。図２において、11は16ビットＣＰＵ、12は８
ビットＣＰＵ、13はＣＰＵ11とＣＰＵ12との間に情報を
伝達するレジスタファイルであり、この実施例では、Ｃ
ＰＵ11には68000 を、ＣＰＵ12には6809をそれぞれ使用
している。そして、ＣＰＵ１のクロック(10MHZ) および
ＣＰＵ２のクロック（2.5MHZ）は基本クロック（20MHZ)
から分周して同期化を計っている。
図である。図２において、11は16ビットＣＰＵ、12は８
ビットＣＰＵ、13はＣＰＵ11とＣＰＵ12との間に情報を
伝達するレジスタファイルであり、この実施例では、Ｃ
ＰＵ11には68000 を、ＣＰＵ12には6809をそれぞれ使用
している。そして、ＣＰＵ１のクロック(10MHZ) および
ＣＰＵ２のクロック（2.5MHZ）は基本クロック（20MHZ)
から分周して同期化を計っている。
【００１２】図３はレジスタファイル13の構成を示すブ
ロック図であり、ＷＥ１はＣＰＵ11から出力されるライ
ト信号（ライトイネーブル信号）、ＲＥ11はＣＰＵ11か
ら出力されるリード信号（リードイネーブル信号）、Ｍ
ＲＥ11はＣＰＵ11がレジスタファイル13に書込んだデー
タを自らに読出すための自己リード信号、ＷＥ２はＣＰ
Ｕ12から出力されるライト信号（ライトイネーブル信
号）、ＲＥ２はＣＰＵ12から出力されるライト信号（ラ
イトイネーブル信号）、ＭＲＥ２はＣＰＵ12がレジスタ
ファイル13に書込んだデータを自らに読出すための自己
リード信号である。なお、この実施例ではこれらの信号
はすべて負論理信号として処理される。
ロック図であり、ＷＥ１はＣＰＵ11から出力されるライ
ト信号（ライトイネーブル信号）、ＲＥ11はＣＰＵ11か
ら出力されるリード信号（リードイネーブル信号）、Ｍ
ＲＥ11はＣＰＵ11がレジスタファイル13に書込んだデー
タを自らに読出すための自己リード信号、ＷＥ２はＣＰ
Ｕ12から出力されるライト信号（ライトイネーブル信
号）、ＲＥ２はＣＰＵ12から出力されるライト信号（ラ
イトイネーブル信号）、ＭＲＥ２はＣＰＵ12がレジスタ
ファイル13に書込んだデータを自らに読出すための自己
リード信号である。なお、この実施例ではこれらの信号
はすべて負論理信号として処理される。
【００１３】11ａはＣＰＵ11のライト（書込み）データ
をＣＰＵ11からのライト信号ＷＥ１によりラッチするラ
イトデータラッチ部、11ｂはＣＰＵ12のライト（書込
み）データをＣＰＵ12からのライト信号ＷＥ２によりラ
ッチするライトデータラッチ部、13ａはＣＰＵ11のアド
レスバスをデコードするアドレス部、13ｂはＣＰＵ12の
アドレスバスをデコードするアドレス部、12ａはアドレ
ス部13ａでデコードされたアドレス情報に従いライトデ
ータラッチ部11ａのデータを記憶するラム（ＲＡＭ）
部、12ｂはアドレス部13ｂでデコードされたアドレス情
報に従いライトデータラッチ部11ｂのデータを記憶する
ラム（ＲＡＭ）部である。
をＣＰＵ11からのライト信号ＷＥ１によりラッチするラ
イトデータラッチ部、11ｂはＣＰＵ12のライト（書込
み）データをＣＰＵ12からのライト信号ＷＥ２によりラ
ッチするライトデータラッチ部、13ａはＣＰＵ11のアド
レスバスをデコードするアドレス部、13ｂはＣＰＵ12の
アドレスバスをデコードするアドレス部、12ａはアドレ
ス部13ａでデコードされたアドレス情報に従いライトデ
ータラッチ部11ａのデータを記憶するラム（ＲＡＭ）
部、12ｂはアドレス部13ｂでデコードされたアドレス情
報に従いライトデータラッチ部11ｂのデータを記憶する
ラム（ＲＡＭ）部である。
【００１４】15ａはライトデータラッチ部11ａにラッチ
されたラム部12ａに格納するためＣＰＵ11のライト信号
ＷＥ１を加工してライトパルスを生成するライトパルス
生成部、15ｂはライトデータラッチ部11ｂにラッチされ
たラム部12ｂに格納するためＣＰＵ11のライト信号ＷＥ
１を加工してライトパルスを生成するライトパルス生成
部、18ａはラム部12ａに保存されたＣＰＵ11からのライ
トデータとラム部12ｂに保存されたＣＰＵ12からのライ
トデータの内どちらをリードデータとして送出するかを
選択するマルチプレクサーの機能を有するリードデータ
制御部、18ｂはラム部12ｂに保存されたＣＰＵ12からの
ライトデータとラム部12ａに保存されたＣＰＵ11からの
ライトデータのどちらをリードデータとして送出するか
を選択するマルチプレクサーの機能を有するリードデー
タ制御部である。
されたラム部12ａに格納するためＣＰＵ11のライト信号
ＷＥ１を加工してライトパルスを生成するライトパルス
生成部、15ｂはライトデータラッチ部11ｂにラッチされ
たラム部12ｂに格納するためＣＰＵ11のライト信号ＷＥ
１を加工してライトパルスを生成するライトパルス生成
部、18ａはラム部12ａに保存されたＣＰＵ11からのライ
トデータとラム部12ｂに保存されたＣＰＵ12からのライ
トデータの内どちらをリードデータとして送出するかを
選択するマルチプレクサーの機能を有するリードデータ
制御部、18ｂはラム部12ｂに保存されたＣＰＵ12からの
ライトデータとラム部12ａに保存されたＣＰＵ11からの
ライトデータのどちらをリードデータとして送出するか
を選択するマルチプレクサーの機能を有するリードデー
タ制御部である。
【００１５】14ａはマルチプレクサー部18ａから送出さ
れたリードデータをライトパルス生成部15ａからのライ
トパルスにより保持するリードデータラッチ部、14ｂは
マルチプレクサー部18ｂから送出されたリードデータを
ライトパルス生成部15ｂからのライトパルスにより保持
するリードデータラッチ部、16ａはリードデータを送出
するリードパルスＣＰＵ11のデータバスへデータを送出
するためのリードゲート信号を生成するリードパルス生
成部、16ｂはリードデータを送出するリードパルスＣＰ
Ｕ12のデータバスへデータを送出するためのリードゲー
ト信号を生成するリードパルス生成部である。
れたリードデータをライトパルス生成部15ａからのライ
トパルスにより保持するリードデータラッチ部、14ｂは
マルチプレクサー部18ｂから送出されたリードデータを
ライトパルス生成部15ｂからのライトパルスにより保持
するリードデータラッチ部、16ａはリードデータを送出
するリードパルスＣＰＵ11のデータバスへデータを送出
するためのリードゲート信号を生成するリードパルス生
成部、16ｂはリードデータを送出するリードパルスＣＰ
Ｕ12のデータバスへデータを送出するためのリードゲー
ト信号を生成するリードパルス生成部である。
【００１６】17ａはリードデータラッチ部14ａでラッチ
されたリードデータをデータバスへ送出するためのゲー
ト部、17ｂはリードデータラッチ部14ｂでラッチされた
リードデータをデータバスへ送出するためのゲート部、
19ａはＣＰＵ２からのリード信号ＲＥ２とＣＰＵ11から
の自己リード信号ＭＲＥ１の論理積を演算して出力する
ＡＮＤゲート、19ｂはＣＰＵ１からのリード信号ＲＥ１
とＣＰＵ２からの自己リード信号ＭＲＥ２の論理積を演
算して出力するＡＮＤゲートである。
されたリードデータをデータバスへ送出するためのゲー
ト部、17ｂはリードデータラッチ部14ｂでラッチされた
リードデータをデータバスへ送出するためのゲート部、
19ａはＣＰＵ２からのリード信号ＲＥ２とＣＰＵ11から
の自己リード信号ＭＲＥ１の論理積を演算して出力する
ＡＮＤゲート、19ｂはＣＰＵ１からのリード信号ＲＥ１
とＣＰＵ２からの自己リード信号ＭＲＥ２の論理積を演
算して出力するＡＮＤゲートである。
【００１７】このような構成における動作を図４および
図５に示すタイムチャートを用いて説明する。図４に示
すように、ＣＰＵ11からのライトデータは、ＣＰＵ11か
ら出力されたライト信号ＷＥ１によってライトデータラ
ッチ部11ａにラッチされ、次に、ライト信号ＷＥ１によ
って、ラム部12ａの指定されたアドレスにライトデータ
として書込まれる。この時、書込み動作は、図４のに
示すように基本クロック信号の立上りに同期するように
なっている。
図５に示すタイムチャートを用いて説明する。図４に示
すように、ＣＰＵ11からのライトデータは、ＣＰＵ11か
ら出力されたライト信号ＷＥ１によってライトデータラ
ッチ部11ａにラッチされ、次に、ライト信号ＷＥ１によ
って、ラム部12ａの指定されたアドレスにライトデータ
として書込まれる。この時、書込み動作は、図４のに
示すように基本クロック信号の立上りに同期するように
なっている。
【００１８】ＣＰＵ11とＣＰＵ12は、ラム部12ａ，12ｂ
に対してそれぞれ互に非同期にこの書込み動作を行う。
また、ラム部12ａ，12ｂに書込まれたデータは、ＣＰＵ
11，12からのリード信号によってリードデータ制御部18
ａ，18ｂでマルチプレクスされることによって選択さ
れ、ＣＰＵ11又はＣＰＵ12へ送出される。
に対してそれぞれ互に非同期にこの書込み動作を行う。
また、ラム部12ａ，12ｂに書込まれたデータは、ＣＰＵ
11，12からのリード信号によってリードデータ制御部18
ａ，18ｂでマルチプレクスされることによって選択さ
れ、ＣＰＵ11又はＣＰＵ12へ送出される。
【００１９】この時、例えば、ラム部12ａのデータは、
図５に示すように、リード信号からリードパルス生成部
16ａによって生成されたリードパルスによって読出され
てリードデータラッチ部14ｂにラッチされ、次に、リー
ドゲート信号によりデータバスを介してＣＰＵ12へ送出
されるが、この読出し動作は、図５のに示すように基
本クロック信号の立下りに同期するようになっている。
図５に示すように、リード信号からリードパルス生成部
16ａによって生成されたリードパルスによって読出され
てリードデータラッチ部14ｂにラッチされ、次に、リー
ドゲート信号によりデータバスを介してＣＰＵ12へ送出
されるが、この読出し動作は、図５のに示すように基
本クロック信号の立下りに同期するようになっている。
【００２０】つまり、ラム部12ａ又は12ｂに対する書込
み動作を基本クロックの立上りに同期させ、読出し動作
を基本クロックの立下りに同期させることにより、互い
の動作タイミングの衝突を回避することができる。従っ
て、たとえばＣＰＵ11からＣＰＵ12へデータを伝達する
場合には、ＣＰＵ12はどのタイミングで読出し動作を行
っても、最新又は１つ前のデータを待ち時間なしで読出
すことが可能となる。
み動作を基本クロックの立上りに同期させ、読出し動作
を基本クロックの立下りに同期させることにより、互い
の動作タイミングの衝突を回避することができる。従っ
て、たとえばＣＰＵ11からＣＰＵ12へデータを伝達する
場合には、ＣＰＵ12はどのタイミングで読出し動作を行
っても、最新又は１つ前のデータを待ち時間なしで読出
すことが可能となる。
【００２１】さらに、リードデータ制御部18ａ，18ｂに
よって、ラム部12ａ，12ｂのうちのいずれかを選択して
データを読出すことにより、ＣＰＵ11，12は自らの書込
んだデータを読出すことが可能となり、ラム部12ａ，12
ｂに一旦書込んだデータをＣＰＵ11，12においてそれぞ
れ比較、照合することができる。
よって、ラム部12ａ，12ｂのうちのいずれかを選択して
データを読出すことにより、ＣＰＵ11，12は自らの書込
んだデータを読出すことが可能となり、ラム部12ａ，12
ｂに一旦書込んだデータをＣＰＵ11，12においてそれぞ
れ比較、照合することができる。
【発明の効果】この発明によれば、一方のＣＰＵがレジ
スタファイルへのデータの書込み中であっても、そのタ
イミングに関係なく他方のＣＰＵがレジスタファイルか
らのデータの読出しを行うことができるので、異なるＣ
ＰＵ間においてリアルタイムでデータを相互に伝達する
ことができる。
スタファイルへのデータの書込み中であっても、そのタ
イミングに関係なく他方のＣＰＵがレジスタファイルか
らのデータの読出しを行うことができるので、異なるＣ
ＰＵ間においてリアルタイムでデータを相互に伝達する
ことができる。
【００２２】また、下位のＣＰＵからのデータをリアル
タイムに上位にＣＰＵに伝達することができるため、異
なるＣＰＵを使用した装置であっても、その装置を高速
で的確に作動させることが可能となると共に、レジスタ
ファイルに書込んだデータの比較、照合が容易に行える
ため装置の性能を向上させることができる。
タイムに上位にＣＰＵに伝達することができるため、異
なるＣＰＵを使用した装置であっても、その装置を高速
で的確に作動させることが可能となると共に、レジスタ
ファイルに書込んだデータの比較、照合が容易に行える
ため装置の性能を向上させることができる。
【図１】この発明の基本構成を示すブロック図である。
【図２】この発明の一実施例を示すブロック図である。
【図３】図２の要部詳細を示すブロック図である。
【図４】実施例の動作を示すタイムチャートである。
【図５】実施例の動作を示すタイムチャートである。
１１，１２ＣＰＵ １３ レジスタファイル １１ａ，１１ｂ レジスタファイル １２ａ，１２ｂ ラム部 １３ａ，１３ｂ アドレス部 １４ａ，１４ｂ リードデータラッチ部 １５ａ，１５ｂ ライトパルス生成部 １６ａ，１６ｂ リードパルス生成部 １７ａ，１７ｂ ゲート部 １８ａ，１８ｂ リードデータ制御部
Claims (1)
- 【請求項１】 第１ＣＰＵ(1) と第２ＣＰＵ(2) との間
に介在して両ＣＰＵ(1),(2) のデータを相互に転送する
レジスタファイル(3) のリードライト方式において、 レジストファイル(3) が、書込み読出し可能な第１およ
び第２記憶部(4),(5)と、基本クロック信号をうけてリ
ードパルスを生成するリードパルス生成部(6)と、基本
クロック信号を受けてライトパルスを生成するライトパ
ルス生成部(7)と、ライトパルスをうけて第１ＣＰＵ(1)
からのデータを第１記憶部(4) に書込むと共に第１お
よび第２記憶部(4),(5) に格納されたデータをリードパ
ルスをうけて選択的に第１ＣＰＵ(1) へ読出す第１ゲー
ト部(8) と、ライトパルスをうけて第２ＣＰＵ(2) から
のデータを第２記憶部(5) に書込むと共に第１および第
２記憶部(4),(5) に格納されたデータをリードパルスを
うけて選択的に第２ＣＰＵ(2) へ読出す第２ゲート部
(9) を備え、リードパルス生成部(6) およびライトパル
ス生成部(7) は、第１および第２記憶部(4),(5) に対す
るデータの書込み及び読出しタイミングの一方が基本ク
ロック信号の立上りに同期し、他方が基本クロック信号
の立下りに同期するようにリードパルスおよびライトパ
ルスを生成することを特徴とするレジスタファイルのリ
ードライト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231686A JPH0573510A (ja) | 1991-09-11 | 1991-09-11 | レジスタフアイルのリードライト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231686A JPH0573510A (ja) | 1991-09-11 | 1991-09-11 | レジスタフアイルのリードライト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573510A true JPH0573510A (ja) | 1993-03-26 |
Family
ID=16927406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231686A Withdrawn JPH0573510A (ja) | 1991-09-11 | 1991-09-11 | レジスタフアイルのリードライト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573510A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6357015B1 (en) | 1997-10-27 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Data interface and high-speed communication system using the same |
| US7454589B2 (en) | 2004-12-09 | 2008-11-18 | Fujitsu Limited | Data buffer circuit, interface circuit and control method therefor |
| JP2020140380A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置及びデバッグシステム |
-
1991
- 1991-09-11 JP JP3231686A patent/JPH0573510A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6357015B1 (en) | 1997-10-27 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Data interface and high-speed communication system using the same |
| US7454589B2 (en) | 2004-12-09 | 2008-11-18 | Fujitsu Limited | Data buffer circuit, interface circuit and control method therefor |
| JP2020140380A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置及びデバッグシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5040109A (en) | Efficient protocol for communicating between asychronous devices | |
| JPH0821011B2 (ja) | バス拡張制御方式 | |
| US6546451B1 (en) | Method and apparatus for decoupling processor speed from memory subsystem speed in a node controller | |
| JPH0573510A (ja) | レジスタフアイルのリードライト方式 | |
| JPH06266605A (ja) | 記憶装置 | |
| KR100266963B1 (ko) | 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치 | |
| US5737544A (en) | Link system controller interface linking a PCI bus to multiple other buses | |
| JP3420114B2 (ja) | データ転送方式 | |
| RU225527U1 (ru) | Устройство межпроцессорного обмена данными с использованием общей оперативной памяти | |
| JP2642087B2 (ja) | 主記憶装置間データ転送処理機構 | |
| US12009056B2 (en) | Data transmission apparatus and method having clock gating mechanism | |
| JP3413894B2 (ja) | シリアル伝送装置 | |
| KR0167169B1 (ko) | 데이타 송수신장치 | |
| JP2502030B2 (ja) | 同期式デ―タ処理システム用の同期化装置 | |
| JP2973941B2 (ja) | 非同期ｆｉｆｏバッファ装置 | |
| JPS61201361A (ja) | マイクロプロセツサ間通信方式 | |
| JPS62226260A (ja) | 非同期式デ−タバスインタ−フエ−ス | |
| JPH06149749A (ja) | 複数プロセッサ間におけるデータ転送方式 | |
| JP3275489B2 (ja) | 情報処理装置 | |
| JPH10190640A (ja) | 通信回路ならびに通信回路を用いたデータ伝送システム | |
| JP2595808B2 (ja) | 分散処理用メモリ装置 | |
| JP2723893B2 (ja) | パイプライン型データ処理装置 | |
| JP2567428B2 (ja) | データ転送速度変換装置 | |
| JPH09311811A (ja) | シングルポートｒａｍ２方向アクセス回路 | |
| JPH02211571A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |