JPH056983A - Integrated circuit and gate array master chip - Google Patents

Abstract

PURPOSE:To make it possible to control for the optimum fanout, reducing an integrated circuit layout area. CONSTITUTION:There are provided fanout control cells 10 together with general cells 20. The general cells 10 and the fanout control cells 20 are identical in their logic circuits, but only differ from their delay time. More specifically, it is possible to control for the optimum fanout by installing these general cells 20 and the fanout control cells 10 to a library or a gate array master chip which is under the array structure of several basic cells at least in an internal logic circuit region.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、セルライブラリ中のセ
ルの集積回路パターンを用いて集積回路レイアウトが構
成された集積回路、及び、内部論理回路領域の少なくと
も一部が複数の基本セルのアレイ構成となっているゲー
トアレイ用マスタチップに係り、特に、該集積回路内部
におけるファンアウト調整についての改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit in which an integrated circuit layout is formed by using an integrated circuit pattern of cells in a cell library, and an array of basic cells in which at least a part of an internal logic circuit area is plural. The present invention relates to a master chip for a gate array having a structure, and more particularly to an improvement in fanout adjustment inside the integrated circuit.

【０００２】[0002]

【従来の技術】論理演算を行ういくつかの論理素子から
なる論理回路には、非同期式順序回路と呼ばれるものが
ある。2. Description of the Related Art A logic circuit composed of several logic elements for performing a logical operation is called an asynchronous sequential circuit.

【０００３】この非同期式順序回路は、出力を現在の入
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には逐次出力が変化するものである。In this asynchronous sequential circuit, the output is not determined only by the current input, but is determined depending on the past history of the input and the sequential circuit, and when the state of the input or the sequential circuit is changed, it is sequentially determined. The output changes.

【０００４】このような非同期式順序回路の設計時にお
いては、競合条件やハザードに関して注意されている。At the time of designing such an asynchronous sequential circuit, attention is paid to race conditions and hazards.

【０００５】非同期式順序回路においては、入力や該順
序回路内部の定常的な状態が同一であっても、この定常
的な状態に至るまでの各入力及び該順序回路内部の状態
の変化の順序が異なる場合には、この非同期式順序回路
の出力結果は異なるものである。従って、このような非
同期式順序回路の設計に際しては、これら複数の入力や
順序回路内部の状態に関する競合条件やハザードに注意
しなければならない。In the asynchronous sequential circuit, even if the input and the steady state inside the sequential circuit are the same, the order of change of each input and the state inside the sequential circuit until this steady state is reached. , The output results of this asynchronous sequential circuit are different. Therefore, when designing such an asynchronous sequential circuit, it is necessary to pay attention to race conditions and hazards regarding the plurality of inputs and the internal state of the sequential circuit.

【０００６】目的の論理演算を実現した非同期式順序回
路を得るために、入力や内部の状態変化の時期をこのよ
うな非同期式順序回路の内部で調整することが行われて
いる。即ち、このような非同期式順序回路のある入力又
は内部の信号の状態変化の時期を、他の入力又は内部の
信号の状態の変化の時期に比べて確実に遅れて状態変化
するように信号伝達を遅延させる等が行われている。[0006] In order to obtain an asynchronous sequential circuit that realizes a desired logical operation, the timing of input or internal state change is adjusted inside such an asynchronous sequential circuit. That is, signal transmission is performed so that the state change timing of a certain input or internal signal of such an asynchronous type sequential circuit is certainly delayed relative to the change timing state of another input or internal signal. Are being delayed.

【０００７】又、論理回路を実現する集積回路の性能
は、近年飛躍的に進歩しており、単位ゲート当たりの遅
延スピードも速くなっている。集積回路内部の単位ゲー
ト当たりの遅延スピードが速くなると、クロックの分配
時のスキューが問題となっている。In addition, the performance of integrated circuits for realizing logic circuits has advanced dramatically in recent years, and the delay speed per unit gate has also increased. As the delay speed per unit gate inside the integrated circuit becomes faster, the skew at the time of clock distribution becomes a problem.

【０００８】従来、クロックの分配時や複数の信号間に
おけるスキューが問題となるような場合には、信号伝達
の遅延のために、遅延させる信号経路上にバッファゲー
ト等の遅延回路を挿入していた。Conventionally, a delay circuit such as a buffer gate is inserted in a signal path to be delayed for delaying signal transmission when clock distribution or skew between a plurality of signals poses a problem. It was

【０００９】又、クロックを分配したときのスキューの
問題が生じる場合に、特開平２−１１０９５５では、Ｍ
ＯＳトランジスタのゲート静電容量を活用したファンア
ウト調整用ブロックを用い、分配されたクロックのファ
ンアウトを揃えるという技術が開示されている。Further, in the case where a problem of skew occurs when clocks are distributed, in Japanese Patent Laid-Open No. 2-110955, M
A technique is disclosed in which a fanout adjustment block utilizing the gate capacitance of an OS transistor is used to make the fanout of distributed clocks uniform.

【００１０】[0010]

【発明が達成しようとする課題】しかしながら、バッフ
ァゲート等の信号伝達時間を用いて信号伝達を遅延調整
することは、このバッファゲート等の信号伝達時間が固
定されたものであるために、信号伝達を極僅か遅延させ
ることや細かい信号伝達の遅延の調整を行うことができ
ないという問題がある。However, delay adjustment of the signal transmission using the signal transmission time of the buffer gate or the like is because the signal transmission time of the buffer gate or the like is fixed. However, there is a problem in that it is not possible to delay the signal very slightly or finely adjust the delay of signal transmission.

【００１１】又、前述の特開平２−１１０９５５におい
ては、集積回路レイアウト上にファンアウト調整用ブロ
ックを設けるスペースを備えなければならないという問
題がある。従って、この技術においては、集積回路レイ
アウト上のセルの配置やこれらセル間の配線が終了ない
しはほぼ終了した後の、ファンアウト調整用ブロックを
配置するためのスペースがなくなってしまう場合には、
ファンアウトの調整を行うことができないという問題が
ある。Further, in the above-mentioned Japanese Patent Laid-Open No. 2-110955, there is a problem that a space for providing a fan-out adjusting block must be provided on the integrated circuit layout. Therefore, in this technique, when there is no space for arranging the fanout adjustment block after the placement of cells on the integrated circuit layout or the wiring between these cells is completed or almost finished,
There is a problem that the fanout cannot be adjusted.

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、セルライブラリ中のセルの集積回路
パターンを用いて集積回路レイアウトが構成された集積
回路や、内部論理回路領域の少なくとも一部が複数の基
本セルのアレイ構成となっているゲートアレイ用マスタ
チップにおいて、集積回路レイアウト面積を減少させな
がら、最適のファンアウト調整を可能とすると共に、配
置配線後にもファンアウトを調整可能とすることを目的
とする。The present invention has been made to solve the above-mentioned conventional problems, and at least an integrated circuit in which an integrated circuit layout is configured by using an integrated circuit pattern of cells in a cell library and an internal logic circuit area. In a master chip for gate array, part of which has an array configuration of multiple basic cells, it enables optimum fanout adjustment while reducing the integrated circuit layout area, and also adjusts fanout after placement and routing. The purpose is to

【００１３】[0013]

【課題を達成するための手段】本発明は、セルライブラ
リ中のセルの集積回路パターンを用いて集積回路レイア
ウトが構成された集積回路において、ファンアウト調整
用セルを備え、配置配線後にファンアウトを調整するこ
とによって、スキューを調整可能としたことにより、前
記課題を達成したものである。The present invention provides a fan-out adjusting cell in an integrated circuit in which an integrated circuit layout is configured by using an integrated circuit pattern of cells in a cell library, and a fan-out is provided after placement and routing. By adjusting the skew by adjusting, the above-mentioned problem is achieved.

【００１４】又、前記ファンアウト調整用セルを、サイ
ズ及び入出力の位置が一定で、ファンアウトが異なる複
数のセルとしたものである。Further, the fan-out adjusting cell is a plurality of cells having a constant size and input / output position and different fan-outs.

【００１５】又、前記ファンアウト調整用セルを、複数
の選択的に切り離し可能な負荷を含むセルとしたもので
ある。Further, the fan-out adjusting cell is a cell including a plurality of selectively disconnectable loads.

【００１６】更に、前記負荷を、配線長を調整可能な配
線としたものである。Further, the load is a wire whose wire length can be adjusted.

【００１７】又、前記負荷を、ファンアウト調整用トラ
ンジスタとしたものである。Further, the load is a fan-out adjusting transistor.

【００１８】又、内部論理回路領域の少なくとも一部が
複数の基本セルのアレイ構成となっているゲートアレイ
用マスタチップにおいて、前記アレイ構成の基本セル
を、論理を構成する素子とファンアウト調整用素子で構
成したものである。Further, in a gate array master chip in which at least a part of the internal logic circuit area has an array structure of a plurality of basic cells, the basic cells having the array structure are used for adjusting elements for forming logic and fan-out adjustment. It is composed of elements.

【００１９】[0019]

【作用及び効果】本発明においては、集積回路レイアウ
トを構成する集積回路パターンのセルライブラリ中や、
内部論理回路領域の少なくとも一部が複数の基本セルの
アレイ構成となっているゲートアレイ用マスタチップ中
に、論理回路を構成するための一般的なセルと共に、フ
ァンアウト調整用セルを備えるようにしている。このフ
ァンアウト調整用セルは、従来のように論理回路を構成
するための論理機能を有するファンアウトの異なる複数
のセルや、論理回路を構成する論理機能を有すると共に
ファンアウトを調整することのできるセルや、論理回路
を構成する論理機能は無いが配線の長さや電気抵抗やキ
ャパシタンス容量やインダクタンス容量によりファンア
ウトを調整できる（この調整はセルの選択であっても、
セル内部における調整でもよい）セルである。In the present invention, in the cell library of the integrated circuit pattern which constitutes the integrated circuit layout,
In a master chip for a gate array in which at least a part of the internal logic circuit area has an array configuration of a plurality of basic cells, a fanout adjustment cell is provided along with a general cell for configuring a logic circuit. ing. This fan-out adjusting cell has a plurality of cells having different fan-outs, which have a logic function for forming a logic circuit as in the conventional case, and has a logic function of forming a logic circuit, and can adjust the fan-out. There is no logic function to configure cells or logic circuits, but fanout can be adjusted by the length of wiring, electrical resistance, capacitance capacity, and inductance capacity (this adjustment is also for cell selection,
It may be an adjustment inside the cell).

【００２０】従って、本発明によれば、例えばセルライ
ブラリ中に備えられたファンアウト調整用セルのファン
アウト調整量やファンアウト調整幅を、予め設計対象と
なる集積回路に従って適切に決定しておくことにより、
極小さいファンアウト調整や細かいファンアウト調整を
行うこと等より最適のファンアウト調整を行うことがで
きる。Therefore, according to the present invention, for example, the fan-out adjustment amount and the fan-out adjustment width of the fan-out adjusting cell provided in the cell library are appropriately determined in advance according to the integrated circuit to be designed. By
Optimal fan-out adjustment can be performed by making extremely small fan-out adjustments and fine fan-out adjustments.

【００２１】又、ファンアウト調整用セルを、論理回路
を構成する論理機能を持った一般のセルと置換え可能
な、論理回路を構成する論理機能を有するようにした場
合には、ファンアウト調整用ブロック等新たな追加を必
要とする従来に比べ、集積回路レイアウト面積を全く増
加させずにファンアウト調整を行うことができる点で非
常に優れている。又、レイアウト面積が無くなっている
配置配線後においてもファンアウトの調整を行うことが
できる。When the fan-out adjusting cell has a logic function of forming a logic circuit that can be replaced with a general cell having a logic function of forming a logic circuit, the fan-out adjusting cell Compared with the conventional technology that requires new additions such as blocks, it is extremely excellent in that fan-out adjustment can be performed without increasing the integrated circuit layout area at all. Further, the fan-out can be adjusted even after the layout and wiring where the layout area is exhausted.

【００２２】又、このような一般セルとファンアウト調
整用セルとの間のセルの入替えや、ファンアウト調整用
セル間のセルの入替えや、ファンアウト調整用セル内部
におけるファンアウト調整は非常に簡単な作業であるの
で、集積回路レイアウト設計の作業能率を向上できるだ
けではなく、プログラムによる自動化を図ることも可能
である。Further, such cell replacement between the general cell and the fan-out adjustment cell, the cell replacement between the fan-out adjustment cells, and the fan-out adjustment inside the fan-out adjustment cell are very important. Since this is a simple task, not only can the work efficiency of the integrated circuit layout design be improved, but it can also be automated by a program.

【００２３】又、本発明によればより最適なファンアウ
ト調整が可能であるので、スキューを小さくするための
信号伝達の遅延時間は最低限に抑えることができる。従
って、従来に比べ、集積回路内部に構成された論理回路
の動作速度を向上させることができる。Further, according to the present invention, more optimal fan-out adjustment can be performed, so that the delay time of signal transmission for reducing the skew can be minimized. Therefore, the operation speed of the logic circuit formed inside the integrated circuit can be improved as compared with the conventional case.

【００２４】[0024]

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００２５】図１は、本発明の第１実施例の論理回路図
である。FIG. 1 is a logic circuit diagram of the first embodiment of the present invention.

【００２６】この図１においては、左方から入力される
クロック信号ＣＬＫは、２つの論理素子３０を介して、
２つの論理回路４０a 、４０b に分配されている。又、
論理回路４０a にクロック信号ＣＬＫを分配する論理素
子３０は、一般セル２０を用いている。一方、論理回路
４０b に分配されるクロック信号ＣＬＫは、スキューを
小さくするために信号伝達をやや遅延させる必要がある
ことから、ファンアウト調整用負荷１２を有するファン
アウト調整用セル１０を用いている。In FIG. 1, the clock signal CLK input from the left side passes through the two logic elements 30 and
It is distributed to two logic circuits 40a and 40b. or,
The general cell 20 is used as the logic element 30 for distributing the clock signal CLK to the logic circuit 40a. On the other hand, since the clock signal CLK distributed to the logic circuit 40b needs to delay signal transmission a little in order to reduce the skew, the fan-out adjusting cell 10 having the fan-out adjusting load 12 is used. .

【００２７】この本発明の第１実施例におけるファンア
ウト調整用セル１０の集積回路レイアウト面積は、一般
セル２０の集積回路レイアウト面積より広くなるが、予
め同じ面積となるように作成しておくものとする。この
ため、新たに別のファンアウト調整用ブロックを用いた
場合に比べ、一般セル２０とファンアウト調整用セル１
０との相互の入替え交換は極僅かな作業であるので、集
積回路レイアウト設計の能率向上を図ることができる。The integrated circuit layout area of the fan-out adjusting cell 10 according to the first embodiment of the present invention is larger than the integrated circuit layout area of the general cell 20, but is prepared in advance to have the same area. And Therefore, as compared with the case where another fan-out adjustment block is newly used, the general cell 20 and the fan-out adjustment cell 1 are
Since the exchange and replacement with 0 is a very small work, the efficiency of the integrated circuit layout design can be improved.

【００２８】図２は、本発明の第２実施例の論理回路図
である。FIG. 2 is a logic circuit diagram of the second embodiment of the present invention.

【００２９】この図２において、符号２０、３０、ＣＬ
Ｋは、前述の図１の同符号のものと同一のものである。In FIG. 2, reference numerals 20, 30 and CL
K is the same as that of the same symbol in FIG. 1 described above.

【００３０】この図２において、ファンアウト調整用セ
ル１０のファンアウト調整用負荷１２は、メタル配線層
等に形成された配線を利用している。このようなファン
アウト調整用負荷１２の配線は、ファンアウト調整用セ
ル内部における未使用スペースも利用して形成できるの
で、このファンアウト調整用セル１０の集積回路レイア
ウト面積をコンパクトにすることができる。In FIG. 2, the fan-out adjusting load 12 of the fan-out adjusting cell 10 uses wiring formed in a metal wiring layer or the like. Since the wiring of the fan-out adjusting load 12 can be formed by utilizing the unused space inside the fan-out adjusting cell, the integrated circuit layout area of the fan-out adjusting cell 10 can be made compact. .

【００３１】従って、このファンアウト調整用セル１０
の集積回路レイアウト面積を、該ファンアウト調整用セ
ル１０内部の同等の論理素子３０を有するファンアウト
調整機能のない一般セル２０の集積回路レイアウト面積
と、同一面積にすることも可能である。Therefore, this fan-out adjusting cell 10
It is also possible to make the integrated circuit layout area of the same area as the integrated circuit layout area of the general cell 20 having the same logic element 30 inside the fan-out adjusting cell 10 and having no fan-out adjusting function.

【００３２】図３は、一般セルの簡略化した集積回路パ
ターン図である。又、図４は、本発明の第３実施例のフ
ァンアウト調整用セルの簡略化した集積回路パターン図
である。FIG. 3 is a simplified integrated circuit pattern diagram of a general cell. FIG. 4 is a simplified integrated circuit pattern diagram of the fan-out adjusting cell according to the third embodiment of the present invention.

【００３３】これら図３及び図４において、一般セル２
０及びファンアウト調整用セル１０には、論理回路を構
成するための論理素子３０が設けられている。又、これ
ら一般セル２０及びファンアウト調整用セル１０のこれ
ら論理素子３０の入力及び出力は、それぞれ入力端子Ｉ
Ｎ及び出力端子ＯＵＴに接続されている。又、これら一
般セル２０及びファンアウト調整用セル１０には、これ
らセル内部への電源を供給するための電源入力端子ＶＤ
Ｄ及びグランド入力端子ＧＮＤが設けられている。In FIGS. 3 and 4, the general cell 2
0 and the fan-out adjusting cell 10 are provided with a logic element 30 for forming a logic circuit. The inputs and outputs of the logic elements 30 of the general cell 20 and the fan-out adjusting cell 10 are input terminals I, respectively.
It is connected to N and the output terminal OUT. Further, the general cell 20 and the fan-out adjusting cell 10 are provided with a power input terminal VD for supplying power to the inside of these cells.
D and a ground input terminal GND are provided.

【００３４】又、ファンアウト調整用セル１０には、フ
ァンアウト調整のためのファンアウト調整用負荷１２
が、論理素子３０の出力と出力端子ＯＵＴとの接続部分
に接続されている。The fan-out adjusting cell 10 has a fan-out adjusting load 12 for adjusting the fan-out.
Are connected to the connection portion between the output of the logic element 30 and the output terminal OUT.

【００３５】この図３の破線に示される一般セル２０の
集積回路パターンの外形及び面積は、図４の破線で示さ
れるファンアウト調整用セル１０の集積回路パターンの
外形及び面積と同一となっている。The outline and area of the integrated circuit pattern of the general cell 20 shown by the broken line in FIG. 3 are the same as the outline and area of the integrated circuit pattern of the fan-out adjusting cell 10 shown by the broken line in FIG. There is.

【００３６】又、集積回路パターン上の、入力端子ＩＮ
と出力端子ＯＵＴと電源入力端子ＶＤＤとグランド入力
端子ＧＮＤとの位置は、図３に示される一般セル２０
と、図４に示されるファンアウト調整用セル１０とにお
いて、同一位置になっている。The input terminal IN on the integrated circuit pattern
The positions of the output terminal OUT, the power supply input terminal VDD, and the ground input terminal GND are the same as those of the general cell 20 shown in FIG.
And the fan-out adjustment cell 10 shown in FIG. 4 are at the same position.

【００３７】従って、この本発明の第３実施例によれ
ば、一般セル２０を用いていた後ファンアウト調整が必
要となった場合に、配線領域の配線を全く変更すること
なく、この一般セル２０をファンアウト調整用セル１０
に変更置換えすることができる。Therefore, according to the third embodiment of the present invention, when the fan-out adjustment becomes necessary after using the general cell 20, the general cell is not changed at all and the general cell is not changed. 20 for fan-out adjustment cell 10
Can be changed and replaced.

【００３８】図５は、本発明の第４実施例の論理回路図
である。FIG. 5 is a logic circuit diagram of the fourth embodiment of the present invention.

【００３９】この図５において、符号ＩＮ、ＯＵＴ、Ｖ
ＤＤ、ＧＮＤは、それぞれ、入力端子、出力端子、電源
入力端子、グランド入力端子である。又、符号３０は、
論理回路を構成する論理素子である。In FIG. 5, reference numerals IN, OUT, V
DD and GND are an input terminal, an output terminal, a power supply input terminal, and a ground input terminal, respectively. Further, the reference numeral 30 is
A logic element that constitutes a logic circuit.

【００４０】この図５に示されるファンアウト調整用セ
ル１０には、合計３つのファンアウト調整用負荷１２
が、論理素子３０の出力と出力端子ＯＵＴとの接続部分
に、ファンアウト調整点Ｐを介して接続されている。The fan-out adjusting cell 10 shown in FIG. 5 has a total of three fan-out adjusting loads 12.
Is connected to a connection portion between the output of the logic element 30 and the output terminal OUT via a fan-out adjustment point P.

【００４１】このファンアウト調整点Ｐは、有効となっ
ている電気的な接続を無効として、ファンアウト調整用
負荷１２の接続を非接続状態とするものである。The fan-out adjusting point P is for invalidating the valid electrical connection and for disconnecting the connection of the fan-out adjusting load 12.

【００４２】即ち、これら３つのファンアウト調整点Ｐ
１〜Ｐ３の接続をそれぞれ無効にするかしないかによ
り、ファンアウト調整用負荷１２の接続個数を変更する
ことができる。これによりこのファンアウト調整用セル
１０のファンアウト調整を行うことができる。That is, these three fan-out adjustment points P
The number of connected fan-out adjusting loads 12 can be changed depending on whether the connections 1 to P3 are invalidated or not. Thereby, the fan-out adjustment of the fan-out adjusting cell 10 can be performed.

【００４３】なお、このファンアウト調整点Ｐの接続を
無効とするかしないかの決定は、集積回路レイアウト設
計中に行ってもよく、又、レーザトリミング等により集
積回路の製造中に行ってもよい。The decision whether to invalidate the connection of the fan-out adjustment point P may be made during the integrated circuit layout design, or during the integrated circuit manufacturing by laser trimming or the like. Good.

【００４４】図６は、本発明の第５実施例の論理回路図
である。FIG. 6 is a logic circuit diagram of the fifth embodiment of the present invention.

【００４５】この図６において、符号３０、ＩＮ、ＯＵ
Ｔ、ＶＤＤ、ＧＮＤ、Ｐは、前述の図５の同符号のもの
と同一のものである。In FIG. 6, reference numerals 30, IN, OU
T, VDD, GND, and P are the same as those having the same reference numerals in FIG. 5 described above.

【００４６】この図６のファンアウト調整用セル１０に
おいては、３つのファンアウト調整点Ｐにより直列に接
続された、該ファンアウト調整用セルの集積回路パター
ン上に設けられた配線による４つのファンアウト調整用
負荷１２により、出力端子ＯＵＴのファンアウト調整を
行っている。即ち、これらファンアウト調整点Ｐにより
ファンアウト調整（増減）を行うことができる。In the fan-out adjusting cell 10 of FIG. 6, four fans connected by the three fan-out adjusting points P in series are provided by wiring provided on the integrated circuit pattern of the fan-out adjusting cell. The fan-out adjustment of the output terminal OUT is performed by the out-adjustment load 12. That is, fanout adjustment (increase / decrease) can be performed by these fanout adjustment points P.

【００４７】図７は、本発明の第６実施例の論理回路図
である。FIG. 7 is a logic circuit diagram of the sixth embodiment of the present invention.

【００４８】この図７において、符号１０、３０、Ｉ
Ｎ、ＯＵＴ、ＶＤＤ、ＧＮＤ、Ｐは、前述の図５の同符
号のものと同一である。In FIG. 7, reference numerals 10, 30, I
N, OUT, VDD, GND, and P are the same as those having the same reference numerals in FIG. 5 described above.

【００４９】又、この図７において、図５と同様に並列
にファンアウト調整点Ｐにより接続されたファンアウト
調整用負荷１２は、ファンアウト調整用セル１０の集積
回路パターン上に形成された配線である。このようなフ
ァンアウト調整用負荷１２のための配線は、ファンアウ
ト調整用セル１０の集積回路パターンの空スペースを利
用して形成することができ、該ファンアウト調整用セル
１０の集積回路パターン面積を最小限に抑えることがで
きる。Further, in FIG. 7, the fan-out adjusting load 12 connected in parallel at the fan-out adjusting point P as in FIG. 5 is a wiring formed on the integrated circuit pattern of the fan-out adjusting cell 10. Is. The wiring for the fan-out adjusting load 12 can be formed by utilizing the empty space of the integrated circuit pattern of the fan-out adjusting cell 10, and the integrated circuit pattern area of the fan-out adjusting cell 10 can be formed. Can be minimized.

【００５０】図８は、本発明の第７実施例の回路図であ
る。FIG. 8 is a circuit diagram of the seventh embodiment of the present invention.

【００５１】この図８において、符号１０、１２、Ｉ
Ｎ、ＯＵＴ、Ｐは、前述の図６の同符号のものと同一の
ものである。In FIG. 8, reference numerals 10, 12, I
N, OUT, and P are the same as those having the same reference numerals in FIG. 6 described above.

【００５２】この図８に示されるファンアウト調整用セ
ル１０においては、ファンアウト調整用負荷１２を主と
して構成されており、論理素子３０が含まれていない。
従って、従来の技術と同様に、ファンアウト調整にあた
っては、この図８のファンアウト調整用セル１０を配置
するための新たなスペースが必要となってしまうという
問題がある。In the fan-out adjusting cell 10 shown in FIG. 8, the fan-out adjusting load 12 is mainly formed, and the logic element 30 is not included.
Therefore, similar to the conventional technique, there is a problem that a new space for arranging the fan-out adjustment cell 10 of FIG. 8 is required for fan-out adjustment.

【００５３】しかしながら、この図８に示される本発明
の第７実施例によれば、同ファンアウト調整用セル１０
の配置という単純な操作だけで、配線のみを利用して、
ファンアウトの調整を行うことができる。又、このよう
な配線によるファンアウト調整用負荷１２を利用したフ
ァンアウト調整用セル１０は、集積回路内部のセル間の
配線を行う配線領域にも設置できる。この場合には、手
数のかかる配線の操作を行わず、このファンアウト調整
用セル１０の配置という簡単な操作だけで、長い配線に
よるファンアウトの調整を簡単に行うことができる。However, according to the seventh embodiment of the present invention shown in FIG. 8, the fan-out adjusting cell 10 is the same.
With only a simple operation of placing, using only the wiring,
You can make fanout adjustments. Further, the fan-out adjusting cell 10 using the fan-out adjusting load 12 with such wiring can be installed in a wiring area for wiring between cells inside the integrated circuit. In this case, it is possible to easily adjust the fan-out with long wirings by a simple operation of arranging the fan-out adjusting cell 10 without performing a troublesome wiring operation.

【００５４】なお、このように配線領域にファンアウト
調整用セル１０の配置（配線のデータ展開等）をするよ
うな場合には、図９に示される本発明の第８実施例のよ
うな、比較的構造の簡単なものが好ましい。このように
構造の簡単なものであれば、一般セル内部の配線のあい
ているところへ重ねて構成することも、場合によって可
能である。In the case where the fan-out adjusting cells 10 are arranged in the wiring area (such as wiring data development), as in the eighth embodiment of the present invention shown in FIG. A relatively simple structure is preferable. As long as the structure is simple as described above, it may be possible to overlap the wiring inside the general cell so as to overlap it.

【００５５】この図９に示されるファンアウト調整用セ
ル１０は、入力端子ＩＮと、出力端子ＯＵＴと、配線に
より形成されたファンアウト調整用負荷１２とにより構
成されている。The fan-out adjusting cell 10 shown in FIG. 9 is composed of an input terminal IN, an output terminal OUT, and a fan-out adjusting load 12 formed by wiring.

【００５６】図１０（Ａ）及び（Ｂ）は、それぞれ、前
述の図３の一般セル１０に対応する論理ゲートの一例
（インバータゲート）の回路図及び集積回路レイアウト
図である。又、図１１（Ａ）及び（Ｂ）は、それぞれ、
前述の図４のファンアウト調整用セル１０に対応する本
発明の第９実施例による論理ゲートの一例（ＭＯＳトラ
ンジスタのゲートのキャパシタンス容量によりファンア
ウトを調整したインバータゲート）の回路図及び集積回
路レイアウト図である。FIGS. 10A and 10B are a circuit diagram and an integrated circuit layout diagram of an example of a logic gate (inverter gate) corresponding to the general cell 10 of FIG. 3 described above. In addition, FIGS. 11A and 11B respectively show
A circuit diagram and an integrated circuit layout of an example of a logic gate (an inverter gate whose fanout is adjusted by the capacitance capacitance of the gate of a MOS transistor) according to the ninth embodiment of the present invention corresponding to the fanout adjustment cell 10 of FIG. 4 described above. It is a figure.

【００５７】これら図１０（Ａ）、（Ｂ）、図１１
（Ａ）、（Ｂ）において、符号Ａは論理ゲートの入力で
あり、符号Ｙは論理ゲートの出力である。又、符号ＶＤ
Ｄ及びＧＮＤは、それぞれ、電源線及びグランド線であ
る。ＴＰはＰチャネルＭＯＳトランジスタで、ＴＮはＮ
チャネルＭＯＳトランジスタである。These FIGS. 10 (A), (B), and FIG.
In (A) and (B), the code A is the input of the logic gate, and the code Y is the output of the logic gate. Also, the symbol VD
D and GND are a power line and a ground line, respectively. TP is a P-channel MOS transistor, TN is N
It is a channel MOS transistor.

【００５８】又、ＴＮ２は、ゲートのキャパシタンス容
量によりファンアウトを調整するＮチャネルＭＯＳトラ
ンジスタである。Further, TN2 is an N-channel MOS transistor which adjusts fanout by the capacitance capacitance of the gate.

【００５９】これら図１０（Ａ）、（Ｂ）、図１１
（Ａ）、（Ｂ）において、２つのＭＯＳトランジスタＴ
Ｐ、ＴＮの２つのゲートは入力Ａとなっている。又、図
１１（Ａ）（Ｂ）において、ＰチャネルＭＯＳトランジ
スタのソースとＮチャネルＭＯＳトランジスタのドレイ
ンとの接続部分である出力Ｙには、ファンアウト調整の
ためのＮチャネルＭＯＳトランジスタＴＮ２のゲートが
接続されている。These FIGS. 10A, 10B and 11
In (A) and (B), two MOS transistors T
The two gates P and TN serve as the input A. Further, in FIGS. 11A and 11B, the output Y, which is the connection portion between the source of the P-channel MOS transistor and the drain of the N-channel MOS transistor, has the gate of the N-channel MOS transistor TN2 for fan-out adjustment. It is connected.

【００６０】このような本発明の第９実施例によれば、
ファンアウト調整を、図１０（Ａ）、（Ｂ）のインバー
タゲートを用いるか、図１１（Ａ）、（Ｂ）のインバー
タゲートを用いるかの選択により、非常に容易に行うこ
とができる。又、図１１（Ａ）、（Ｂ）のファンアウト
調整のために新たに設けられたＮチャネルＭＯＳトラン
ジスタＴＮ２は、該インバータゲートの集積回路の空ス
ペースに設けられており、集積回路パターンの大きさが
図１０（Ａ）、（Ｂ）の従来からあるインバータゲート
と同一にすることができている。According to the ninth embodiment of the present invention as described above,
The fan-out adjustment can be performed very easily by selecting whether to use the inverter gates of FIGS. 10A and 10B or the inverter gates of FIGS. 11A and 11B. The N-channel MOS transistor TN2 newly provided for the fan-out adjustment of FIGS. 11A and 11B is provided in the empty space of the integrated circuit of the inverter gate, and the size of the integrated circuit pattern is large. It can be made the same as the conventional inverter gate shown in FIGS. 10 (A) and 10 (B).

【００６１】なお、この本発明の第９実施例において、
ファンアウト調整のためのＮチャネルＭＯＳトランジス
タの大きさや個数により、ファンアウト調整量を調整し
てもよい。このファンアウト調整量の調整は、１つのセ
ルの集積回路パターンを修正することによってもよい。
又、予めファンアウト調整量の異なる複数のセルの集積
回路パターンをセルライブラリに準備しておき、これら
複数のセルの集積回路パターンからの選択により、ファ
ンアウト調整量を調整してもよい。これにより配置配線
後にも、配置配線の変更をすることなく、ファンアウト
調整することができる。In the ninth embodiment of the present invention,
The fanout adjustment amount may be adjusted according to the size and number of N-channel MOS transistors for fanout adjustment. The adjustment of the fanout adjustment amount may be performed by modifying the integrated circuit pattern of one cell.
Alternatively, integrated circuit patterns of a plurality of cells having different fanout adjustment amounts may be prepared in advance in the cell library, and the fanout adjustment amount may be adjusted by selecting from the integrated circuit patterns of the plurality of cells. As a result, even after the placement and routing, fanout adjustment can be performed without changing the placement and routing.

【００６２】図１２は、本発明の第１０実施例に用いら
れる第１ＮＡＮＤゲートセル、及びファンアウト調整用
セルである第２ＮＡＮＤゲートセルの回路図である。FIG. 12 is a circuit diagram of a first NAND gate cell and a second NAND gate cell which is a fan-out adjusting cell used in the tenth embodiment of the present invention.

【００６３】この図１２において、第１ＮＡＮＤゲート
セルは、主に、ＰチャネルＭＯＳトランジスタＴＰ１、
ＴＰ２、ＮチャネルＭＯＳトンジスタＴＮ３、ＴＮ４と
で構成されている。又、前記第２ＮＡＮＤゲートセル
は、ＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２、Ｎ
チャネルＭＯＳトランジスタＴＮ３、ＴＮ４に加え、更
に、ＮチャネルＭＯＳトランジスタＴＮ５を有してい
る。In FIG. 12, the first NAND gate cell is mainly composed of P-channel MOS transistor TP1,
It is composed of TP2 and N-channel MOS transistors TN3 and TN4. In addition, the second NAND gate cell includes P-channel MOS transistors TP1, TP2, N.
In addition to the channel MOS transistors TN3 and TN4, an N channel MOS transistor TN5 is further included.

【００６４】前記ＰチャネルＭＯＳトランジスタＴＰ１
及びＴＰ２において、ドレインは共に電源ＶＤＤに接続
され、ソースは共に出力Ｙに接続されている。前記Ｎチ
ャネルＭＯＳトランジスタＴＮ３のドレインは出力Ｙに
接続され、ソースは前記ＮチャネルＭＯＳトランジスタ
ＴＮ４のドレインに接続されている。ＮチャネルＭＯＳ
トランジスタＴＮ４のソースはグランドＧＮＤに接続さ
れている。The P-channel MOS transistor TP1
, And TP2, the drains are both connected to the power supply VDD and the sources are both connected to the output Y. The drain of the N-channel MOS transistor TN3 is connected to the output Y, and the source is connected to the drain of the N-channel MOS transistor TN4. N channel MOS
The source of the transistor TN4 is connected to the ground GND.

【００６５】前記ＰチャネルＭＯＳトランジスタＴＰ１
のゲートと、前記ＮチャネルＭＯＳトランジスタＴＮ３
のゲートとは、入力Ａに接続されている。前記Ｐチャネ
ルＭＯＳトランジスタＴＰ２のゲートと、前記Ｎチャネ
ルＭＯＳトランジスタＴＮ４のゲートとは、入力Ｂに接
続されている。The P-channel MOS transistor TP1
Of the N-channel MOS transistor TN3
Is connected to the input A. The gate of the P-channel MOS transistor TP2 and the gate of the N-channel MOS transistor TN4 are connected to the input B.

【００６６】又、この図１２の破線に示される如く、本
第１０実施例に用いられる第２ＮＡＮＤゲートセルの出
力Ｙには、ファンアウト調整のためのＮチャネルＭＯＳ
トランジスタＴＮ５のゲートが接続されている。該Ｎチ
ャネルＭＯＳトランジスタＴＮ５のソース及びドレイン
は、グランドＧＮＤに接続されている。As shown by the broken line in FIG. 12, the output Y of the second NAND gate cell used in the tenth embodiment is an N-channel MOS for fan-out adjustment.
The gate of the transistor TN5 is connected. The source and drain of the N-channel MOS transistor TN5 are connected to the ground GND.

【００６７】なお、該ＮチャネルＭＯＳトランジスタＴ
Ｎ５は、前記図１１のＮチャネルＭＯＳトランジスタＴ
Ｎ２に該当するものである。The N-channel MOS transistor T
N5 is the N-channel MOS transistor T of FIG.
It corresponds to N2.

【００６８】図１３は、本発明による基本セルを用いて
構成した前記第１０実施例の第１ＮＡＮＤゲートセルの
集積回路パターン図である。FIG. 13 is an integrated circuit pattern diagram of the first NAND gate cell of the tenth embodiment constructed by using the basic cell according to the present invention.

【００６９】この図１３において、符号Ａ、Ｂ、Ｙ、Ｖ
ＤＤ、ＧＮＤは、前記図１２の同符号のものに対応して
いる。In FIG. 13, reference numerals A, B, Y and V
DD and GND correspond to the same reference numerals in FIG.

【００７０】この図１３において、前記ＰチャネルＭＯ
ＳトランジスタＴＰ１は、主に、ゲート１２a と、拡散
領域１４a とにより構成されている。前記ＰチャネルＭ
ＯＳトランジスタＴＰ２は、主に、ゲート１２c と、拡
散領域１４a とより構成されている。前記ＮチャネルＭ
ＯＳトランジスタＴＮ３は、主に、ゲート１２b と、拡
散領域１４b とにより構成されている。前記Ｎチャネル
ＭＯＳトランジスタＴＮ４は、主に、ゲート１２d と、
拡散領域１４b とにより構成されている。In FIG. 13, the P channel MO
The S transistor TP1 mainly includes a gate 12a and a diffusion region 14a. The P channel M
The OS transistor TP2 mainly includes a gate 12c and a diffusion region 14a. The N channel M
The OS transistor TN3 mainly includes a gate 12b and a diffusion region 14b. The N-channel MOS transistor TN4 mainly includes a gate 12d,
It is composed of a diffusion region 14b.

【００７１】なお、ファンアウト調整用素子のゲート１
２f と、拡散領域１４d は、全て電源ＶＤＤに接続され
ている。又、もう１つのファンアウト調整素子のゲート
１２e と、拡散領域１４c は、全てグランドＧＮＤに接
続されている。The gate 1 of the fan-out adjusting element
2f and the diffusion region 14d are all connected to the power supply VDD. The gate 12e of the other fan-out adjusting element and the diffusion region 14c are all connected to the ground GND.

【００７２】なお、符号Ａ、Ｂ、Ｙ、ＶＤＤ、ＧＮＤに
係る配線は、アルミニウム配線である。又、四角印は、
第１アルミニウム配線と第２アルミニウム配線とを接続
するコンタクトである。右上りの斜線の付された四角印
は、アルミニウム配線と下地とを接続するコンタクトで
ある。左上りの斜線の付された四角印は、アルミニウム
配線とポリシリコン配線とを接続するコンタクトであ
る。なお、ゲート１２a〜１２f は、全てポリシリコン
配線が用いられている。The wirings associated with the reference characters A, B, Y, VDD and GND are aluminum wirings. The square mark is
The contact connects the first aluminum wiring and the second aluminum wiring. The square mark with a diagonal line rising to the right is a contact that connects the aluminum wiring and the base. The square mark with a diagonal line rising to the left is a contact that connects the aluminum wiring and the polysilicon wiring. Polysilicon wiring is used for all of the gates 12a to 12f.

【００７３】図１４は、本発明による基本セルを用いて
構成した前記第１０実施例の第２ＮＡＮＤゲートセルの
集積回路パターン図である。FIG. 14 is an integrated circuit pattern diagram of the second NAND gate cell of the tenth embodiment constructed by using the basic cell according to the present invention.

【００７４】この図１４において、符号１０b は、ファ
ンアウト調整用セルである第２ＮＡＮＤゲートセルであ
る。In FIG. 14, reference numeral 10b is a second NAND gate cell which is a fan-out adjusting cell.

【００７５】この図１４において、符号Ａ、Ｂ、Ｙ、Ｖ
ＤＤ、ＧＮＤ、１２a〜１２f 、１４a 〜１４d は、前
記図１３の同符号のものと同一のものである。即ち、こ
の図１４の第２ＮＡＮＤゲートセルでも、前記図１３の
第１ＮＡＮＤゲートセルと同様に、ＰチャネルＭＯＳト
ランジスタＴＰ１、ＴＰ２、ＮチャネルＭＯＳトランジ
スタＴＮ３、ＴＮ４が構成されている。In FIG. 14, reference numerals A, B, Y and V
DD, GND, 12a to 12f and 14a to 14d are the same as those having the same reference numerals in FIG. That is, also in the second NAND gate cell of FIG. 14, P channel MOS transistors TP1 and TP2 and N channel MOS transistors TN3 and TN4 are formed similarly to the first NAND gate cell of FIG.

【００７６】この図１４において、第２ＮＡＮＤゲート
セルは、ファンアウト調整のためにＮチャネルＭＯＳト
ランジスタＴＮ５が、ゲート１２e と、拡散領域１４c
とで構成されている。In FIG. 14, the second NAND gate cell includes an N-channel MOS transistor TN5, a gate 12e and a diffusion region 14c for adjusting fan-out.
It consists of and.

【００７７】又、該ＮチャネルＭＯＳトランジスタＴＮ
５のゲートは出力Ｙに接続され、ソースはグランドＧＮ
Ｄに接続され、ドレインは拡散領域１４d に接続されて
いる。Further, the N-channel MOS transistor TN
The gate of 5 is connected to the output Y, and the source is ground GN.
The drain is connected to the diffusion region 14d.

【００７８】図１５は、本第１０実施例のゲートアレイ
用マスタチップを複数の有するマスタウェハの全体図で
ある。FIG. 15 is an overall view of a master wafer having a plurality of gate array master chips according to the tenth embodiment.

【００７９】この図１５の符号６はゲートアレイ用マス
タチップであり、詳細は図１６（a）に示される通りで
ある。Reference numeral 6 in FIG. 15 is a gate array master chip, the details of which are as shown in FIG.

【００８０】この図１５において、符号２はマスタウェ
ハであり、符号８はマスタチップ６の周囲のパッド配置
領域であり、符号４a 、４b は個々のマスタチップに分
割する際のスクライブ予定線である。In FIG. 15, reference numeral 2 is a master wafer, reference numeral 8 is a pad arrangement area around the master chip 6, and reference numerals 4a and 4b are scribe lines for dividing into individual master chips.

【００８１】又、図１６において、符号６１は内部論理
回路領域の基本セルであり、符号６２は入出力回路領域
の基本入出力用セルである。なお、図１６の符号４a 、
４b、８は、前記図１５の同符号のものと同一のもので
ある。In FIG. 16, reference numeral 61 is a basic cell in the internal logic circuit area, and reference numeral 62 is a basic input / output cell in the input / output circuit area. Incidentally, reference numeral 4a in FIG.
Reference numerals 4b and 8 are the same as those having the same reference numerals in FIG.

【００８２】なお、図１６（b ）は、前記図１６（a ）
のマスタチップに最上層の配線層を設けた最終的な集積
回路チップである。Incidentally, FIG. 16 (b) is the same as FIG. 16 (a).
Is a final integrated circuit chip in which the uppermost wiring layer is provided on the master chip.

【００８３】この図１６（b ）に示されるように、集積
回路チップは、ボンディング用パッド６３を備えている
と共に、内部論理回路領域及び入出力回路領域にはカス
タマイズされた配線が施されている。As shown in FIG. 16 (b), the integrated circuit chip is provided with bonding pads 63, and the internal logic circuit area and the input / output circuit area are provided with customized wiring. .

【００８４】以上、図１５、図１６（a ）、（b ）を用
いて説明した本第１０実施例のゲートアレイ用マスタチ
ップは、ゲートアレイの特徴であるアレイ構成となった
基本セルが、前記図１３及び図１４を用いて説明したフ
ァンアウト調整用素子１２e、１２f 、１４c 、１４d
を備えている。本第１０実施例のゲートアレイ用マスタ
チップは、図１２〜図１４で説明したＮＡＮＤゲートセ
ル等、等しい論理であるが遅延時間が異なる複数種のラ
イブラリセルを用意しておき、配置配線後にタイミング
の最適化を行う場合には、配置配線をそのままにして、
異なる遅延時間のライブラリセルを入れ替える。又は、
微小配線変更してタイミングの最適化が可能である。In the gate array master chip of the tenth embodiment described with reference to FIGS. 15, 16A, and 16B as described above, the basic cell having the array configuration, which is a characteristic of the gate array, is The fan-out adjusting elements 12e, 12f, 14c and 14d described with reference to FIGS.
Is equipped with. In the gate array master chip of the tenth embodiment, a plurality of types of library cells having the same logic but different delay times are prepared, such as the NAND gate cells described in FIGS. To optimize, leave the placement and routing as is,
Swap library cells with different delay times. Or
It is possible to optimize the timing by changing the minute wiring.

【００８５】従って、本第１０実施例によれば、集積回
路設計の大幅な時間短縮を図ることができる。又、希望
する遅延時間に従ったライブラリセルの入れ替えを、Ｃ
ＡＤシステム等を用いて自動化することも可能である。Therefore, according to the tenth embodiment, it is possible to greatly reduce the time required for designing an integrated circuit. Also, replace the library cells according to the desired delay time by
It is also possible to automate using an AD system or the like.

【００８６】以上説明したように、本発明の実施例によ
れば、集積回路内部の論理素子の出力のファンアウトを
能率良く調整することが可能である。As described above, according to the embodiment of the present invention, it is possible to efficiently adjust the fanout of the output of the logic element inside the integrated circuit.

【００８７】なお、本発明は、以上説明した本発明の実
施例の、ファンアウト調整用負荷の個数や、複数のファ
ンアウト調整用負荷の配置方法や、複数のファンアウト
調整用負荷の切り離し可能な構造や、ファンアウト調整
用負荷のファンアウト調整のための構造を限定するもの
ではない。即ち、本発明においては、スキューの調整等
論理素子の出力の信号伝達の調節を、この出力に接続さ
れた負荷により行うものであり、この負荷の接続がファ
ンアウト調整用セルの配置の有無によるものであればよ
い。又、このファンアウト調整用負荷は、配線の長さ
や、配線の本数の相違により配線の総長等によるものに
限定するものでなく、このような配線を含めた、電気抵
抗やキャパシタンスやリアクタンスによるものであって
もよい。In the present invention, the number of fan-out adjusting loads, the method of arranging a plurality of fan-out adjusting loads, and the plurality of fan-out adjusting loads can be separated from each other in the above-described embodiment of the present invention. And the structure for adjusting the fan-out of the load for adjusting the fan-out is not limited. That is, in the present invention, the adjustment of the signal transmission of the output of the logic element such as the adjustment of the skew is performed by the load connected to this output, and the connection of this load depends on whether or not the fan-out adjustment cell is arranged. Anything will do. The load for adjusting the fanout is not limited to the total length of the wiring due to the length of the wiring or the difference in the number of wirings, but may be due to the electric resistance, capacitance or reactance including such wiring. May be

【００８８】[0088]

【発明の効果】以上説明した通り、本発明によれば、セ
ルライブラリ中のセルの集積回路パターンを用いて集積
回路レイアウトが構成された集積回路や、内部論理回路
領域の少なくとも一部が複数の基本セルのアレイ構成と
なっているゲートアレイ用マスタチップにおいて、論理
回路を構成するためのセル内部の空スペースや配線領域
の空スペースを効果的に活用することが可能であり、集
積回路レイアウト面積を減少させながら、最適のファン
アウト調整を可能とすると共に、配置配線後にもファン
アウトを調整することができるという優れた効果を有す
る。As described above, according to the present invention, an integrated circuit in which an integrated circuit layout is formed by using the integrated circuit patterns of the cells in the cell library, and at least a part of the internal logic circuit area have a plurality of areas. In a master chip for a gate array that has an array configuration of basic cells, it is possible to effectively utilize the empty space inside the cell for forming the logic circuit and the empty space in the wiring area, and the integrated circuit layout area. It has an excellent effect that it is possible to adjust the fanout optimally while reducing the number of times, and it is possible to adjust the fanout even after the placement and wiring.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は、本発明の第１実施例の論理回路図であ
る。FIG. 1 is a logic circuit diagram of a first embodiment of the present invention.

【図２】図２は、本発明の第２実施例の論理回路図であ
る。FIG. 2 is a logic circuit diagram of a second embodiment of the present invention.

【図３】図３は、一般セルの簡略化した集積回路パター
ン図である。FIG. 3 is a simplified integrated circuit pattern diagram of a general cell.

【図４】図４は、本発明の第３実施例の簡略化した集積
回路パターン図である。FIG. 4 is a simplified integrated circuit pattern diagram of the third embodiment of the present invention.

【図５】図５は、本発明の第４実施例の論理回路図であ
る。FIG. 5 is a logic circuit diagram of a fourth embodiment of the present invention.

【図６】図６は、本発明の第５実施例の論理回路図であ
る。FIG. 6 is a logic circuit diagram of a fifth embodiment of the present invention.

【図７】図７は、本発明の第６実施例の論理回路図であ
る。FIG. 7 is a logic circuit diagram of a sixth embodiment of the present invention.

【図８】図８は、本発明の第７実施例の回路図である。FIG. 8 is a circuit diagram of a seventh embodiment of the present invention.

【図９】図９は、本発明の第８実施例の回路図である。FIG. 9 is a circuit diagram of an eighth embodiment of the present invention.

【図１０】図１０図は、通常のインバータゲートの回路
図及び集積回路パターン図である。FIG. 10 is a circuit diagram and an integrated circuit pattern diagram of a normal inverter gate.

【図１１】図１１は、本発明の第９実施例の回路図及び
集積回路パターン図である。FIG. 11 is a circuit diagram and an integrated circuit pattern diagram of a ninth embodiment of the present invention.

【図１２】図１２は、本発明の第１０実施例に用いられ
る第１ＮＡＮＤゲートセル及び第２ＮＡＮＤゲートセル
の回路図である。FIG. 12 is a circuit diagram of a first NAND gate cell and a second NAND gate cell used in a tenth embodiment of the present invention.

【図１３】図１３は、前記第１ＮＡＮＤゲートセルの集
積回路パターン図である。FIG. 13 is an integrated circuit pattern diagram of the first NAND gate cell.

【図１４】図１４は、前記第２ＮＡＮＤゲートセルの集
積回路パターン図である。FIG. 14 is an integrated circuit pattern diagram of the second NAND gate cell.

【図１５】図１５は、前記第１０実施例のマスタウェハ
全体図である。FIG. 15 is an overall view of the master wafer of the tenth embodiment.

【図１６】図１６は、前記第１０実施例のマスタチップ
の平面図である。FIG. 16 is a plan view of a master chip of the tenth embodiment.

【符号の説明】[Explanation of symbols]

１０…ファンアウト調整用セル、 １２…ファンアウト調整用負荷、 ２０…一般セル、 ３０…論理素子、 ４０a 、４０b …論理回路、 ＣＬＫ…クロック信号、 Ｐ…ファンアウト調整点、 ＩＮ…入力端子、 ＯＵＴ…出力端子、 ＶＤＤ…電源入力端子、 ＧＮＤ…グランド入力端子。 10 ... Fan-out adjustment cell, 12 ... Fan-out adjustment load, 20 ... General cell, 30 ... logic element, 40a, 40b ... Logic circuit, CLK ... clock signal, P: Fan-out adjustment point, IN ... input terminal, OUT ... output terminal, VDD ... power input terminal, GND ... Ground input terminal.

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 7827−5Ｊ Continuation of the front page (51) Int.Cl. ⁵ Identification code Office reference number FI technical display location H03K 19/173 7827-5J

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】セルライブラリ中のセルの集積回路パター
ンを用いて集積回路レイアウトが構成された集積回路に
おいて、ファンアウト調整用セルを備え、配置配線後に
ファンアウトを調整することによって、スキューを調整
可能としたことを特徴とする集積回路。1. An integrated circuit having an integrated circuit layout configured by using an integrated circuit pattern of cells in a cell library, comprising a fan-out adjusting cell, and adjusting the fan-out after placement and routing to adjust the skew. An integrated circuit characterized in that it is possible. 【請求項２】請求項１において、前記ファンアウト調整
用セルが、サイズ及び入出力の位置が一定で、ファンア
ウトが異なる複数のセルであることを特徴とする集積回
路。2. The integrated circuit according to claim 1, wherein the fan-out adjusting cell is a plurality of cells having a constant size and input / output position and different fan-outs. 【請求項３】請求項１において、前記ファンアウト調整
用セルが、複数の選択的に切り離し可能な負荷を含むセ
ルであることを特徴とする集積回路。3. The integrated circuit according to claim 1, wherein the fan-out adjusting cell is a cell including a plurality of selectively disconnectable loads. 【請求項４】請求項３において、前記負荷が、配線長を
調整可能な配線であることを特徴とする集積回路。4. The integrated circuit according to claim 3, wherein the load is a wire whose wire length is adjustable. 【請求項５】請求項３において、前記負荷が、ファンア
ウト調整用トランジスタであることを特徴とする集積回
路。5. The integrated circuit according to claim 3, wherein the load is a fan-out adjusting transistor. 【請求項６】内部論理回路領域の少なくとも一部が複数
の基本セルのアレイ構成となっているゲートアレイ用マ
スタチップにおいて、前記アレイ構成の基本セルが、論
理を構成する素子とファンアウト調整用素子で構成され
ることを特徴とするゲートアレイ用マスタチップ。6. In a gate array master chip in which at least a part of an internal logic circuit area has an array structure of a plurality of basic cells, the basic cells of the array structure are for elements forming a logic and for fan-out adjustment. A master chip for a gate array, which is composed of elements.