JPH056967A - ゲートアレイ - Google Patents
ゲートアレイInfo
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- JPH056967A JPH056967A JP3042541A JP4254191A JPH056967A JP H056967 A JPH056967 A JP H056967A JP 3042541 A JP3042541 A JP 3042541A JP 4254191 A JP4254191 A JP 4254191A JP H056967 A JPH056967 A JP H056967A
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- JP
- Japan
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- gate
- trench capacitor
- electrode
- mos transistor
- wiring
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Abstract
(57)【要約】
【目的】 ＤＲＡＭが搭載可能なゲートアレイにおい
て、配線工程を少なくする。 【構成】 ゲートをＭＯＳトランジスタとトレンチキャ
パシタにより構成し、該ＭＯＳトランジスタのドレイン
とトレンチキャパシタのトレンチ内部側の電極とを配線
層により接続する。 【効果】 トレンチキャパシタを遊ばせあるいは殺すこ
とによりゲートをＭＯＳトランジスタとして用い、トレ
ンチキャパシタを活かすことによりゲートをＤＲＡＭセ
ルとして用いることができ、配線工程でトレンチキャパ
シタを形成する必要がないので配線工程を少なくでき
る。
て、配線工程を少なくする。 【構成】 ゲートをＭＯＳトランジスタとトレンチキャ
パシタにより構成し、該ＭＯＳトランジスタのドレイン
とトレンチキャパシタのトレンチ内部側の電極とを配線
層により接続する。 【効果】 トレンチキャパシタを遊ばせあるいは殺すこ
とによりゲートをＭＯＳトランジスタとして用い、トレ
ンチキャパシタを活かすことによりゲートをＤＲＡＭセ
ルとして用いることができ、配線工程でトレンチキャパ
シタを形成する必要がないので配線工程を少なくでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ、特にＤ
ＲＡＭ搭載可能なゲートアレイに関する。
ＲＡＭ搭載可能なゲートアレイに関する。
【０００２】
【従来の技術】従来、ゲートアレイへのＤＲＡＭの搭載
は、下地工程でゲート、ソース、ドレインが形成された
ウエハに対して配線工程で第２層目の多結晶シリコン
層、第３層目の多結晶シリコン層によりスタックトキャ
パシタを形成し、その後アルミニウム等により配線をす
るという方法で行われていた。
は、下地工程でゲート、ソース、ドレインが形成された
ウエハに対して配線工程で第２層目の多結晶シリコン
層、第３層目の多結晶シリコン層によりスタックトキャ
パシタを形成し、その後アルミニウム等により配線をす
るという方法で行われていた。
【０００３】
【発明が解決しようとする課題】ところで、配線工程で
スタックトキャパシタを形成すると配線工程の工程数が
相当に多くなり、注文を受けてから納品するまでに要す
る期間が長くなるという問題があった。
スタックトキャパシタを形成すると配線工程の工程数が
相当に多くなり、注文を受けてから納品するまでに要す
る期間が長くなるという問題があった。
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、配線工程で少ない工程数でＤＲＡＭ
を搭載することの可能なゲートアレイを提供することを
目的とし、更にはゲートアレイをロック回路を構成する
ＭＯＳトランジスタとして用いた場合における該ＭＯＳ
トランジスタのドレインと基板側との間の容量を小さく
して高速性の低下を防止することを目的とする。
されたものであり、配線工程で少ない工程数でＤＲＡＭ
を搭載することの可能なゲートアレイを提供することを
目的とし、更にはゲートアレイをロック回路を構成する
ＭＯＳトランジスタとして用いた場合における該ＭＯＳ
トランジスタのドレインと基板側との間の容量を小さく
して高速性の低下を防止することを目的とする。
【０００５】
【課題を解決するための手段】請求項１のゲートアレイ
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、ＭＯＳトランジスタのドレインとトレンチ
キャパシタのトレンチ内部側の電極を配線層により接続
してなることを特徴とする。請求項２のゲートアレイ
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、該トレンチキャパシタの基板側の電極を基
板側と逆導電型の拡散層により構成し、該拡散層をＭＯ
Ｓトランジスタのドレインに近接して配置し、更に各ゲ
ートの上記拡散層に近接して共通電位拡散層を設けたこ
とを特徴とする。
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、ＭＯＳトランジスタのドレインとトレンチ
キャパシタのトレンチ内部側の電極を配線層により接続
してなることを特徴とする。請求項２のゲートアレイ
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、該トレンチキャパシタの基板側の電極を基
板側と逆導電型の拡散層により構成し、該拡散層をＭＯ
Ｓトランジスタのドレインに近接して配置し、更に各ゲ
ートの上記拡散層に近接して共通電位拡散層を設けたこ
とを特徴とする。
【０００６】
【実施例】以下、本発明ゲートアレイを図示実施例に従
って詳細に説明する。図１の（Ａ）乃至（Ｃ）は本発明
ゲートアレイの一つの実施例の一つのゲートを示す断面
図で、（Ａ）は配線工程前の状態を、（Ｂ）はゲートに
ロジック回路を構成するＭＯＳトランジスタを形成した
場合を、（Ｃ）はゲートにＤＲＡＭセルを形成した場合
を示す。
って詳細に説明する。図１の（Ａ）乃至（Ｃ）は本発明
ゲートアレイの一つの実施例の一つのゲートを示す断面
図で、（Ａ）は配線工程前の状態を、（Ｂ）はゲートに
ロジック回路を構成するＭＯＳトランジスタを形成した
場合を、（Ｃ）はゲートにＤＲＡＭセルを形成した場合
を示す。
【０００７】図面において、１は例えばｎ型の半導体基
板、２はｐ型のウエル、３は選択酸化により形成された
フィールド絶縁膜、４は半導体基板１の表面に形成され
たトレンチ、５ａはトレンチ内壁面及び内底面に形成さ
れた熱酸化誘電体膜、６はトレンチ内壁面及び内底面の
表面部分に形成されたｐ+ 型の拡散層で、トレンチキャ
パシタの基板側の電極を成し、アースとなるｐ型ウエル
２と電気的に接続されていることになる。尚、本明細書
において、「基板側」には基板１のほかウエル２も含ま
れる。
板、２はｐ型のウエル、３は選択酸化により形成された
フィールド絶縁膜、４は半導体基板１の表面に形成され
たトレンチ、５ａはトレンチ内壁面及び内底面に形成さ
れた熱酸化誘電体膜、６はトレンチ内壁面及び内底面の
表面部分に形成されたｐ+ 型の拡散層で、トレンチキャ
パシタの基板側の電極を成し、アースとなるｐ型ウエル
２と電気的に接続されていることになる。尚、本明細書
において、「基板側」には基板１のほかウエル２も含ま
れる。
【０００８】７は多結晶シリコン層で、そのうちの７ａ
はトレンチ４内の部分でトレンチキャパシタのトレンチ
内部側の電極を成し、７ｂは該電極７ａと一体の配線層
で、電極７ａと後述するＭＯＳトランジスタのドレイン
（１０）との間を電気的に接続する。７ｃはＭＯＳトラ
ンジスタのゲート電極で、ゲート酸化膜５ｂ上に形成さ
れている。８はサイドウォール、９はソース、１０はド
レインである。１１はドレイン１０を露出させるコンタ
クトホールで、多結晶シリコンからなる。上記配線層７
ｂは該コンタクトホール１１を通してドレイン１０に接
続されている。従って、ドレイン１０は配線層７ｂを介
してトレンチキャパシタのトレンチ内部側の電極７ａに
接続されている。
はトレンチ４内の部分でトレンチキャパシタのトレンチ
内部側の電極を成し、７ｂは該電極７ａと一体の配線層
で、電極７ａと後述するＭＯＳトランジスタのドレイン
（１０）との間を電気的に接続する。７ｃはＭＯＳトラ
ンジスタのゲート電極で、ゲート酸化膜５ｂ上に形成さ
れている。８はサイドウォール、９はソース、１０はド
レインである。１１はドレイン１０を露出させるコンタ
クトホールで、多結晶シリコンからなる。上記配線層７
ｂは該コンタクトホール１１を通してドレイン１０に接
続されている。従って、ドレイン１０は配線層７ｂを介
してトレンチキャパシタのトレンチ内部側の電極７ａに
接続されている。
【０００９】本ゲートアレイの各ゲートは配線工程前の
段階（下地工程の段階）では図１の（Ａ）に示す構造を
有するが、このゲートにロジック回路のＭＯＳトランジ
スタを形成する場合には配線工程により図１の（Ｂ）に
示すようにする。即ち、半導体基板表面上に層間絶縁膜
１２を形成し、これを選択的にエッチングすることによ
りコンタクトホールを形成し、その後、アルミニウムか
らなる電極１３ｄ、１３ｇ、１３ｓを形成する。
段階（下地工程の段階）では図１の（Ａ）に示す構造を
有するが、このゲートにロジック回路のＭＯＳトランジ
スタを形成する場合には配線工程により図１の（Ｂ）に
示すようにする。即ち、半導体基板表面上に層間絶縁膜
１２を形成し、これを選択的にエッチングすることによ
りコンタクトホールを形成し、その後、アルミニウムか
らなる電極１３ｄ、１３ｇ、１３ｓを形成する。
【００１０】１３ｄは配線層７ｂに接続された電極で、
ドレイン電極を成す。１３ｇはゲート電極７ｃに接続さ
れたゲート取り出し電極、１３ｓはソース電極である。
この場合、トレンチキャパシタは全くの遊びとなる。
ドレイン電極を成す。１３ｇはゲート電極７ｃに接続さ
れたゲート取り出し電極、１３ｓはソース電極である。
この場合、トレンチキャパシタは全くの遊びとなる。
【００１１】図１の（Ａ）に示すゲートにＤＲＡＭセル
を形成する場合には配線工程により図１の（Ｃ）に示す
ようにする。即ち、半導体基板表面上に層間絶縁膜１２
を形成し、これを選択的にエッチングすることによりコ
ンタクトホールを形成し、その後、アルミニウムからな
る電極１３ｗ、１３ｂを形成する。
を形成する場合には配線工程により図１の（Ｃ）に示す
ようにする。即ち、半導体基板表面上に層間絶縁膜１２
を形成し、これを選択的にエッチングすることによりコ
ンタクトホールを形成し、その後、アルミニウムからな
る電極１３ｗ、１３ｂを形成する。
【００１２】１３ｗはゲート電極７ｃに接続されたワー
ド線であり、１３ｂはソース９に接続されたビット線で
ある。この場合、スイッチングＭＯＳトランジスタのド
レイン１０は外部に取り出されることなく配線層７ｂを
介してトレンチキャパシタのトレンチ内部側の電極７ａ
に接続され、そしてトレンチキャパシタの基板側の電極
６はそのままアースとなるウエル２に電気的に接続され
る。従って、トレンチキャパシタは情報蓄積用のコンデ
ンサとして機能し、ＭＯＳトランジスタはスイッチング
トランジスタとして機能する。
ド線であり、１３ｂはソース９に接続されたビット線で
ある。この場合、スイッチングＭＯＳトランジスタのド
レイン１０は外部に取り出されることなく配線層７ｂを
介してトレンチキャパシタのトレンチ内部側の電極７ａ
に接続され、そしてトレンチキャパシタの基板側の電極
６はそのままアースとなるウエル２に電気的に接続され
る。従って、トレンチキャパシタは情報蓄積用のコンデ
ンサとして機能し、ＭＯＳトランジスタはスイッチング
トランジスタとして機能する。
【００１３】図１の（Ａ）に示すようなゲートアレイに
よれば、単に層間絶縁膜１２を形成し、コンタクトホー
ルを形成し、電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１
３ｗを形成するだけで一部にＤＲＡＭを搭載したロジッ
ク回路を形成することができる。尚、配線工程の前の段
階で層間絶縁膜１２を形成しておいても良い。そうする
と、配線工程ではコンタクトホールを形成し、その後、
電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１３ｗを形成す
るだけでユーザの希望するＤＲＡＭ搭載ロジック回路を
提供することができ、配線工程の工程数をより少なくで
きる。従って、ユーザの発注を受けてから納品するまで
に要する期間を著しく短縮することができる。
よれば、単に層間絶縁膜１２を形成し、コンタクトホー
ルを形成し、電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１
３ｗを形成するだけで一部にＤＲＡＭを搭載したロジッ
ク回路を形成することができる。尚、配線工程の前の段
階で層間絶縁膜１２を形成しておいても良い。そうする
と、配線工程ではコンタクトホールを形成し、その後、
電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１３ｗを形成す
るだけでユーザの希望するＤＲＡＭ搭載ロジック回路を
提供することができ、配線工程の工程数をより少なくで
きる。従って、ユーザの発注を受けてから納品するまで
に要する期間を著しく短縮することができる。
【００１４】図２の（Ａ）乃至（Ｃ）は図１の（Ａ）に
示すゲートアレイの製造方法を工程順に示す断面図であ
る。 （Ａ）先ず、ウエル２表面にトレンチ４を形成し、次い
で、加熱酸化により誘電体膜５ａ及びゲート絶縁膜５ｂ
を形成し、更に拡散層６を形成し、その後、ゲート絶縁
膜５ｂにコンタクトホール１１を形成する。図２の
（Ａ）はコンタクトホール１１形成後の状態を示す。 （Ｂ）次に、図２の（Ｂ）に示すように不純物（本例で
はｎ型）をドープした多結晶シリコン（ドープトポリシ
リコン）層７を形成する。 （Ｃ）次に、図２の（Ｃ）に示すように、多結晶シリコ
ン層７をパターニングすることによりゲート電極７ｃ、
配線層７ｂを形成し、その後、不純物のイオン打込みを
してｎ- 型のライトドープソース領域９ａ及びライドド
ープドレイン領域１０ａを形成する。その後は、図示は
しないが、サイドウォールの形成、ソース、ドレインの
形成という通常のＬＤＤ構造のＭＯＳＬＳＩと同じ方法
で製造する。
示すゲートアレイの製造方法を工程順に示す断面図であ
る。 （Ａ）先ず、ウエル２表面にトレンチ４を形成し、次い
で、加熱酸化により誘電体膜５ａ及びゲート絶縁膜５ｂ
を形成し、更に拡散層６を形成し、その後、ゲート絶縁
膜５ｂにコンタクトホール１１を形成する。図２の
（Ａ）はコンタクトホール１１形成後の状態を示す。 （Ｂ）次に、図２の（Ｂ）に示すように不純物（本例で
はｎ型）をドープした多結晶シリコン（ドープトポリシ
リコン）層７を形成する。 （Ｃ）次に、図２の（Ｃ）に示すように、多結晶シリコ
ン層７をパターニングすることによりゲート電極７ｃ、
配線層７ｂを形成し、その後、不純物のイオン打込みを
してｎ- 型のライトドープソース領域９ａ及びライドド
ープドレイン領域１０ａを形成する。その後は、図示は
しないが、サイドウォールの形成、ソース、ドレインの
形成という通常のＬＤＤ構造のＭＯＳＬＳＩと同じ方法
で製造する。
【００１５】図３（Ａ）、（Ｂ）は本発明ゲートアレイ
の別の実施例を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。本実施例は図１に示
した実施例の持つところのゲートをロジック回路のＭＯ
Ｓトランジスタとして用いた場合にドレインと基板側
（ここでは実際にはウエル２）との間にトレンチキャパ
シタが介在しそのために高速性が損なわれるという問題
を回避したものである。具体的には、本実施例はトレン
チキャパシタの基板側の電極を成す拡散層６ａの導電型
を反対にしてトレンチキャパシタをウエル２から接合分
離すると共に、該拡散層６ａと必要に応じて、即ちゲー
トにＤＲＡＭセルを形成する場合に、電気的に接続すべ
き拡散層（共通電位拡散層）１４を形成してなる。該拡
散層１４には電源電圧Ｖccが与えられる。それ以外の点
では図１に示したゲートアレイとは本質的な違いはな
い。
の別の実施例を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。本実施例は図１に示
した実施例の持つところのゲートをロジック回路のＭＯ
Ｓトランジスタとして用いた場合にドレインと基板側
（ここでは実際にはウエル２）との間にトレンチキャパ
シタが介在しそのために高速性が損なわれるという問題
を回避したものである。具体的には、本実施例はトレン
チキャパシタの基板側の電極を成す拡散層６ａの導電型
を反対にしてトレンチキャパシタをウエル２から接合分
離すると共に、該拡散層６ａと必要に応じて、即ちゲー
トにＤＲＡＭセルを形成する場合に、電気的に接続すべ
き拡散層（共通電位拡散層）１４を形成してなる。該拡
散層１４には電源電圧Ｖccが与えられる。それ以外の点
では図１に示したゲートアレイとは本質的な違いはな
い。
【００１６】本ゲートアレイのゲートをＭＯＳトランジ
スタとして用いる場合には、配線工程で図４の（Ａ）に
示すようにトレンチキャパシタの基板側の拡散層６ａと
ＭＯＳトランジスタのドレイン１０との間にｎ型不純物
を適宜なエネルギーでイオン打込みすることにより拡散
層１５を形成する。その後は、層間絶縁膜を形成し、コ
ンタクトホールを形成して多結晶シリコンからなる配線
層７ｂ、ゲート電極７ｃ、ソース電極７ｄの表面部を露
出させ、これらと接続されたアルミニウム電極を形成し
てドレイン電極、ゲート電極、ソース電極とする。従っ
て、トレンチキャパシタは、配線層７ｂ、ドレイン１０
及び配線工程のイオン打込みにより形成した拡散層１５
によって電極間が短絡されて殺されてしまうことにな
り、ドレイン１０と基板側（ウエル２）との間にトレン
チキャパシタが介在しなくなる。従って、ドレインと基
板との間にトレンチキャパシタが介在してＭＯＳトラン
ジスタの高速性が悪くなるという虞れはなくなる。
スタとして用いる場合には、配線工程で図４の（Ａ）に
示すようにトレンチキャパシタの基板側の拡散層６ａと
ＭＯＳトランジスタのドレイン１０との間にｎ型不純物
を適宜なエネルギーでイオン打込みすることにより拡散
層１５を形成する。その後は、層間絶縁膜を形成し、コ
ンタクトホールを形成して多結晶シリコンからなる配線
層７ｂ、ゲート電極７ｃ、ソース電極７ｄの表面部を露
出させ、これらと接続されたアルミニウム電極を形成し
てドレイン電極、ゲート電極、ソース電極とする。従っ
て、トレンチキャパシタは、配線層７ｂ、ドレイン１０
及び配線工程のイオン打込みにより形成した拡散層１５
によって電極間が短絡されて殺されてしまうことにな
り、ドレイン１０と基板側（ウエル２）との間にトレン
チキャパシタが介在しなくなる。従って、ドレインと基
板との間にトレンチキャパシタが介在してＭＯＳトラン
ジスタの高速性が悪くなるという虞れはなくなる。
【００１７】そして、ゲートアレイのゲートをＤＲＡＭ
セルとして用いる場合には、配線工程において図４の
（Ｂ）に示すようにトレンチキャパシタの基板側の拡散
層６ａとＶccの電位が与えられる拡散層１４との間にｎ
型不純物を適宜なエネルギーでイオン打込みすることに
より拡散層１５を形成する。その後、層間絶縁膜を形成
し、次いでコンタクトホールを形成し、アルミニウムか
らなるワード線、ビット線を形成する。尚、配線層７ｂ
は電極により取り出す必要はない。
セルとして用いる場合には、配線工程において図４の
（Ｂ）に示すようにトレンチキャパシタの基板側の拡散
層６ａとＶccの電位が与えられる拡散層１４との間にｎ
型不純物を適宜なエネルギーでイオン打込みすることに
より拡散層１５を形成する。その後、層間絶縁膜を形成
し、次いでコンタクトホールを形成し、アルミニウムか
らなるワード線、ビット線を形成する。尚、配線層７ｂ
は電極により取り出す必要はない。
【００１８】図４の（Ｂ）に示すように拡散層１５を形
成することによりＭＯＳトランジスタのドレイン１０は
トレンチキャパシタを介してＶccラインに接続されるこ
とになり、ゲートはＤＲＡＭセルとなり得るのである。
成することによりＭＯＳトランジスタのドレイン１０は
トレンチキャパシタを介してＶccラインに接続されるこ
とになり、ゲートはＤＲＡＭセルとなり得るのである。
【００１９】
【発明の効果】請求項１のゲートアレイは、ゲートがＭ
ＯＳトランジスタとトレンチキャパシタからなり、該Ｍ
ＯＳトランジスタのドレインが配線層により該ＭＯＳト
ランジスタと対応するトレンチキャパシタのトレンチ内
部側の電極に接続されてなることを特徴とするものであ
る。従って、請求項１のゲートアレイによれば、ＭＯＳ
トランジスタのドレインを外部に取り出しトレンチキャ
パシタを遊ばせるか殺すかすることによりゲートをＭＯ
Ｓトランジスタとして用いることができ、また、トレン
チキャパシタを活かすことによりゲートを、ＭＯＳトラ
ンジスタをスイッチングトランジスタとしトレンチキャ
パシタを情報蓄積手段とするＤＲＡＭセルとして用いる
ことができる。そして、配線工程前にトレンチキャパシ
タが既に形成されているので、配線工程によってにトレ
ンチキャパシタを形成する必要はない。従って、配線工
程が少なくてＤＲＡＭが搭載可能なゲートアレイが提供
できることになり、ユーザの発注を受けてから納品する
までの期間を著しく短縮することができる。請求項２の
ゲートアレイは、ゲートがＭＯＳトランジスタとトレン
チキャパシタからなり、該トレンチキャパシタの基板側
の電極は基板と逆導電型の拡散層からなり上記ＭＯＳト
ランジスタのドレインと適宜な間隔をおいて離間し、そ
して各ゲートの上記トレンチキャパシタの基板側の電極
が半導体基板表面部に選択的に形成されたところの基板
と逆導電型の共通電位拡散層に近接配設されてなること
を特徴とするものである。従って、請求項２のゲートア
レイによれば、配線工程で不純物のイオン打込みにより
ＭＯＳトランジスタとトレンチキャパシタとの基板側電
極との間に拡散層を形成してトレンチキャパシタを完全
に殺すことができるのでゲートをＭＯＳトランジスタと
して用いる場合のドレイン・アース間にトレンチキャパ
シタが寄生容量として介在する虞れがなくなり、高速性
を高めることができる。また、配線工程で不純物のイオ
ン打込みによりトレンチキャパシタの基板側電極を成す
拡散層と共通電位拡散層との間に拡散層を形成すること
によりゲートをＤＲＡＭとして用いることができる。
ＯＳトランジスタとトレンチキャパシタからなり、該Ｍ
ＯＳトランジスタのドレインが配線層により該ＭＯＳト
ランジスタと対応するトレンチキャパシタのトレンチ内
部側の電極に接続されてなることを特徴とするものであ
る。従って、請求項１のゲートアレイによれば、ＭＯＳ
トランジスタのドレインを外部に取り出しトレンチキャ
パシタを遊ばせるか殺すかすることによりゲートをＭＯ
Ｓトランジスタとして用いることができ、また、トレン
チキャパシタを活かすことによりゲートを、ＭＯＳトラ
ンジスタをスイッチングトランジスタとしトレンチキャ
パシタを情報蓄積手段とするＤＲＡＭセルとして用いる
ことができる。そして、配線工程前にトレンチキャパシ
タが既に形成されているので、配線工程によってにトレ
ンチキャパシタを形成する必要はない。従って、配線工
程が少なくてＤＲＡＭが搭載可能なゲートアレイが提供
できることになり、ユーザの発注を受けてから納品する
までの期間を著しく短縮することができる。請求項２の
ゲートアレイは、ゲートがＭＯＳトランジスタとトレン
チキャパシタからなり、該トレンチキャパシタの基板側
の電極は基板と逆導電型の拡散層からなり上記ＭＯＳト
ランジスタのドレインと適宜な間隔をおいて離間し、そ
して各ゲートの上記トレンチキャパシタの基板側の電極
が半導体基板表面部に選択的に形成されたところの基板
と逆導電型の共通電位拡散層に近接配設されてなること
を特徴とするものである。従って、請求項２のゲートア
レイによれば、配線工程で不純物のイオン打込みにより
ＭＯＳトランジスタとトレンチキャパシタとの基板側電
極との間に拡散層を形成してトレンチキャパシタを完全
に殺すことができるのでゲートをＭＯＳトランジスタと
して用いる場合のドレイン・アース間にトレンチキャパ
シタが寄生容量として介在する虞れがなくなり、高速性
を高めることができる。また、配線工程で不純物のイオ
ン打込みによりトレンチキャパシタの基板側電極を成す
拡散層と共通電位拡散層との間に拡散層を形成すること
によりゲートをＤＲＡＭとして用いることができる。
【図１】（Ａ）乃至（Ｃ）は本発明ゲートアレイの一つ
の実施例を示す断面図で、（Ａ）は配線工程前の状態を
示し、（Ｂ）は配線工程によりロジック回路用のＭＯＳ
トランジスタを形成した場合を示し、（Ｃ）は同じくＤ
ＲＡＭセルを形成した場合を示す。
の実施例を示す断面図で、（Ａ）は配線工程前の状態を
示し、（Ｂ）は配線工程によりロジック回路用のＭＯＳ
トランジスタを形成した場合を示し、（Ｃ）は同じくＤ
ＲＡＭセルを形成した場合を示す。
【図２】（Ａ）乃至（Ｃ）は図１の（Ａ）に示すゲート
アレイの製造方法の一例を工程順に示す断面図である。
アレイの製造方法の一例を工程順に示す断面図である。
【図３】（Ａ）、（Ｂ）は本発明ゲートアレイの別の実
施例を工程順に示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。
施例を工程順に示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。
【図４】（Ａ）、（Ｂ）は図３に示したゲートアレイに
対する配線工程での不純物イオン打込み例を示す断面図
で、（Ａ）はゲートをＭＯＳトランジスタとして用いる
場合を、（Ｂ）はゲートをＤＲＡＭセルとして用いる場
合を示す。
対する配線工程での不純物イオン打込み例を示す断面図
で、（Ａ）はゲートをＭＯＳトランジスタとして用いる
場合を、（Ｂ）はゲートをＤＲＡＭセルとして用いる場
合を示す。
１ 基板
２ ウエル
４ トレンチ
５ａ 誘電膜
６、６ａ トレンチキャパシタの基板側の電極を成す拡
散層 ７ａ トレンチキャパシタのトレンチ内部側の電極 ７ｂ トレンチキャパシタとＭＯＳトランジスタのドレ
インを接続する配線層 ７ｃ ＭＯＳトランジスタのゲート電極 ９ ソース １０ ドレイン １４ 共通電位拡散層 １５ 配線工程の不純物イオン打込みによる拡散層
散層 ７ａ トレンチキャパシタのトレンチ内部側の電極 ７ｂ トレンチキャパシタとＭＯＳトランジスタのドレ
インを接続する配線層 ７ｃ ＭＯＳトランジスタのゲート電極 ９ ソース １０ ドレイン １４ 共通電位拡散層 １５ 配線工程の不純物イオン打込みによる拡散層
Claims (2)
- 【請求項１】 各ゲートがＭＯＳトランジスタとトレン
チキャパシタからなり、上記ＭＯＳトランジスタのドレ
インが配線層により該ＭＯＳトランジスタと対応するト
レンチキャパシタのトレンチ内部側の電極に接続されて
なることを特徴とするゲートアレイ - 【請求項２】 各ゲートがＭＯＳトランジスタとトレン
チキャパシタからなり、上記トレンチキャパシタの基板
側の電極は基板側と逆導電型の拡散層からなり上記ＭＯ
Ｓトランジスタのドレインと適宜な間隔をおいて離間し
て形成され、各ゲートの上記トレンチキャパシタの基板
側の電極が半導体基板表面部に選択的に形成された基板
側と逆導電型の共通電位拡散層に近接配置されてなるこ
とを特徴とするゲートアレイ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042541A JPH056967A (ja) | 1991-02-13 | 1991-02-13 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042541A JPH056967A (ja) | 1991-02-13 | 1991-02-13 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056967A true JPH056967A (ja) | 1993-01-14 |
Family
ID=12638928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042541A Pending JPH056967A (ja) | 1991-02-13 | 1991-02-13 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056967A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| KR100451515B1 (ko) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100584997B1 (ko) * | 2003-07-18 | 2006-05-29 | 매그나칩 반도체 유한회사 | 트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자및 그제조 방법 |
| JP2009170750A (ja) * | 2008-01-18 | 2009-07-30 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
-
1991
- 1991-02-13 JP JP3042541A patent/JPH056967A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| US6974987B2 (en) | 2002-02-14 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100451515B1 (ko) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100584997B1 (ko) * | 2003-07-18 | 2006-05-29 | 매그나칩 반도체 유한회사 | 트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자및 그제조 방법 |
| JP2009170750A (ja) * | 2008-01-18 | 2009-07-30 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
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