JPH056905B2 - - Google Patents
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- JPH056905B2 JPH056905B2 JP62178320A JP17832087A JPH056905B2 JP H056905 B2 JPH056905 B2 JP H056905B2 JP 62178320 A JP62178320 A JP 62178320A JP 17832087 A JP17832087 A JP 17832087A JP H056905 B2 JPH056905 B2 JP H056905B2
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- 238000004891 communication Methods 0.000 claims description 8
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- 238000005516 engineering process Methods 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/12—Improving ICE efficiencies
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔概要〕
複数のデータ処理プロセツサが記憶部を介して
交信するようにしたデータ処理システムにおける
情報交信処理方式に関し、
一方のデータ処理プロセツサが上位装置を構成
して当該上位装置が状態読取りのための条件を通
知し、他方のデータ処理プロセツサが下位装置を
構成して当該下位装置が当該条件に見合つた状態
を上記一方のデータ処理プロセツサに通知する如
き交信処理に当たつての処理を効率よく実行せし
めることを目的とし、
上記記憶部内にステータス・レジスタを用意
し、上記一方のデータ処理プロセツサが上記条件
を強制的に書込んだ場合に当該ステータス・レジ
スタ内にフラグを立てておき、上記他方のデータ
処理プロセツサからの状態が上記フラグをチエツ
クした結果にもとづいて書込み可能にした構成を
もつ。[Detailed Description of the Invention] [Summary] Regarding an information communication processing method in a data processing system in which a plurality of data processing processors communicate via a storage unit, one data processing processor constitutes a higher-level device and the upper-level processor A device notifies the condition for reading the status, the other data processing processor constitutes a lower device, and the lower device notifies the one data processing processor of the condition that meets the condition. A status register is prepared in the above storage section, and a flag is set in the status register when one of the data processing processors forcibly writes the above conditions. It is configured such that the status from the other data processing processor can be written based on the result of checking the flag.
本発明は、情報交信処理方式、特に複数のデー
タ処理プロセツサが記憶部を介して交信するよう
にしたデータ処理システムにおける情報交信処理
方式に関する。
The present invention relates to an information communication processing method, and particularly to an information communication processing method in a data processing system in which a plurality of data processing processors communicate via a storage unit.
記憶部を介してプロセツサ間の交信を行うこと
が行われているが、先に相手方が書込んだデータ
を自己が読取つたか否かをチエツクする従来の処
理態様について、システムの構成によつては、よ
り効率のよい処理態様に変更することが望まれ
る。 Communication between processors is carried out via a storage unit, but the conventional processing method of checking whether or not one processor has read the data written by the other party first depends on the system configuration. It is desirable to change the processing mode to a more efficient one.
例えば２台のデータ処理プロセツサが共通にア
クセスできる記憶部を介して交信を行う方式が知
られている。この場合、従来、相手方データ処理
プロセツサが記憶部に書込んでいるか否かを調
べ、当該書込みが行われた後に自己がその内容を
読取つていない場合には読取りを行い、既に読取
つている場合に限つて自己データ処理プロセツサ
が相手方データ処理プロセツサへ通知するデータ
を上記記憶部に書込み得るようにしている。
For example, a method is known in which two data processing processors communicate via a commonly accessible storage section. In this case, conventionally, the other party's data processing processor checks whether or not it has written to the storage unit, and if it has not read the contents after the writing has been performed, it reads the contents, and if it has already read the contents, it reads it. Only in this case, the own data processing processor can write data to be notified to the other party's data processing processor in the storage section.
〔発明が解決しようとする問題点〕
上記従来の場合、上記記憶部に対して書込みを
行うに当たつては、夫々のデータ処理プロセツサ
は、先に書込んでよいか否かを調べ、次いで書込
んでよい場合に限つて書込むという２回のアクセ
スを行う必要がある。[Problems to be Solved by the Invention] In the above conventional case, when writing to the storage unit, each data processing processor first checks whether writing is permitted, and then It is necessary to perform two accesses, one for writing only when writing is permitted.
しかし、一方のデータ処理プロセツサから他方
のデータ処理プロセツサに対して強制的に通知す
ればよいシステムの場合などにおいては、上記の
如くいつも２回アクセスする如き処理態様を変更
する余地がある。 However, in the case of a system where one data processor only needs to forcibly notify the other data processor, there is room to change the processing mode in which access is always made twice as described above.
本発明は、一方のデータ処理プロセツサ（上位
装置）が状態読取りのための条件を通知し、他方
のデータ処理プロセツサ（下位装置）が当該条件
に見合つた状態を上記一方のデータ処理プロセツ
サに通知する如き交信処理に当たつての処理を効
率よく実行せしめることを目的としている。 In the present invention, one data processing processor (upper device) notifies the condition for reading the state, and the other data processing processor (lower device) notifies the one data processing processor of the state that meets the condition. The purpose is to efficiently execute processing related to such communication processing.
第１図は本発明の原理構成図を示す。図中の符
号１Ａは一方のデータ処理プロセツサ、１Ｂは他
方のデータ処理プロセツサ、２は記憶部、３，４
は夫々バス、５はデータ・レジスタであつて通常
のメモリで構成されてもよいもの、６は競合制御
部、７はステータス・レジスタ、８は条件設定機
構、９は状態読取機構、１０は条件認識機構、１
１は状態変化書込み機構を表している。
FIG. 1 shows a basic configuration diagram of the present invention. In the figure, 1A is one data processing processor, 1B is the other data processing processor, 2 is a storage section, 3, 4
are buses, 5 is a data register which may be composed of ordinary memory, 6 is a contention control unit, 7 is a status register, 8 is a condition setting mechanism, 9 is a status reading mechanism, and 10 is a condition Recognition mechanism, 1
1 represents a state change write mechanism.
条件設定機構８は、データ処理プロセツサ（上
位装置）１Ａが他方のデータ処理プロセツサ（下
位装置）１Ｂから受取りたい状態データに関する
前提条件を条件設定データとして、データ・レジ
スタ５に書込む。条件認識機構１０は、データ・
レジスタ５の内容を書込んで、データ処理プロセ
ツサ１Ａに対して通知する状態データに関する前
提条件を当該データ処理プロセツサ１Ｂ内に設定
する。 The condition setting mechanism 8 writes into the data register 5, as condition setting data, preconditions regarding the state data that the data processing processor (upper device) 1A wants to receive from the other data processing processor (lower device) 1B. The condition recognition mechanism 10 is a data
The contents of the register 5 are written to set in the data processing processor 1B the preconditions regarding the status data to be notified to the data processing processor 1A.
状態変化書込み機構１１は、データ処理プロセ
ツサ１Ｂ内で生成した状態データをデータ・レジ
スタ５を介在して、データ処理プロセツサ１Ａに
通知する。状態読取機構９はその状態データを読
取る。 The state change writing mechanism 11 notifies the data processor 1A of the state data generated in the data processor 1B via the data register 5. The status reading mechanism 9 reads the status data.
競合制御部６は、たまたまデータ・レジスタ５
に対する書込みに関して競合が生じた場合に競合
処理を行う。ステータス・レジスタ７には、一方
のデータ処理プロセツサ１Ａがデータ・レジスタ
５に条件設定データを書込んだときフラグがセツ
トされ、データ処理プロセツサ１Ｂによつてデー
タ・レジスタ５の内容が読取られたとき上記フラ
グがリセツトされる。 The contention control unit 6 happens to be the data register 5
Conflict processing is performed when a conflict occurs regarding writing to. A flag is set in status register 7 when one data processing processor 1A writes condition setting data to data register 5, and a flag is set when data processing processor 1B reads the contents of data register 5. The above flag is reset.
一方のデータ処理プロセツサ１Ａは、いわば強
制的に、上記条件設定データをデータ・レジスタ
５に書込み、かつステータス・レジスタ７にフラ
グをセツトする。これに対して他方のデータ処理
プロセツサ１Ｂは、自己が状態データをデータ・
レジスタ５に書込むに当たつては、例えば従来の
場合と同様に、最初にステータス・レジスタ７の
内容を読取り、フラグが立つていない場合に限つ
て、上記状態データを書込む。そして一方のデー
タ処理プロセツサ１Ａにおいては、上記状態読取
機構９がデータ・レジスタ５の内容である状態デ
ータを読取る。
One data processing processor 1A compulsorily writes the condition setting data into the data register 5 and sets a flag in the status register 7. On the other hand, the other data processing processor 1B automatically converts the state data into data.
When writing to the register 5, for example, as in the conventional case, the contents of the status register 7 are first read, and only when the flag is not set, the above-mentioned status data is written. In one data processing processor 1A, the state reading mechanism 9 reads the state data that is the contents of the data register 5.
第２図は本発明の場合の一実施例処理フローを
示す。なお図中のCPU＃Ａはデータ処理プロセ
ツサ１Ａに対応し、CPU＃Ｂはデータ処理プロ
セツサ１Ｂに対応し、レジスタＣはデータ・レジ
スタ５に対応している。また図示の場合には、上
述の条件設定データとして時刻再設定データが対
応し、上述の状態データとしてデータ処理プロセ
ツサ１Ｂが上記時刻再設定の結果にもとづいて生
成する時刻データが対応している。言うまでもな
く、データ処理プロセツサ１Ａは、上記時刻デー
タを読取つて、所望する処理を行う。
FIG. 2 shows a processing flow of an embodiment of the present invention. Note that CPU #A in the figure corresponds to data processing processor 1A, CPU #B corresponds to data processing processor 1B, and register C corresponds to data register 5. Further, in the illustrated case, time resetting data corresponds to the above-mentioned condition setting data, and time data generated by the data processing processor 1B based on the result of the above-mentioned time resetting corresponds to the above-mentioned state data. Needless to say, the data processor 1A reads the time data and performs desired processing.
第２図図示において、
処理 データ処理プロセツサ１Ａは、データ・
レジスタ５の内容（時刻データ）を参照しつ
つ、所望する処理を行う。 In the illustration in FIG. 2, the processing data processing processor 1A is
The desired process is performed while referring to the contents (time data) of the register 5.
処理 データ処理プロセツサ１Ａが時刻再設定
を希望する場合、条件設定機構８が時刻再設定
データをデータ・レジスタ５に書込み、このと
きステータス・レジスタ７にフラグが立てられ
る。Processing When the data processing processor 1A desires to reset the time, the condition setting mechanism 8 writes time reset data to the data register 5, and a flag is set in the status register 7 at this time.
処理 データ処理プロセツサ１Ｂは、データ・
レジスタ５の内容やステータス・レジスタ７の
内容を読出す。そしてステータス・レジスタ７
の内容をリセツトする。Processing The data processing processor 1B
Read the contents of register 5 and status register 7. and status register 7
Reset the contents.
処理 上記時刻再設定データがセツトれている
か否かをチエツクする。Processing Check whether the above time reset data is set.
処理 セツトされていた場合には、再設定時刻
を認識し、これを現時刻とする。Processing: If it has been set, recognize the reset time and make it the current time.
処理 セツトされていない場合には、当該時点
においてデータ処理プロセツサ１Ｂが生成して
いる時刻データをデータ・レジスタ５にセツト
する。Processing If the time data has not been set, the time data generated by the data processing processor 1B at the relevant time point is set in the data register 5.
以上説明した如く、本発明によれば、一方のデ
ータ処理プロセツサによるアクセスに関して、従
来のアクセス態様にくらべて、より効率のよいも
のとなる。
As described above, according to the present invention, access by one data processor is more efficient than the conventional access mode.
第１図は本発明の原理構成図、第２図は本発明
の一実施例処理フローを示す。
図中、１はデータ処理プロセツサ、２は記憶
部、５はデータ・レジスタ、７はステータス・レ
ジスタ、８は条件設定機構、９は状態読取機構、
１０は条件認識機構、１１は状態変化書込み機構
を表す。
FIG. 1 shows the principle configuration of the present invention, and FIG. 2 shows the processing flow of an embodiment of the present invention. In the figure, 1 is a data processing processor, 2 is a storage section, 5 is a data register, 7 is a status register, 8 is a condition setting mechanism, 9 is a status reading mechanism,
10 represents a condition recognition mechanism, and 11 represents a state change writing mechanism.
Claims (1)
つて夫々共通にアクセス可能に接続される記憶部
２をそなえ、上記夫々のデータ処理プロセツサ１
Ａ，１Ｂ相互間で、上記記憶部２に書込んだデー
タによつて交信を行うデータ処理システムにおい
て、 上記データ処理プロセツサの一方１Ａを上位装
置としかつ上記データ処理プロセツサの他方１Ｂ
を下位装置とすると共に、 上記データ処理プロセツサの一方１Ａは、上記
他方のデータ処理プロセツサ１Ｂに対して新しい
条件設定データを供給するための条件設定機構８
と、上記他方のデータ処理プロセツサ１Ｂから通
知される状態データを受信する状態読取機構９と
をそなえ、かつ 上記他方のデータ処理プロセツサ１Ｂは、上記
一方のデータ処理プロセツサ１Ａから供給された
条件設定データにもとづいて、上記状態データを
供給する条件が変更したことを認識する条件認識
機構１０と、当該新しい条件の認識結果にもとづ
いた状態変化を上記状態データとして、上記一方
のデータ処理プロセツサ１Ａ側に供給する状態変
化書込み機構１１とをそなえ、 更に、上記記憶部２は、上記条件設定データと
上記状態データとが夫々共通に一時的に記憶され
る単一のデータ・レジスタ５と、上記一方のデー
タ処理プロセツサ１Ａによる上記条件設定データ
が上記他方のデータ処理プロセツサ１Ｂにおける
上記条件認識機構１０によつて認識されるまでの
間新しい上記状態データが上記データ・レジスタ
５に書込まれることを禁止するフラグが記述され
るステータス・レジスタ７とをそなえ、 上記一方のデータ処理プロセツサ１Ａからの上
記条件設定データの交信に関しては、強制的に上
記データ・レジスタ５に書込み、かつ上記他方の
データ処理プロセツサ１Ｂからの上記状態データ
の交信に関しては、上記ステータス・レジスタ７
の内容を調べた上で上記データ・レジスタ５に書
込まれるようにした ことを特徴とする情報交信処理方式。[Scope of Claims] 1. A storage unit 2 that is connected to a plurality of data processing processors 1A and 1B so as to be commonly accessible to each of the data processing processors 1;
In a data processing system that communicates between A and 1B using data written in the storage section 2, one of the data processing processors 1A is a host device, and the other of the data processing processors 1B is a host device.
is a lower device, and one of the data processing processors 1A has a condition setting mechanism 8 for supplying new condition setting data to the other data processing processor 1B.
and a status reading mechanism 9 that receives the status data notified from the other data processing processor 1B, and the other data processing processor 1B reads the condition setting data supplied from the one data processing processor 1A. Based on this, the condition recognition mechanism 10 recognizes that the condition for supplying the state data has changed, and the state change based on the recognition result of the new condition is sent to the one data processing processor 1A side as the state data. The storage section 2 further includes a single data register 5 in which the condition setting data and the state data are temporarily stored in common, and a state change writing mechanism 11 for supplying the state change data. The new state data is prohibited from being written to the data register 5 until the condition setting data by the data processing processor 1A is recognized by the condition recognition mechanism 10 in the other data processing processor 1B. A status register 7 in which a flag is written is provided, and for communication of the condition setting data from the one data processing processor 1A, it is forcibly written to the data register 5, and the other data processing processor 1B Regarding communication of the status data from the status register 7,
The information communication processing method is characterized in that the contents of the data register 5 are checked and then written to the data register 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178320A JPS6421663A (en) | 1987-07-17 | 1987-07-17 | Information communication processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178320A JPS6421663A (en) | 1987-07-17 | 1987-07-17 | Information communication processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421663A JPS6421663A (en) | 1989-01-25 |
| JPH056905B2 true JPH056905B2 (en) | 1993-01-27 |
Family
ID=16046421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62178320A Granted JPS6421663A (en) | 1987-07-17 | 1987-07-17 | Information communication processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6421663A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114845A (en) * | 1973-02-28 | 1974-11-01 | ||
| JPS55153027A (en) * | 1979-05-15 | 1980-11-28 | Matsushita Electric Ind Co Ltd | Interface circuit |
| JPS59211161A (en) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | Interface ram |
| JPS61189053A (en) * | 1985-02-15 | 1986-08-22 | Matsushita Graphic Commun Syst Inc | Data transmitting and receiving method in data processor |
-
1987
- 1987-07-17 JP JP62178320A patent/JPS6421663A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114845A (en) * | 1973-02-28 | 1974-11-01 | ||
| JPS55153027A (en) * | 1979-05-15 | 1980-11-28 | Matsushita Electric Ind Co Ltd | Interface circuit |
| JPS59211161A (en) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | Interface ram |
| JPS61189053A (en) * | 1985-02-15 | 1986-08-22 | Matsushita Graphic Commun Syst Inc | Data transmitting and receiving method in data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421663A (en) | 1989-01-25 |
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