JPH056857A - 多層レジスト層の形成方法 - Google Patents
多層レジスト層の形成方法Info
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- JPH056857A JPH056857A JP15713991A JP15713991A JPH056857A JP H056857 A JPH056857 A JP H056857A JP 15713991 A JP15713991 A JP 15713991A JP 15713991 A JP15713991 A JP 15713991A JP H056857 A JPH056857 A JP H056857A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体素子の製造工程中に利用する
多層レジスト層，特に複数のレジスト層の各層に互いに
オフセット関係にあるパターンを容易に形成する方法を
提供しようとするものである。 【構成】 本発明の多層レジスト層の形成方法は，半導
体基板上に第１のレジスト層を塗布し該第１のレジスト
層を露光して該第１のレジスト層に第１の潜像を形成す
る工程と，第１のレジスト層の上に第２のレジスト層を
塗布し該第２のレジスト層に第１の潜像に対してオフセ
ット関係にある第２の潜像を形成するように該第２のレ
ジスト層を露光する工程と，その後，第１のレジスト層
の第１の潜像部分と第２のレジスト層の第２の潜像部分
とを一度に除去する現像工程とを備えることを特徴とす
る。
多層レジスト層，特に複数のレジスト層の各層に互いに
オフセット関係にあるパターンを容易に形成する方法を
提供しようとするものである。 【構成】 本発明の多層レジスト層の形成方法は，半導
体基板上に第１のレジスト層を塗布し該第１のレジスト
層を露光して該第１のレジスト層に第１の潜像を形成す
る工程と，第１のレジスト層の上に第２のレジスト層を
塗布し該第２のレジスト層に第１の潜像に対してオフセ
ット関係にある第２の潜像を形成するように該第２のレ
ジスト層を露光する工程と，その後，第１のレジスト層
の第１の潜像部分と第２のレジスト層の第２の潜像部分
とを一度に除去する現像工程とを備えることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造工程中
に利用する多層レジスト層の形成方法に関するものであ
り，特に複数のレジスト層の各層に互いにオフセット関
係にあるパターンを形成する方法に関するものである。
に利用する多層レジスト層の形成方法に関するものであ
り，特に複数のレジスト層の各層に互いにオフセット関
係にあるパターンを形成する方法に関するものである。
【０００２】
【従来の技術】従来の半導体素子の製造方法において，
半導体基板の上にＴ字状のゲート電極をリフトオフ技術
を用いて形成する方法が知られている（特公昭６２−１
６５３４号公報参照）。この技術は第１の電子線レジス
ト膜と電子ビームに対する感度がこれより大きい第２の
電子線レジスト膜を設け，両方のレジスト膜に対して電
子ビーム露光処理ならびに現像処理を施し，互いにアラ
イメント関係にある大小の開口を設けるようにしてい
る。この技術を用いて半導体基板のリセス加工面の偏位
位置にショットキー接合のゲート電極を設置するために
は，半導体基板の表面にリセス加工を施した後で上記露
光及び現像処理を施す必要があり，そのためリセス加工
の表面が，レジスト，レジスト現像液，レジスト剥離
液，洗浄水，大気等に長時間接触するため，不要なエッ
チング，酸化，表面欠陥の増大，不純物による影響等に
より，素子特性が劣化しやすいという問題点がある。
半導体基板の上にＴ字状のゲート電極をリフトオフ技術
を用いて形成する方法が知られている（特公昭６２−１
６５３４号公報参照）。この技術は第１の電子線レジス
ト膜と電子ビームに対する感度がこれより大きい第２の
電子線レジスト膜を設け，両方のレジスト膜に対して電
子ビーム露光処理ならびに現像処理を施し，互いにアラ
イメント関係にある大小の開口を設けるようにしてい
る。この技術を用いて半導体基板のリセス加工面の偏位
位置にショットキー接合のゲート電極を設置するために
は，半導体基板の表面にリセス加工を施した後で上記露
光及び現像処理を施す必要があり，そのためリセス加工
の表面が，レジスト，レジスト現像液，レジスト剥離
液，洗浄水，大気等に長時間接触するため，不要なエッ
チング，酸化，表面欠陥の増大，不純物による影響等に
より，素子特性が劣化しやすいという問題点がある。
【０００３】また別の従来技術として，半導体基板の上
に第１のレジスト膜を設けてこれを露光し，その後第２
のレジスト膜を重ね該第２のレジスト膜を露光した後，
両方のレジスト膜を一度に現像する技術が紹介されてい
る（特公昭６２−２０６８９号公報参照）。この技術は
形成されるパターンのエッジラフネスを改善することを
目的とするものであって，オフセット露光に関する技術
を示唆していない。
に第１のレジスト膜を設けてこれを露光し，その後第２
のレジスト膜を重ね該第２のレジスト膜を露光した後，
両方のレジスト膜を一度に現像する技術が紹介されてい
る（特公昭６２−２０６８９号公報参照）。この技術は
形成されるパターンのエッジラフネスを改善することを
目的とするものであって，オフセット露光に関する技術
を示唆していない。
【０００４】一般にレジスト層に対しそれが単層若しく
は多層のいずれの場合も，露光，現像を一回で行う場合
には出来上がりの開口パターンは左右対称の断面形状の
ものしか得ることができない。非対称のパターンを得る
ためには，単層のレジスト層の場合にはレジスト層を斜
め方向から露光する方法とか，レジストパタ−ン形成後
のプロセスを例えば蒸着の場合に斜め方向から行う方法
とかがあるが，出来上がりの形状及び形状の得られる方
向に大きな制約がある。多層レジスト層の場合も単層レ
ジスト層の場合と同様の方法で行う必要がある。尚，１
層目の露光，現像を行い，その上に２層目の露光，現像
を行うと，位置合わせによって非対称なレジストパター
ンの断面形状が得られる。しかし，その工程が複雑であ
りまた１層目のレジスト層の表面精度（凹凸）によって
は２層目のレジスト層に塗装ムラ等が生じてパターン精
度が悪くなる。更に，オ−バ−ハングを持つレジスト層
を構成することができない。
は多層のいずれの場合も，露光，現像を一回で行う場合
には出来上がりの開口パターンは左右対称の断面形状の
ものしか得ることができない。非対称のパターンを得る
ためには，単層のレジスト層の場合にはレジスト層を斜
め方向から露光する方法とか，レジストパタ−ン形成後
のプロセスを例えば蒸着の場合に斜め方向から行う方法
とかがあるが，出来上がりの形状及び形状の得られる方
向に大きな制約がある。多層レジスト層の場合も単層レ
ジスト層の場合と同様の方法で行う必要がある。尚，１
層目の露光，現像を行い，その上に２層目の露光，現像
を行うと，位置合わせによって非対称なレジストパター
ンの断面形状が得られる。しかし，その工程が複雑であ
りまた１層目のレジスト層の表面精度（凹凸）によって
は２層目のレジスト層に塗装ムラ等が生じてパターン精
度が悪くなる。更に，オ−バ−ハングを持つレジスト層
を構成することができない。
【０００５】
【発明が解決しようとする課題】本発明は各種従来技術
の持つ以上の課題を勘案してなされたもので，例えばリ
セス加工面のオフセット位置にＴ字状のゲート電極を持
つＦＥＴの製造工程に利用できる，更に一般的に言え
ば，断面形状が非対称である種々のレジストパターンを
容易に形成できるレジスト層の形成方法を提供しようと
するものである。
の持つ以上の課題を勘案してなされたもので，例えばリ
セス加工面のオフセット位置にＴ字状のゲート電極を持
つＦＥＴの製造工程に利用できる，更に一般的に言え
ば，断面形状が非対称である種々のレジストパターンを
容易に形成できるレジスト層の形成方法を提供しようと
するものである。
【０００６】
【課題を解決するための手段】本発明の多層レジスト層
の形成方法は，半導体基板上に第１のレジスト層を塗布
し該第１のレジスト層を露光して該第１のレジスト層に
第１の潜像を形成する工程と，この第１のレジスト層の
上に第２のレジスト層を塗布し該第２のレジスト層に上
記第１の潜像に対してオフセット関係にある第２の潜像
を形成するように該第２のレジスト層を露光する工程
と，その後，上記第１のレジスト層の上記第１の潜像部
分と上記第２のレジスト層の上記第２の潜像部分とを一
度に除去する現像工程とを備えることを特徴とするもの
である。
の形成方法は，半導体基板上に第１のレジスト層を塗布
し該第１のレジスト層を露光して該第１のレジスト層に
第１の潜像を形成する工程と，この第１のレジスト層の
上に第２のレジスト層を塗布し該第２のレジスト層に上
記第１の潜像に対してオフセット関係にある第２の潜像
を形成するように該第２のレジスト層を露光する工程
と，その後，上記第１のレジスト層の上記第１の潜像部
分と上記第２のレジスト層の上記第２の潜像部分とを一
度に除去する現像工程とを備えることを特徴とするもの
である。
【０００７】また本発明の多層レジスト層の形成方法
は，第２のレジスト層の上に更に該第２のレジスト層に
比べて露光感度の高い第３のレジスト層を塗布し，その
後第２のレジスト層と第３のレジスト層に第１の潜像に
対してオフセット関係にある第２の潜像と第３の潜像を
形成し，第１，第２，第３の各潜像部分を一度に除去す
る現像工程を備えることを特徴とする。
は，第２のレジスト層の上に更に該第２のレジスト層に
比べて露光感度の高い第３のレジスト層を塗布し，その
後第２のレジスト層と第３のレジスト層に第１の潜像に
対してオフセット関係にある第２の潜像と第３の潜像を
形成し，第１，第２，第３の各潜像部分を一度に除去す
る現像工程を備えることを特徴とする。
【０００８】
【作用】本発明では第１のレジスト層に設ける第１の潜
像と，第２のレジスト層に設ける第２の潜像とがオフセ
ット関係で露光されていて，これらを一度に現像して多
層レジスト層のレジストパターンを形成するようにして
いるので，該レジストパターンの断面形状を各潜像の形
成条件の設定により自由に設定できるため，非対称のレ
ジストパターンを容易に得ることができる。従い，この
レジストパターンを利用して半導体基板にリセス加工を
施しそのリセス加工表面のオフセット位置にゲート電極
を設置することができ，リセス加工後にその加工部分が
現像処理加工に晒される従来の方法による素子に比較し
て，特性のよいＦＥＴを製造することができる。
像と，第２のレジスト層に設ける第２の潜像とがオフセ
ット関係で露光されていて，これらを一度に現像して多
層レジスト層のレジストパターンを形成するようにして
いるので，該レジストパターンの断面形状を各潜像の形
成条件の設定により自由に設定できるため，非対称のレ
ジストパターンを容易に得ることができる。従い，この
レジストパターンを利用して半導体基板にリセス加工を
施しそのリセス加工表面のオフセット位置にゲート電極
を設置することができ，リセス加工後にその加工部分が
現像処理加工に晒される従来の方法による素子に比較し
て，特性のよいＦＥＴを製造することができる。
【０００９】
【実施例】本発明の多層レジスト層の形成方法を以下図
示の実施例を利用して詳細に説明する。図１は本発明方
法を利用して製造したＦＥＴの概略構成図である。図
２，図３，図４は本発明方法の第１の実施例の工程説明
図を示し，図５，図６，図７は本発明方法の第２の実施
例の工程説明図を示し，図８，図９はそれぞれ本発明方
法を利用して製造した異なるタイプのＦＥＴの構成図で
ある。
示の実施例を利用して詳細に説明する。図１は本発明方
法を利用して製造したＦＥＴの概略構成図である。図
２，図３，図４は本発明方法の第１の実施例の工程説明
図を示し，図５，図６，図７は本発明方法の第２の実施
例の工程説明図を示し，図８，図９はそれぞれ本発明方
法を利用して製造した異なるタイプのＦＥＴの構成図で
ある。
【００１０】第１の実施例は半導体基板の上に２層のレ
ジスト層を形成する方法を示すものである。即ち，半導
体基板１の上に，パターン２ａを有する第１のレジスト
層２と，パターン３ａを有する第２のレジスト層３とを
備えるものである（図４）。このような多層レジスト層
を形成するために，先ず半導体基板１の上に厚さが３０
００Å程度の第１のレジスト層２を形成し，この第１の
レジスト層２に第１の潜像２ｂを形成する（図２）。次
にこの第１のレジスト層２の上に厚さが３０００Å程度
の第２のレジスト層３を形成し，この第２のレジスト層
３に第２の潜像３ｂを形成する。尚，第２の潜像３ｂは
第１の潜像２ｂに対してオフセット関係で構成している
（図３）。次に，両方の潜像を除去するために現像処理
を行い，所望のパターン２ａ，３ａを有する多層のレジ
スト層を半導体基板１上に形成する（図４）。
ジスト層を形成する方法を示すものである。即ち，半導
体基板１の上に，パターン２ａを有する第１のレジスト
層２と，パターン３ａを有する第２のレジスト層３とを
備えるものである（図４）。このような多層レジスト層
を形成するために，先ず半導体基板１の上に厚さが３０
００Å程度の第１のレジスト層２を形成し，この第１の
レジスト層２に第１の潜像２ｂを形成する（図２）。次
にこの第１のレジスト層２の上に厚さが３０００Å程度
の第２のレジスト層３を形成し，この第２のレジスト層
３に第２の潜像３ｂを形成する。尚，第２の潜像３ｂは
第１の潜像２ｂに対してオフセット関係で構成している
（図３）。次に，両方の潜像を除去するために現像処理
を行い，所望のパターン２ａ，３ａを有する多層のレジ
スト層を半導体基板１上に形成する（図４）。
【００１１】半導体基板１は化合物半導体（ＧａＡｓ）
の基板本体Ｈにソース電極Ｓとドレイン電極Ｄをオ−ミ
ック接続しており，基板本体Ｈは半絶縁性ＧａＡｓから
なるベース１ａと，このベースの上に形成されているバ
ッファ層１ｂと，ｎ層１ｃとｎ+ 層１ｄを含む動作層１
ｅを備えている。尚，各図ではこのような組み合わせの
ものを多数備えるウエハの一部を示している。
の基板本体Ｈにソース電極Ｓとドレイン電極Ｄをオ−ミ
ック接続しており，基板本体Ｈは半絶縁性ＧａＡｓから
なるベース１ａと，このベースの上に形成されているバ
ッファ層１ｂと，ｎ層１ｃとｎ+ 層１ｄを含む動作層１
ｅを備えている。尚，各図ではこのような組み合わせの
ものを多数備えるウエハの一部を示している。
【００１２】第１のレジスト層２は低感度ＥＢ（電子ビ
ーム）レジスト（東京応化製 ＯＥＢＲ−１０００）を
スピンコ−ト（レジスト粘度７５ｃｐ，３０００回転／
秒）して塗布し，次にプリベ−ク（２００℃，２０分）
を行って形成される。その後，このレジスト層２にリセ
ス長に相当する露光幅Ｗ1 の第１の潜像２ｂを形成する
ように電子ビーム４を付与し，レジスト層２を露光す
る。
ーム）レジスト（東京応化製 ＯＥＢＲ−１０００）を
スピンコ−ト（レジスト粘度７５ｃｐ，３０００回転／
秒）して塗布し，次にプリベ−ク（２００℃，２０分）
を行って形成される。その後，このレジスト層２にリセ
ス長に相当する露光幅Ｗ1 の第１の潜像２ｂを形成する
ように電子ビーム４を付与し，レジスト層２を露光す
る。
【００１３】第２のレジスト層３も低感度ＥＢレジスト
（東京応化製 ＯＥＢＲ−１０００）をスピンコート
（上記条件と同じ）して塗布し，次にプリベ−ク（１７
０℃，２０分）を行って形成される。その後，このレジ
スト層３に，第１の潜像２ｂに対してオフセットの関係
にありかつ露光幅Ｗ1 に比べて露光幅Ｗ2 が小さい第２
の潜像３ｂを形成するように電子ビーム５を付与し，レ
ジスト層３を露光する。尚，Ｘは露光幅Ｗ1 と露光幅Ｗ
2 のオフセット量を示す。
（東京応化製 ＯＥＢＲ−１０００）をスピンコート
（上記条件と同じ）して塗布し，次にプリベ−ク（１７
０℃，２０分）を行って形成される。その後，このレジ
スト層３に，第１の潜像２ｂに対してオフセットの関係
にありかつ露光幅Ｗ1 に比べて露光幅Ｗ2 が小さい第２
の潜像３ｂを形成するように電子ビーム５を付与し，レ
ジスト層３を露光する。尚，Ｘは露光幅Ｗ1 と露光幅Ｗ
2 のオフセット量を示す。
【００１４】現像処理はＭＩＢＫ（メチルイソブチルケ
トン）とＩＰＡ（イソプロピルアルコ−ル）の混合液か
らなる現像液を用いて，第１の潜像２ｂと第２の潜像３
ｂを除去し，第１のレジスト層２にパターン２ａをそし
て第２のレジスト層３にパターン３ａを形成する。尚，
混合液の組成比は良く知られているように露光条件によ
って決定される。
トン）とＩＰＡ（イソプロピルアルコ−ル）の混合液か
らなる現像液を用いて，第１の潜像２ｂと第２の潜像３
ｂを除去し，第１のレジスト層２にパターン２ａをそし
て第２のレジスト層３にパターン３ａを形成する。尚，
混合液の組成比は良く知られているように露光条件によ
って決定される。
【００１５】第１のレジスト層２のパターン２ａはリセ
ス長に相当する幅Ｗ1 を持っているため，このパターン
を利用してこのパターンによって露出されている半導体
基板１にリセス加工を施すことができる。このリセス加
工後は加工表面にレジスト層形成の処理を必要としない
ため，該加工面の劣化を防止することができる。また，
第２のレジスト層３のパターン３ａはパターン２ａにオ
フセット関係で形成されているので，このパターン３ａ
を利用してリセス加工後の半導体基板のリセス加工表面
のオフセット位置にゲート電極を形成することができ
る。
ス長に相当する幅Ｗ1 を持っているため，このパターン
を利用してこのパターンによって露出されている半導体
基板１にリセス加工を施すことができる。このリセス加
工後は加工表面にレジスト層形成の処理を必要としない
ため，該加工面の劣化を防止することができる。また，
第２のレジスト層３のパターン３ａはパターン２ａにオ
フセット関係で形成されているので，このパターン３ａ
を利用してリセス加工後の半導体基板のリセス加工表面
のオフセット位置にゲート電極を形成することができ
る。
【００１６】次に第２の実施例について図５，図６，図
７の工程図を利用して説明する。第２の実施例は半導体
基板の上に３層のレジスト層を形成する方法を示すもの
である。即ち，半導体基板１０の上に，パターン２０ａ
を有する第１のレジスト層２０と，パターン３０ａを有
する第２のレジスト層３０と，パターン４０ａを有する
第３のレジスト層４０を備えるものである（図７）。
７の工程図を利用して説明する。第２の実施例は半導体
基板の上に３層のレジスト層を形成する方法を示すもの
である。即ち，半導体基板１０の上に，パターン２０ａ
を有する第１のレジスト層２０と，パターン３０ａを有
する第２のレジスト層３０と，パターン４０ａを有する
第３のレジスト層４０を備えるものである（図７）。
【００１７】このような多層レジスト層を形成するため
に，先ず半導体基板１０の上に厚さが３０００Å程度の
第１のレジスト層２０を形成し，この第１のレジスト層
２０に第１の潜像２０ｂを形成する（図５）。次に，こ
の第１のレジスト層２０の上に厚さが３０００Å程度の
第２のレジスト層３０を形成し，更にこの第２のレジス
ト層の上に厚さが５０００Å程度の第３のレジスト層４
０を形成し，この第２のレジスト層３０に第２の潜像３
０ｂを形成すると共に第３のレジスト層４０に第３の潜
像４０ｂを形成する。ここで，第３のレジスト層を構成
するレジストの露光感度が第２のレジスト層を構成する
レジストの露光感度に比べて大きく構成されているの
で，電子ビームの付与によって形成される潜像の幅は第
３の潜像の方が第２の潜像に比べて大きい。尚，第２の
潜像３０ｂと第３の潜像４０ｂとは第１の潜像２０ｂに
対してオフセット関係で構成されている（図６）。次
に，全ての潜像を一度に除去するために現像処理を行
い，所望のパターン２０ａ，３０ａ，４０ａを有する多
層のレジスト層を半導体基板１０上に形成する（図
７）。
に，先ず半導体基板１０の上に厚さが３０００Å程度の
第１のレジスト層２０を形成し，この第１のレジスト層
２０に第１の潜像２０ｂを形成する（図５）。次に，こ
の第１のレジスト層２０の上に厚さが３０００Å程度の
第２のレジスト層３０を形成し，更にこの第２のレジス
ト層の上に厚さが５０００Å程度の第３のレジスト層４
０を形成し，この第２のレジスト層３０に第２の潜像３
０ｂを形成すると共に第３のレジスト層４０に第３の潜
像４０ｂを形成する。ここで，第３のレジスト層を構成
するレジストの露光感度が第２のレジスト層を構成する
レジストの露光感度に比べて大きく構成されているの
で，電子ビームの付与によって形成される潜像の幅は第
３の潜像の方が第２の潜像に比べて大きい。尚，第２の
潜像３０ｂと第３の潜像４０ｂとは第１の潜像２０ｂに
対してオフセット関係で構成されている（図６）。次
に，全ての潜像を一度に除去するために現像処理を行
い，所望のパターン２０ａ，３０ａ，４０ａを有する多
層のレジスト層を半導体基板１０上に形成する（図
７）。
【００１８】半導体基板１０は化合物半導体（ＧａＡ
ｓ）の基板本体Ｈにソース電極Ｓとドレイン電極Ｄをオ
−ミック接続しており，基板本体Ｈは半絶縁性ＧａＡｓ
からなるベース１０ａと，このベースの上に形成されて
いるバッファ層１０ｂと，ｎ層１０ｃとｎ+ 層１０ｄを
含む動作層１０ｅを備えている。尚，各図ではこのよう
な組み合わせのものを多数備えるウエハの一部のみを示
している。
ｓ）の基板本体Ｈにソース電極Ｓとドレイン電極Ｄをオ
−ミック接続しており，基板本体Ｈは半絶縁性ＧａＡｓ
からなるベース１０ａと，このベースの上に形成されて
いるバッファ層１０ｂと，ｎ層１０ｃとｎ+ 層１０ｄを
含む動作層１０ｅを備えている。尚，各図ではこのよう
な組み合わせのものを多数備えるウエハの一部のみを示
している。
【００１９】第１のレジスト層２０は低感度ＥＢ（電子
ビーム）レジスト（東京応化製 ＯＥＢＲ−１０００）
をスピンコ−ト（レジスト粘度７５ｃｐ，３０００回転
／秒）して塗布し，次にプリベ−ク（２００℃，２０
分）を行って形成される。その後，このレジスト層２０
にリセス長に相当する露光幅Ｗ1 の第１の潜像２０ｂを
形成するように電子ビームＥＢを付与し，レジスト層２
０を露光する。
ビーム）レジスト（東京応化製 ＯＥＢＲ−１０００）
をスピンコ−ト（レジスト粘度７５ｃｐ，３０００回転
／秒）して塗布し，次にプリベ−ク（２００℃，２０
分）を行って形成される。その後，このレジスト層２０
にリセス長に相当する露光幅Ｗ1 の第１の潜像２０ｂを
形成するように電子ビームＥＢを付与し，レジスト層２
０を露光する。
【００２０】第２のレジスト層３０も低感度ＥＢレジス
ト（東京応化製 ＯＥＢＲ−１０００）をスピンコート
（上記条件と同じ）して塗布し，次にプリベ−ク（１７
０℃，２０分）を行って形成される。更に，この第２の
レジスト層２０の上に高感度ＥＢレジスト（東レ製 Ｅ
ＢＲ−９）をスピンコート（レジスト粘度は若干大き
く，３０００回転／秒）して塗布し，次にプリベ−ク
（２００℃，２０分）を行って形成される。その後，こ
のレジスト層３０とレジスト層４０にそれぞれ，第１の
潜像２０ｂに対してオフセットの関係にありかつ露光幅
Ｗ1 に比べて露光幅Ｗ2 と露光幅Ｗ3 が小さい第２の潜
像３０ｂと第３の潜像４０ｂを形成するように電子ビー
ムＥＢを付与し，レジスト層３０とレジスト層４０を一
度に露光する。尚，Ｘは露光幅Ｗ1 と露光幅Ｗ2 及び露
光幅Ｗ3 とのオフセット量を示す。
ト（東京応化製 ＯＥＢＲ−１０００）をスピンコート
（上記条件と同じ）して塗布し，次にプリベ−ク（１７
０℃，２０分）を行って形成される。更に，この第２の
レジスト層２０の上に高感度ＥＢレジスト（東レ製 Ｅ
ＢＲ−９）をスピンコート（レジスト粘度は若干大き
く，３０００回転／秒）して塗布し，次にプリベ−ク
（２００℃，２０分）を行って形成される。その後，こ
のレジスト層３０とレジスト層４０にそれぞれ，第１の
潜像２０ｂに対してオフセットの関係にありかつ露光幅
Ｗ1 に比べて露光幅Ｗ2 と露光幅Ｗ3 が小さい第２の潜
像３０ｂと第３の潜像４０ｂを形成するように電子ビー
ムＥＢを付与し，レジスト層３０とレジスト層４０を一
度に露光する。尚，Ｘは露光幅Ｗ1 と露光幅Ｗ2 及び露
光幅Ｗ3 とのオフセット量を示す。
【００２１】現像処理はＭＩＢＫ（メチルイソブチルケ
トン）とＩＰＡ（イソプロピルアルコ−ル）の混合液か
らなる現像液を用いて，第１の潜像２０ｂと第２の潜像
３０ｂ及び第３の潜像４０ｂを除去し，第１のレジスト
層２０にパターン２０ａをそして第２のレジスト層３０
と第３のレジスト層４０にそれぞれパターン３０ａとパ
ターン４０ａを形成する。尚，混合液の組成比は良く知
られているように露光条件によって決定される。
トン）とＩＰＡ（イソプロピルアルコ−ル）の混合液か
らなる現像液を用いて，第１の潜像２０ｂと第２の潜像
３０ｂ及び第３の潜像４０ｂを除去し，第１のレジスト
層２０にパターン２０ａをそして第２のレジスト層３０
と第３のレジスト層４０にそれぞれパターン３０ａとパ
ターン４０ａを形成する。尚，混合液の組成比は良く知
られているように露光条件によって決定される。
【００２２】図１は第２の実施例によって製造された多
層レジスト層を用いて構成してなるＭＥＳＦＥＴの概略
構成を示すものである。図７のパターンを備える多層レ
ジスト層を持つ半導体基板１０の，第１のレジスト層２
０によってカバーされていない部分に対してリセス加工
を行う。このリセス加工は，加工表面が動作層１０ｅの
ｎ+ 層を越えてｎ層１０ｃを露出させるように行われ
る。このリセス加工には，例えばエッチャントがりん酸
と過酸化水素系であるケミカルエッチングを利用する。
また，ゲート電極Ｇは，上記リセス加工を施した後にこ
のリセス加工表面でそのソ−ス電極Ｓに近い部分にＴ字
状に形成される。これは，図７の多層のレジスト層の上
からリセス加工部を含めて電極金属を蒸着しその後レジ
スト層をリフトオフすることによって形成することがで
きる。ここで，第２のレジスト層３０のパターン３０ａ
の幅Ｗ2 はＭＥＳＦＥＴの接合容量を小さくするためゲ
ート電極Ｇのゲート長を規定すべく選定され，第３のレ
ジスト層４０ａの幅Ｗ3 はＭＥＳＦＥＴの直列抵抗を小
さくするためゲート電極Ｇの断面積を大きくするように
選定されている。
層レジスト層を用いて構成してなるＭＥＳＦＥＴの概略
構成を示すものである。図７のパターンを備える多層レ
ジスト層を持つ半導体基板１０の，第１のレジスト層２
０によってカバーされていない部分に対してリセス加工
を行う。このリセス加工は，加工表面が動作層１０ｅの
ｎ+ 層を越えてｎ層１０ｃを露出させるように行われ
る。このリセス加工には，例えばエッチャントがりん酸
と過酸化水素系であるケミカルエッチングを利用する。
また，ゲート電極Ｇは，上記リセス加工を施した後にこ
のリセス加工表面でそのソ−ス電極Ｓに近い部分にＴ字
状に形成される。これは，図７の多層のレジスト層の上
からリセス加工部を含めて電極金属を蒸着しその後レジ
スト層をリフトオフすることによって形成することがで
きる。ここで，第２のレジスト層３０のパターン３０ａ
の幅Ｗ2 はＭＥＳＦＥＴの接合容量を小さくするためゲ
ート電極Ｇのゲート長を規定すべく選定され，第３のレ
ジスト層４０ａの幅Ｗ3 はＭＥＳＦＥＴの直列抵抗を小
さくするためゲート電極Ｇの断面積を大きくするように
選定されている。
【００２３】図８は第２のＦＥＴの構成図を示すもので
ある。半導体基板１０はメサ部分１０ｆを備えており，
そのメサ部分にｎ型の動作層１０ｇと，ｎ+ 型の動作層
１０ｈを備えている。リセス加工はｎ型の動作層１０ｇ
の表面が露出されるように，そしてｎ型の動作層１０ｇ
の厚さを制御するように形成される。このリセス加工面
１０ｉの，ソース電極Ｓに近い部分の上にＴ字状のゲー
ト電極Ｇを形成するようにしている。
ある。半導体基板１０はメサ部分１０ｆを備えており，
そのメサ部分にｎ型の動作層１０ｇと，ｎ+ 型の動作層
１０ｈを備えている。リセス加工はｎ型の動作層１０ｇ
の表面が露出されるように，そしてｎ型の動作層１０ｇ
の厚さを制御するように形成される。このリセス加工面
１０ｉの，ソース電極Ｓに近い部分の上にＴ字状のゲー
ト電極Ｇを形成するようにしている。
【００２４】図９は第３のＦＥＴ（ＨＥＭＴ構造のＦＥ
Ｔ）の構成図を示すものである。半導体基板１０はメサ
部分１０ｊを備えており，このメサ部分にｐ- 型ＧａＡ
ｓの半導体層１０ｋと，ｎ型ＡｌＧａＡｓの半導体層１
０ｌと，ｎ+ 型ＧａＡｓの半導体層１０ｍとを備えてい
る。リセス加工はｎ型ＡｌＧａＡｓの半導体層１０ｌの
表面が露出されるように，そしてｎ型ＡｌＧａＡｓの半
導体層１０ｌの厚さを制御するように形成される。この
リセス加工面１０ｎの，ソース電極Ｓに近い部分の上に
Ｔ字状のゲート電極Ｇを形成するようにしている。
Ｔ）の構成図を示すものである。半導体基板１０はメサ
部分１０ｊを備えており，このメサ部分にｐ- 型ＧａＡ
ｓの半導体層１０ｋと，ｎ型ＡｌＧａＡｓの半導体層１
０ｌと，ｎ+ 型ＧａＡｓの半導体層１０ｍとを備えてい
る。リセス加工はｎ型ＡｌＧａＡｓの半導体層１０ｌの
表面が露出されるように，そしてｎ型ＡｌＧａＡｓの半
導体層１０ｌの厚さを制御するように形成される。この
リセス加工面１０ｎの，ソース電極Ｓに近い部分の上に
Ｔ字状のゲート電極Ｇを形成するようにしている。
【００２５】
【発明の効果】本発明では第１のレジスト層に設ける第
１の潜像と，第２のレジスト層に設ける第２の潜像とが
オフセット関係で露光されていて，これらを一度に現像
して多層レジスト層のレジストパターンを形成するよう
にしているので，該レジストパターンの断面形状を各潜
像の形成条件の設定により自由に設定できるため，非対
称のレジストパターンを容易に得ることができる。従
い，このレジストパターンを利用して半導体基板にリセ
ス加工を施しそのリセス加工表面のオフセット位置にゲ
ート電極を設置することができ，リセス加工後にその加
工部分が現像処理加工に晒される従来の方法による素子
に比較して，特性のよいＦＥＴを製造することに寄与で
きる。
１の潜像と，第２のレジスト層に設ける第２の潜像とが
オフセット関係で露光されていて，これらを一度に現像
して多層レジスト層のレジストパターンを形成するよう
にしているので，該レジストパターンの断面形状を各潜
像の形成条件の設定により自由に設定できるため，非対
称のレジストパターンを容易に得ることができる。従
い，このレジストパターンを利用して半導体基板にリセ
ス加工を施しそのリセス加工表面のオフセット位置にゲ
ート電極を設置することができ，リセス加工後にその加
工部分が現像処理加工に晒される従来の方法による素子
に比較して，特性のよいＦＥＴを製造することに寄与で
きる。
【図１】図１は本発明方法を利用して製造した第１のタ
イプのＦＥＴの構成図。
イプのＦＥＴの構成図。
【図２】図２は本発明方法の第１の実施例の工程説明
図。
図。
【図３】図３は本発明方法の第１の実施例の工程説明
図。
図。
【図４】図４は本発明方法の第１の実施例の工程説明
図。
図。
【図５】図５は本発明方法の第２の実施例の工程説明
図。
図。
【図６】図６は本発明方法の第２の実施例の工程説明
図。
図。
【図７】図７は本発明方法の第２の実施例の工程説明
図。
図。
【図８】図８は本発明方法を利用して製造した第２のタ
イプのＦＥＴの構成図。
イプのＦＥＴの構成図。
【図９】図９は本発明方法を利用して製造した第３のタ
イプのＦＥＴの構成図。
イプのＦＥＴの構成図。
Claims (3)
- 【請求項１】 半導体基板上に第１のレジスト層を塗布
し該第１のレジスト層を露光して該第１のレジスト層に
第１の潜像を形成する工程と，前記第１のレジスト層の
上に第２のレジスト層を塗布し該第２のレジスト層に前
記第１の潜像に対してオフセット関係にある第２の潜像
を形成するように該第２のレジスト層を露光する工程
と，その後，前記第１のレジスト層の前記第１の潜像部
分と前記第２のレジスト層の前記第２の潜像部分とを一
度に除去する現像工程とを備える多層レジスト層の形成
方法。 - 【請求項２】 前記第２の潜像は前記第１の潜像に重な
っておりかつ該第１の潜像に比べて幅が狭く構成されて
おり，現像工程後，第１のレジスト層が第２のレジスト
層にオ−バ−ハングするように構成されていることを特
徴とする請求項１記載の多層レジスト層の形成方法。 - 【請求項３】 半導体基板上に第１のレジスト層を塗布
し該第１のレジスト層を露光して該第１のレジスト層に
第１の潜像を形成する工程と，前記第１のレジスト層の
上に第２のレジスト層と該第２のレジスト層に比べて露
光感度の高い第３のレジスト層を重ねて塗布し該第２の
レジスト層と第３のレジスト層に前記第１の潜像に対し
てオフセット関係にある第２の潜像と第３の潜像を形成
するように該第２のレジスト層と第３のレジスト層を同
時に露光する工程と，その後，前記第１のレジスト層の
前記第１の潜像部分と前記第２のレジスト層の前記第２
の潜像部分及び前記第３のレジスト層の前記第３の潜像
とを一度に除去する現像工程とを備える多層レジスト層
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15713991A JPH056857A (ja) | 1991-06-27 | 1991-06-27 | 多層レジスト層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15713991A JPH056857A (ja) | 1991-06-27 | 1991-06-27 | 多層レジスト層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056857A true JPH056857A (ja) | 1993-01-14 |
Family
ID=15643051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15713991A Pending JPH056857A (ja) | 1991-06-27 | 1991-06-27 | 多層レジスト層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119656A (en) * | 1996-06-26 | 2000-09-19 | Robert Bosch Gmbh | Process for operating a fuel injection device |
| KR101279470B1 (ko) * | 2010-07-20 | 2013-06-27 | 엘지이노텍 주식회사 | 인쇄판 및 그 제조방법 |
| JP2016212410A (ja) * | 2015-04-30 | 2016-12-15 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | マスクの製造方法 |
-
1991
- 1991-06-27 JP JP15713991A patent/JPH056857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119656A (en) * | 1996-06-26 | 2000-09-19 | Robert Bosch Gmbh | Process for operating a fuel injection device |
| KR101279470B1 (ko) * | 2010-07-20 | 2013-06-27 | 엘지이노텍 주식회사 | 인쇄판 및 그 제조방법 |
| JP2016212410A (ja) * | 2015-04-30 | 2016-12-15 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | マスクの製造方法 |
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