JPH0566550A - Method and system for pattern formation - Google Patents
Method and system for pattern formationInfo
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- JPH0566550A JPH0566550A JP21089291A JP21089291A JPH0566550A JP H0566550 A JPH0566550 A JP H0566550A JP 21089291 A JP21089291 A JP 21089291A JP 21089291 A JP21089291 A JP 21089291A JP H0566550 A JPH0566550 A JP H0566550A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路等の回
路パターン等の露光転写、特に投影式露光転写に用いら
れるレチクル（フォトマスク）及びその製造方法に関
し、特にそのパターン作成方法、作成システムに関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reticle (photomask) used for exposure transfer of a circuit pattern of a semiconductor integrated circuit or the like, particularly for a projection type exposure transfer, and a manufacturing method thereof, and more particularly to a pattern forming method and a manufacturing system thereof It is about.
【０００２】[0002]
【従来の技術】従来のレチクルでは、露光転写後に得ら
れるフォトレジスト像パターン、すなわち回路パターン
の形状が、そのままレチクル上でのパターンとなってい
た。従って、得たい回路パターンの線幅が同一の複数の
パターンがあれば、各パターンの周囲にどのようなパタ
ーンが存在しようとも、各パターンの線幅は同一とされ
ていた。2. Description of the Related Art In a conventional reticle, the shape of a photoresist image pattern obtained after exposure and transfer, that is, a circuit pattern, is the pattern on the reticle as it is. Therefore, if there are a plurality of patterns having the same line width of the desired circuit pattern, the line width of each pattern is the same no matter what pattern exists around each pattern.
【０００３】また、従来は投影露光装置の照明光学系の
σ値が０．５〜０．７と比較的大きく、従ってレチクル
パターン面での照明光の可干渉性が低かった。このた
め、特定のパターンの周囲にどのようなパターンがあっ
ても、パターン間で相互に影響をおよぼし合うことは少
なかった。ただし、従来においても、例えば微小四角形
透過パターン（コンタクトホールパターン）の４隅をよ
り角張らせるために、四角形の頂点近傍に補助パターン
を追加する手法は報告されているが、これは、必要なパ
ターン間の相互作用を考慮した補正ではない。Conventionally, the .sigma. Value of the illumination optical system of the projection exposure apparatus is relatively large, 0.5 to 0.7, so that the coherence of illumination light on the reticle pattern surface is low. For this reason, even if there are any patterns around a specific pattern, the patterns rarely affect each other. However, a method of adding an auxiliary pattern near the apex of a quadrangle in order to make the four corners of a minute quadrangular transmission pattern (contact hole pattern) more angular has been reported in the past, but this is necessary. It is not a correction that considers the interaction between patterns.
【０００４】また最近、特公昭６２−５０８１１号公報
に開示されているような位相部材付きのマスクを使った
露光方法、いわゆる位相シフト法の効果を高める為に、
本来のパターンの近傍に補助パターンを設ける方法等が
報告されているが、これもやはり必要パターン間の相互
作用を考慮して補正するものではない。また、上記方法
の補正方法は、人手と経験等にたよるものであり、アル
ゴリズムの確立された自動補正方法とは言えないもので
あった。さらに、照明光学系のフーリエ変換面での照明
光分布を輪帯状等に変更した投影型露光装置によって、
パターンの解像度と焦点深度を改善できることが報告さ
れている。Recently, in order to enhance the effect of an exposure method using a mask with a phase member as disclosed in Japanese Patent Publication No. 62-50811, a so-called phase shift method,
Although a method of providing an auxiliary pattern in the vicinity of the original pattern has been reported, this also does not correct by considering the interaction between required patterns. Further, the correction method of the above method depends on human labor and experience, and cannot be said to be an automatic correction method with established algorithm. Furthermore, by the projection type exposure device in which the illumination light distribution on the Fourier transform surface of the illumination optical system is changed to a ring shape,
It has been reported that pattern resolution and depth of focus can be improved.
【０００５】図１は照明光学系によるレチクルへの照明
を特殊な方法に変更した装置の例を示し、レチクルＲと
感光基板（ウェハ）Ｗとの間には投影光学系ＰＬが配置
され、レチクルＲ上のパターンはウェハＷ上に結像され
る。このとき、レチクルＲは照明光学系内のコンデンサ
ーレンズＣＬを介して露光用の照明光の照射を受ける
が、照明光学系内のフーリエ変換面には照明光ＩＬを輪
帯状に制御する空間フィルターＳＦ1 、もしくはフーリ
エ変換面内の離散的な２〜４ヶ所に微小円形開口を有す
る空間フィルターＳＦ2 が配置される。これらの空間フ
ィルターＳＦ1 、又はＳＦ2 によって、レチクルＲに
は、投影レンズＰＬの光軸と平行な光線成分が除去さ
れ、特定の角度の光線成分のみをもった照明光が達す
る。空間フィルターＳＦ1 、ＳＦ2 は照明光学系のフー
リエ変換面に配置されるが、空間フィルターＳＦは投影
光学系ＰＬの瞳面ｅｐとも共役となる。FIG. 1 shows an example of an apparatus in which illumination of a reticle by an illumination optical system is changed to a special method. A projection optical system PL is arranged between a reticle R and a photosensitive substrate (wafer) W and a reticle is provided. The pattern on R is imaged on the wafer W. At this time, the reticle R is irradiated with the illumination light for exposure through the condenser lens CL in the illumination optical system, and the Fourier transform surface in the illumination optical system has a spatial filter SF that controls the illumination light IL in a ring shape. 1 , or the spatial filter SF 2 having minute circular apertures is arranged at 2 to 4 discrete places in the Fourier transform plane. The spatial filter SF 1 or SF 2 removes a light ray component parallel to the optical axis of the projection lens PL to the reticle R, and illumination light having only a light ray component of a specific angle reaches the reticle R. The spatial filters SF 1 and SF 2 are arranged on the Fourier transform plane of the illumination optical system, but the spatial filter SF is also conjugate with the pupil plane ep of the projection optical system PL.
【０００６】このように、照明光学系によってレチクル
Ｒに対する照明光束の配向特性を特殊なものにすると、
パターンの解像度と焦点深度とを１０〜４０％程度改善
することが可能である。As described above, when the illumination optical system has a special orientation characteristic of the illumination light flux with respect to the reticle R,
It is possible to improve the pattern resolution and the depth of focus by about 10 to 40%.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、図１の
ように照明光学系に変更を施した露光装置を使用する場
合、レチクルに対する照明光束の入射方向が、従来とは
異なる方向で制限される。このため、従来とは異なる可
干渉性がレチクル上の照明光束に生じ、近接パターン同
士の相互作用が無視できない状態となってしまう。この
ため、レチクル上で同一寸法のパターンが数個存在する
場合、そのウェハへの露光転写像（フォトレジスト像）
は、それぞれのパターンの周辺のパターンによって、線
幅が太く、あるいは細くなるという問題が生じてしま
う。However, when the exposure apparatus having the illumination optical system modified as shown in FIG. 1 is used, the incident direction of the illumination light flux on the reticle is limited to a direction different from the conventional one. For this reason, coherency different from the conventional one is generated in the illumination light flux on the reticle, and the interaction between the adjacent patterns cannot be ignored. Therefore, when there are several patterns of the same size on the reticle, the exposure transfer image (photoresist image) on the wafer
Has a problem that the line width becomes thicker or thinner depending on the pattern around each pattern.
【０００８】実験等によって得られた結論から述べる
と、図１のような特殊な照明光学系を使う場合において
は、周期的パターンのレジスト線幅に比べ、孤立的パタ
ーン及び、周期的パターンの周期方向の終端部のレジス
ト線幅が細くなる傾向にある。これはもちろん、比較す
べきパターンがレチクル上同一サイズであり、同一露光
量で露光転写されることを前提としている。さらに、孤
立的なパターンがライン状であるとすると、そのライン
の長手方向についても寸法が若干短くなることがわかっ
た。From the conclusions obtained by experiments, etc., in the case of using a special illumination optical system as shown in FIG. 1, compared with the resist line width of the periodic pattern, the period of the isolated pattern and the period of the periodic pattern are The resist line width at the terminal end in the direction tends to be narrowed. This, of course, assumes that the patterns to be compared have the same size on the reticle and are transferred by exposure with the same exposure amount. Further, it has been found that if the isolated pattern has a line shape, the dimension in the longitudinal direction of the line becomes slightly shorter.
【０００９】従って、上述の如き露光技術を使用する場
合に、レジスト像として（すなわち、パターンエッチン
グ後の回路パターンサイズとして）、周期的パターンと
孤立的パターンの両者を共に所望の線幅及び長さとする
為には、レチクルパターン上の各パターンの形状に予め
修正を加えておく必要がある。しかしながら従来におい
ては、そのような修正を自動的に行なう為のアルゴリズ
ム（補正方法）及び修正装置は確立されていなかった。Therefore, when the above-mentioned exposure technique is used, both a periodic pattern and an isolated pattern are formed as a resist image (that is, a circuit pattern size after pattern etching) into a desired line width and length. In order to do so, it is necessary to modify the shape of each pattern on the reticle pattern in advance. However, conventionally, an algorithm (correction method) and a correction device for automatically performing such correction have not been established.
【００１０】本発明は、このような補正を自動的に行な
う為のアルゴリズム及び修正処理装置を備えたマスクパ
ターンの作成システムの提供を目的とし、かつ補正の施
されたレチクルの量産を可能とすることを目的とする。An object of the present invention is to provide a mask pattern creating system provided with an algorithm and a correction processing device for automatically performing such correction, and enables mass production of a corrected reticle. The purpose is to
【００１１】[0011]
【課題を解決する為の手段】上記目的の為に本発明で
は、所定のエネルギー線に対して遮へい性となるパター
ン要素の複数、もしくは前記エネルギー線に対して透過
性となるパターン要素の複数を、各パターン要素の形状
と配置とが規定された設計データに基づいて、マスクと
なる原版上に生成するためのパターン作成システムにお
いて、前記設計データに基づいて前記原版上の少なくと
も一部分の領域内に生成されるべき設計上のパターン要
素の画像を微小な画素の集合から成る２値化画像に展開
する２値化展開手段（２）と；前記展開された２値化画
像の情報に基づいて、前記パターン要素の外形エッジの
うち着目するエッジ部分（Ａpx）が周囲に隣接した他の
パターン要素から一定画素数以上離れているか否かを検
定し、前記一定画素数以上離れているときに第１の検定
信号（ＫＡ）を出力する第１検定手段（２００、２０
７）と；前記展開された２値化画像の情報に基づいて、
前記着目するエッジ部分（Ａpx）が、所定の幅以下のパ
ターン終端部近傍の幅方向を規定するエッジ部か否かを
検定し、該パターン終端部近傍のエッジ部であるときに
第２の検定信号（ＫＢ）を出力する第２検定手段（２０
２、２０５、２０６、２０８、２０９、２１０、２１
１）と；前記第１の検定信号（ＫＡ）が出力されたとき
は、前記着目エッジ部分が他のエッジ部に対して前記画
素単位で第１の微小量だけ相対的に外側に拡張されるよ
うに前記２値化画像を修正し、前記第２の検定信号（Ｋ
Ｂ）が出力されたときは、前記着目エッジ部分が他のエ
ッジ部に対して前記画素単位で第２の微小量だけ相対的
に外側に拡張されるように前記２値化画像を修正し、前
記第１と第２の検定信号がともに出力されたときは、前
記着目エッジ部分が他のエッジ部に対して前記第１と第
２の微小量の合成によって決まる量だけ相対的に外側に
拡張されるように前記２値化画像を修正する修正手段
（２２０〜２２３）とを設ける。To achieve the above object, in the present invention, a plurality of pattern elements which are shielded against a predetermined energy ray or a plurality of pattern elements which are transparent to the energy ray are provided. In a pattern creating system for creating on a mask original based on design data in which the shape and arrangement of each pattern element are defined, in at least a part of the area on the original based on the design data. A binarization developing means (2) for developing an image of a design pattern element to be generated into a binary image composed of a set of minute pixels; and based on the information of the developed binary image, Of the outer edges of the pattern element, it is tested whether or not an edge portion (A px ) of interest is apart from other neighboring pattern elements by a certain number of pixels or more, and the certain pixel First verification means (200, 20) for outputting a first verification signal (KA) when the distance is more than a few
7) and; based on the information of the developed binary image,
It is tested whether the edge portion (A px ) of interest is an edge portion that defines the width direction in the vicinity of the pattern end portion having a predetermined width or less, and if the edge portion is in the vicinity of the pattern end portion, the second Second verification means (20) for outputting a verification signal (KB)
2, 205, 206, 208, 209, 210, 21
1) and; when the first verification signal (KA) is output, the edge portion of interest is expanded outward relative to other edge portions by the first minute amount in the pixel unit. The binarized image is modified so that the second test signal (K
B) is output, the binarized image is modified so that the edge portion of interest is expanded outward relative to other edge portions by the second minute amount in the pixel unit, When both the first and second verification signals are output, the edge portion of interest is expanded outward relative to other edge portions by an amount determined by the combination of the first and second minute amounts. Correction means (220 to 223) for correcting the binarized image as described above.
【００１２】[0012]
【作用】図２は従来のパターン形状の一例を示し、図２
（Ａ）はレチクル上の設計値に基づいたパターン形状を
示す。このパターン形状は、５本のラインアンドスペー
スであり、ここでは５本のライン部（閉領域）ＰＣ1 、
ＰＣ2 、ＰＣ3 、ＰＣ4 、ＰＣ5 が露光光に対する透明
部であり、その周囲（下地）は遮光部であるものとす
る。もちろん、透明部と遮光部の関係はその逆であって
も同じである。2 shows an example of a conventional pattern shape.
(A) shows a pattern shape based on the design value on the reticle. This pattern shape has five lines and spaces. Here, five line parts (closed areas) PC 1 ,
It is assumed that PC 2 , PC 3 , PC 4 , and PC 5 are transparent portions with respect to exposure light, and their surroundings (base) are light shielding portions. Of course, the relationship between the transparent part and the light-shielding part is the same even if the relationship is reversed.
【００１３】図２（Ａ）において、５本のライン部のう
ち中央の１本のライン部ＰＣ3 は他のライン部に比べて
２倍程度長い。このため、ライン部ＰＣ3 の一部は、他
のライン部との周期的な相関を持たない孤立的な部分に
なっている。また、周期方向の両端に位置する２本のラ
イン部ＰＣ1 、ＰＣ5 についても、周期方向の片側のみ
にライン部ＰＣ2、ＰＣ4 が隣接するだけなので、部分
的に孤立的とも言える。尚、図２（Ａ）のライン幅は投
影露光装置の解像限界に近い値とする。In FIG. 2A, one line portion PC 3 at the center among the five line portions is about twice as long as the other line portions. Therefore, a part of the line part PC 3 is an isolated part having no periodic correlation with other line parts. Further, the two line portions PC 1 and PC 5 located at both ends in the periodic direction are also partially isolated because the line portions PC 2 and PC 4 are adjacent only to one side in the periodic direction. The line width in FIG. 2A is a value close to the resolution limit of the projection exposure apparatus.
【００１４】このようなレチクルパターンを、図１に示
した特殊照明光学系をもつ投影露光装置によって感光基
板上に投影露光し、露光された基板を現像すると、図２
（Ｂ）のようなレジスト像が得られる。図２（Ｂ）にお
いて中央のライン部ＰＣ3 に対応したレジスト像は、先
端の孤立的な部分でライン幅が設計値よりも細くなり、
同時に両端の２本のライン部ＰＣ1 、ＰＣ5 の夫々に対
応したレジスト像も、全体に細くなっている。さらに、
５本のライン部の夫々は、ラインの長手方向についても
若干短くなっている。When such a reticle pattern is projected and exposed on the photosensitive substrate by the projection exposure apparatus having the special illumination optical system shown in FIG. 1 and the exposed substrate is developed, FIG.
A resist image as shown in (B) is obtained. In the resist image corresponding to the center line portion PC 3 in FIG. 2B, the line width becomes thinner than the design value at the isolated portion of the tip,
At the same time, the resist images corresponding to the two line portions PC 1 and PC 5 at both ends are also thin as a whole. further,
Each of the five line portions is also slightly shorter in the longitudinal direction of the line.
【００１５】そこで、図２（Ａ）に示した設計上のレチ
クルパターンを、図３（Ａ）に示すように、ライン部の
一部のパターン線幅及びライン長さを修正して、最終的
に得られるレジスト像を、図３（Ｂ）のように設計上の
形状、寸法と一致させるのである。図３（Ａ）におい
て、中央のライン部ＰＣ3 はライン部ＰＣ3 ’のよう
に、周囲パターンとの相関から周期性の強い中央部以外
はライン終端にいくに従って線幅を所定量だけ太らせる
とともに、ライン長手方向にも拡張する。但し、ライン
長手方向の拡張は必ずしも必要ではない。さらに、両端
の２本のライン部ＰＣ1 、ＰＣ5 は夫々ライン部Ｐ
Ｃ1 ’、ＰＣ5 ’のように、全体の線幅を太らせるとと
もに、終端部でさらに所定量太らせる。但し、ライン部
ＰＣ1 ’、ＰＣ5 ’については、隣接するライン部ＰＣ
2 、ＰＣ4 が存在しない側のエッジのみを太らせるよう
にする。そして、ライン部ＰＣ2 、ＰＣ4 については、
ラインの両終端部で一定量だけ線幅を太らせる。これら
ライン部ＰＣ1 ’、ＰＣ5 ’、ＰＣ2 ’、ＰＣ4 ’は、
いずれも長手方向の寸法も一定量だけ拡張される。Therefore, the designed reticle pattern shown in FIG. 2 (A) is finally modified by partially correcting the pattern line width and line length of the line portion as shown in FIG. 3 (A). The resist image obtained in (3) is made to match the designed shape and dimensions as shown in FIG. In FIG. 3A, the central line portion PC 3 is thickened by a predetermined amount as it goes to the end of the line except for the central portion which has a strong periodicity due to the correlation with the surrounding pattern like the line portion PC 3 ′. At the same time, it extends in the longitudinal direction of the line. However, expansion in the longitudinal direction of the line is not always necessary. Further, the two line parts PC 1 and PC 5 at both ends are respectively connected to the line part P.
Like C 1 'and PC 5 ', the entire line width is thickened and at the end portion, it is thickened by a predetermined amount. However, for line parts PC 1 'and PC 5 ', adjacent line parts PC
2) Only thicken the edge on the side where PC 4 does not exist. And regarding the line parts PC 2 and PC 4 ,
Thicken the line width by a certain amount at both ends of the line. These line parts PC 1 ′, PC 5 ′, PC 2 ′, PC 4 ′ are
In both cases, the longitudinal dimension is expanded by a certain amount.
【００１６】このようなパターン修正を自動的に行うた
めに、図４に示すように、鳥が翼を広げて滑空している
ような形状の検定子を用意する。この検定子は、例えば
図２（Ａ）に示した設計上のパターンの２値化されたビ
ットイメージ上を画素（ビット）単位で走査して、着目
するパターンエッジを修正すべきか否かを判断するため
に使われる一種のテンプレートでもある。In order to automatically perform such a pattern correction, as shown in FIG. 4, a tester having a shape in which a bird spreads its wings and glides is prepared. This verifier, for example, scans the binarized bit image of the design pattern shown in FIG. 2A in pixel (bit) units to determine whether or not the pattern edge of interest should be corrected. It is also a kind of template used to do.
【００１７】図４において、画素点Ａpxは着目すべきレ
チクルパターン上の点であり、直線状の領域Ｃpx、長方
形、又は楕円形の領域Ｂpx、２枚の羽根状の領域Ｄ
Ａp 、ＥＡp 、及び４つの円形状の領域ＤＢp 、Ｄ
Ｃp 、ＥＢp 、ＥＣp は、点Ａpxのパターンエッジ部を
修正するか否かを決定するための検定子である。図４の
検定子テンプレートは着目点Ａpxに対して直線状の検定
子Ｃpxを先頭にして、ビットイメージに対し同図中右方
向に走査される。図４に示すようにＸＹ座標系を定める
と、直線状検定子Ｃpxは着目点Ａpxと同一のＹ座標上に
設定され、着目点Ａpxとは＋Ｘ方向に距離Ｌだけ隔てら
れ、かつＸ方向の長さも距離Ｌに定められる。この距離
Ｌは図１に示した投影露光装置で得られる解像限界の線
幅値に対応して定められ、例えばウェハＷ上での解像限
界を０．４μｍとし、投影レンズＰＬの縮小倍率を１／
５とすると、距離Ｌはレチクルパターン上で約２μｍの
寸法に対応する。In FIG. 4, a pixel point A px is a point on the reticle pattern to be noted, and is a linear area C px , a rectangular or elliptical area B px , and two wing-shaped areas D.
A p , EA p , and four circular areas DB p , D
C p , EB p , and EC p are testers for determining whether to correct the pattern edge portion of the point A px . The tester template of FIG. 4 is scanned in the right direction in the figure with respect to the bit image, with the linear tester C px at the head of the target point A px . When determining the XY coordinate system as shown in FIG. 4, a linear qualifiers C px are set on the same Y coordinate and focus point A px, the target point A px separated by a distance L in the + X direction, and The length in the X direction is also set to the distance L. This distance L is determined corresponding to the line width value of the resolution limit obtained by the projection exposure apparatus shown in FIG. 1. For example, the resolution limit on the wafer W is 0.4 μm, and the reduction magnification of the projection lens PL is set. 1 /
5, the distance L corresponds to a dimension of about 2 μm on the reticle pattern.
【００１８】楕円状の検定子Ｂpxは、その中心が着目点
Ａpxから−Ｘ方向に距離３Ｌ／２だけ隔てられ、かつＸ
方向の幅がほぼＬに定められる。さらに、検定子Ｂpxの
Ｙ方向の幅はほぼ２Ｌに定められ、着目点Ａpxを通るＸ
軸と平行な中心線ＣＣに関して対称な大きさとなってい
る。２枚のほぼ同じ大きさの羽根状の検定子ＤＡp 、Ｅ
Ａp は中心線ＣＣに対して対称に配置され、Ｘ方向の幅
がＬ／２、Ｙ方向の幅が３Ｌ／２程度に定められる。２
枚の羽根状検定子ＤＡp 、ＥＡpは中心線ＣＣ上で一部
重複しており、その位置は着目点Ａpxから＋Ｘ方向にＬ
／２の距離に設定される。The elliptic tester B px has its center separated from the point of interest A px by a distance 3L / 2 in the −X direction, and X
The width in the direction is set to approximately L. Further, the width of the tester B px in the Y direction is set to approximately 2L, and the X passing through the point of interest A px is determined.
The size is symmetrical with respect to the center line CC parallel to the axis. Two blade-shaped calibrators DA p , E of approximately the same size
A p is arranged symmetrically with respect to the center line CC, and the width in the X direction is set to L / 2 and the width in the Y direction is set to about 3 L / 2. Two
The winged testers DA p and EA p partially overlap on the center line CC, and their positions are L in the + X direction from the point of interest A px.
The distance is set to / 2.
【００１９】さらに４つの円形状の検定子ＤＢp 、ＤＣ
p 、ＥＢp 、ＥＣp の各中心は、中心線ＣＣから±Ｙ方
向にいずれも距離Ｌの位置に設定され、さらに検定子Ｄ
Ｂp とＥＢp の各中心は着目点Ａpxから＋Ｘ方向に距離
３Ｌ／２だけ隔てられ、検定子ＤＣp とＥＣp の各中心
は着目点Ａpxから−Ｘ方向に距離Ｌ／２だけ隔てられ
る。また、４つの検定子ＤＢp 、ＤＣp 、ＥＢp 、ＥＣ
p の大きさは半径がＬ／２〜Ｌ／４程度の円形に内包さ
れるものとする。Furthermore, four circular testers DB p , DC
Each of the centers of p , EB p , and EC p is set at a position of a distance L from the center line CC in the ± Y direction, and the tester D
The centers of B p and EB p are separated from the point of interest A px in the + X direction by a distance of 3 L / 2, and the centers of the testers DC p and EC p are separated from the point of interest A px in the −X direction by a distance L / 2. Separated. Also, four testers DB p , DC p , EB p , EC
The size of p is assumed to be included in a circle having a radius of about L / 2 to L / 4.
【００２０】これらの検定子Ｂpx、Ｃpx、ＤＡp 、ＤＢ
p 、ＤＣp 、ＥＡp 、ＥＢp 、ＥＣ p は、着目点Ａpxに
Ｙ方向に伸びたパターンエッジが位置したときに、各検
定子に内包されるビットイメージの論理値「０」、
「１」の状態を判断するように働く。従って、各検定子
は、それらの領域内の全ての画素（ビット）をチェック
するのではなく、その領域内の離散的な点を選んでチェ
ックするだけで良い。また、距離Ｌは投影光学系ＰＬの
解像限界程度の値（レチクル側での値）とするが、図１
のような特殊な照明法によって解像力を上げた場合は、
その向上した解像力によって得られる限界の線幅値（レ
チクル側での値）とほぼ等しくなるように定められる。
また、円形状の検定子ＤＢp 、ＤＣp 、ＥＢp 、ＥＣp
は、ここでは面積（半径Ｌ／２〜Ｌ／４）を有するもの
としたが、それぞれの中心位置の１画素の点のみで判断
するようにしても良い。These testers Bpx, Cpx, DAp, DB
p, DCp, EAp, EBp, EC pIs the focus point ApxTo
When the pattern edge extending in the Y direction is located,
Logical value “0” of the bit image included in the determinant,
It works to judge the state of "1". Therefore, each tester
Check all pixels (bits) in those areas
Instead, select discrete points in the region and check
All you have to do is click. Further, the distance L is equal to that of the projection optical system PL.
Although the value is close to the resolution limit (value on the reticle side),
When the resolution is increased by a special lighting method such as
The line width value (res
The value on the chicle side) is set to be almost equal.
Also, a circular tester DBp, DCp, EBp, ECp
Has an area (radius L / 2 to L / 4) here
However, it is judged only by the point of 1 pixel at each center position.
It may be done.
【００２１】この図４の検定子のテンプレートは、パタ
ーンの２次元ビットイメージに対して相対的に＋Ｘ方
向、すなわち線状検定子Ｃpx側を先頭にしてスキャンさ
れる。ただし実際は、テンプレート側をビットイメージ
上で走査することは難しいので、テンプレートに対して
ビットイメージの方を１画素ずつＸ方向に１ライン分走
査したら、Ｙ方向に１画素だけステップさせて再びＸ方
向に走査することを繰り返していく。The template of the tester in FIG. 4 is scanned relative to the two-dimensional bit image of the pattern in the + X direction, that is, with the linear tester C px side as the head. However, in reality, it is difficult to scan the template side on the bit image. Therefore, if the bit image is scanned one pixel at a time in the X direction relative to the template, the template is stepped in the Y direction by one pixel and then again in the X direction. Repeat scanning to.
【００２２】次に、図４の検定子テンプレートを用いた
パターン修正の判断アルゴリズムの原理を図５、図６を
参照して説明する。まず、図５（Ａ）、（Ｂ）は、線幅
が解像限界程度のＬ、長さが６Ｌ程度の孤立したライン
パターンＰＡ（斜線部）を修正する例を示し、ラインパ
ターンＰＡはここではレチクル上で遮光部となり、ビッ
トイメージ上では論理値「１」をとるものとする。そし
て、その周辺部は全て透明部（下地）であり、論理値
「０」をとるものとする。Next, the principle of the pattern correction determination algorithm using the tester template of FIG. 4 will be described with reference to FIGS. First, FIGS. 5A and 5B show an example of correcting an isolated line pattern PA (hatched portion) having a line width L of about the resolution limit and a length of about 6 L. Then, it becomes a light-shielding portion on the reticle, and takes a logical value "1" on the bit image. Then, all of the peripheral portion is a transparent portion (base) and has a logical value "0".
【００２３】図５（Ａ）は、このようなパターンＰＡの
Ｙ方向に伸びるパターンエッジに着目点Ａpxが＋Ｘ方向
に矢印のようにスキャンしながら当たった状態を示す。
このとき、楕円状検定子Ｂpx中に設定された検定ビット
は全て論理値「０」（下地）であるので、着目点Ａpxに
位置するパターンエッジ部は孤立的であると判断する。
このとき着目点Ａpxのスキャン方向の逆方向（−Ｘ方
向）にパターンエッジを一定量だけ拡張する。この拡張
する量ΔＬは、図１の特殊照明法による露光の際は、寸
法Ｌ（解像限界値）の１０〜１５％程度とする。FIG. 5A shows a state in which the point of interest A px hits the pattern edge of the pattern PA extending in the Y direction while scanning in the + X direction as shown by the arrow.
At this time, since all the test bits set in the elliptic tester B px have the logical value “0” (base), it is determined that the pattern edge portion located at the point of interest A px is isolated.
At this time, the pattern edge is expanded by a fixed amount in the direction opposite to the scan direction of the point of interest A px (−X direction). The amount of expansion ΔL is set to about 10 to 15% of the dimension L (resolution limit value) at the time of exposure by the special illumination method of FIG.
【００２４】次に、検定子ＤＡp 、ＤＢp 、ＤＣp 、検
定子ＥＡp 、ＥＢp 、ＥＣp 、及び直線状検定子Ｃpxを
用いて、着目点のエッジ部がパターンＰＡの長辺側終端
部近傍（以下、長手終端部と呼ぶ）か否かを判断する。
図５（Ａ）の場合、２枚の羽根状検定子ＤＡp 、ＥＡp
内の検定ビットは全て論理「１」（パターン）であるの
で、着目点Ａpxのエッジ部は長手終端部近傍とは判断し
ない。従って、着目点Ａpxのエッジ部に対する線幅の補
正量（太らせ量）はΔＬとなる。Next, using the testers DA p , DB p , DC p , the testers EA p , EB p , EC p , and the linear tester C px , the edge portion of the point of interest is the long side of the pattern PA. It is determined whether or not it is near the side end portion (hereinafter referred to as a longitudinal end portion).
In the case of FIG. 5A, two winged testers DA p , EA p
Since all the test bits inside are logic "1" (pattern), the edge part of the point of interest A px is not judged to be near the longitudinal end part. Therefore, the correction amount (thickening amount) of the line width for the edge portion of the point of interest A px is ΔL.
【００２５】次に、図５（Ｂ）のように、着目点Ａpxが
パターンＰＡの長手終端部近傍のＹ方向に伸びたエッジ
部に位置したものとする。この場合も、楕円状検定子Ｂ
px内の検定ビットは全て「０」（下地）であるので、着
目点Ａpxのエッジ部は孤立的であると判断し、そのエッ
ジ部の線幅がΔＬだけ太るように修正する。さらにここ
では、羽根状検定子ＤＡp 内に論理「０」（下地）と論
理「１」（パターン）とが混在している。このときは、
着目点Ａpxのエッジ部が長手終端部近傍である可能性が
あるので、同時に検定子ＤＢp 、ＤＣp 内のビットデー
タを検査する。ここでは検定子ＤＢp 、ＤＣp 共に全て
論理「０」（下地）であるので、着目点Ａpxのエッジ部
が長手終端部である可能性がまだある。そこで、さらに
直線状検定子Ｃpx内のビットデータを検査する。ここで
は検定子Ｃpx内の少なくとも一部（又は全部）に論理
「０」（下地）のビットを含むので、最終判断として着
目点Ａpxでのエッジ部は長手終端部近傍と判断し、着目
点Ａpxのエッジ部の線幅をさらにΔＬ（合計２・ΔＬ）
だけ太らせる。Next, as shown in FIG. 5B, it is assumed that the point of interest A px is located at the edge portion extending in the Y direction near the longitudinal end portion of the pattern PA. Also in this case, the elliptic tester B
Since all the verification bits in px are “0” (base), it is determined that the edge portion of the point of interest A px is isolated, and the line width of the edge portion is corrected to be thicker by ΔL. Further, here, the logic “0” (base) and the logic “1” (pattern) are mixed in the winged qualifier DA p . At this time,
Since the edge part of the point of interest A px may be near the longitudinal end part, the bit data in the testers DB p and DC p are inspected at the same time. Here, since both the testers DB p and DC p are logical “0” (base), there is still a possibility that the edge part of the point of interest A px is the longitudinal end part. Therefore, the bit data in the linear tester C px is further examined. Here, since at least a part (or all) of the tester C px includes a bit of logic “0” (ground), it is determined that the edge portion at the point of interest A px is near the longitudinal end portion as a final determination. The line width of the edge part of the point A px is further ΔL (total 2 · ΔL)
Only fatten.
【００２６】図５（Ｃ）、（Ｄ）はラインパターンＰＡ
の２本を間隔Ｌで平行に並べた場合である。２本のライ
ンパターンＰＡの長さはともに６Ｌである。図５（Ｃ）
のように２本のラインパターンＰＡのうち右側のパター
ンの左エッジに着目点Ａpxが位置すると、検定子Ｂpxは
全て論理「１」であるので、着目点Ａpxのエッジ部は孤
立的ではないと判断される。同時に、羽根状検定子ＤＡ
p 、ＥＡp 内も全て論理「１」であるので、着目点Ａpx
のエッジ部は長手終端部でもないと判断される。従っ
て、図５（Ｃ）中の着目点Ａpxの位置では、パターンの
線幅は変更されない。5C and 5D are line patterns PA.
2 are arranged in parallel at the interval L. The lengths of the two line patterns PA are both 6L. Figure 5 (C)
When the point of interest A px is located at the left edge of the pattern on the right side of the two line patterns PA as shown in (1), all the testers B px are logic "1", so the edge part of the point of interest A px is isolated. Is not determined. At the same time, winged qualifier DA
Since all of p and EA p are logical "1", the point of interest A px
It is judged that the edge portion of is not the longitudinal end portion. Therefore, the line width of the pattern is not changed at the position of the target point A px in FIG.
【００２７】さらに、図５（Ｄ）のように着目点Ａpxが
位置すると、検定子Ｂpx内には論理「０」と「１」とが
混在するので、着目点Ａpxのエッジ部は孤立的ではない
と判断する。このとき、羽根状検定子ＤＡp は論理
「０」を含み、かつ検定子ＤＢp 、ＤＣp は全て論理
「０」、かつ直線状検定子Ｃpxは論理「０」を含むの
で、着目点Ａpxのエッジ部は長手終端部と判断され、線
幅をΔＬだけ太らせる補正を行う。Further, when the point of interest A px is located as shown in FIG. 5D, logic "0" and "1" are mixed in the tester B px , so that the edge portion of the point of interest A px is Judge that it is not isolated. At this time, the winged tester DA p contains a logic “0”, the testers DB p and DC p all contain a logic “0”, and the linear tester C px contains a logic “0”. The edge portion of A px is judged to be the longitudinal end portion, and the line width is corrected by thickening by ΔL.
【００２８】図６（Ａ）、（Ｂ）は幅Ｌ、間隔Ｌのライ
ンパターンが９０°のコーナーを形成する２つのパター
ンＰＭ、ＰＮの例である。図６（Ａ）の場合、検定子Ｂ
px内は全て論理「０」であるので、着目点Ａpxのエッジ
部は孤立的であると判断され、そのエッジ部をΔＬだけ
拡張する。このとき、羽根状検定子ＤＡp 内には「０」
が含まれるので、検定子ＤＢp 、ＤＣp についても検査
するが、検定子ＤＢp が「１」を含むので、結局着目点
Ａpxのエッジ部はパターンＰＮの長手終端部とは判断さ
れない。従って、合計の補正量（線幅の太らせ量）は、
ΔＬ（孤立的と判断された分）となる。FIGS. 6A and 6B are examples of two patterns PM and PN in which a line pattern having a width L and an interval L forms a 90 ° corner. In the case of FIG. 6 (A), the tester B
Since all the pixels in px are logic "0", it is determined that the edge portion of the point of interest A px is isolated and the edge portion is expanded by ΔL. At this time, “0” is present in the winged qualifier DA p .
, The tester DB p and DC p are also checked. However, since the tester DB p contains “1”, the edge portion of the point of interest A px is not judged to be the longitudinal end portion of the pattern PN. Therefore, the total correction amount (line width thickening amount) is
ΔL (the amount that is determined to be isolated).
【００２９】また、図６（Ｂ）の場合、検定子Ｂpx内に
は「１」が含まれるので、着目点Ａ pxのエッジ部は孤立
的ではないと判断される。この図６（Ｂ）のときも、図
６（Ａ）と同様に、羽根状検定子ＤＡp は「０」を含
み、かつ検定子ＤＢP 、ＤＣP には「１」が含まれない
（全て「０」）が、直線状検定子ＣPX内は全て「１」で
あるので、着目点ＡPXのエッジ部はパターンＰＭの長手
終端部とは判断されない。従って、図６（Ｂ）の場合、
着目点ＡPXのエッジ部は孤立でも長手終端部でもないの
で、線幅の補正は行わない。Further, in the case of FIG. 6 (B), the tester BpxWithin
Since "1" is included in pxEdge part is isolated
It is judged that it is not appropriate. Also in the case of FIG. 6 (B),
Similar to 6 (A), winged tester DApIncludes "0"
Mi and Katsura DBP, DCPDoes not include "1"
(All "0") is a linear tester CPXAll inside is "1"
Since there is a focus point APXThe edge part of is the length of the pattern PM
It is not judged to be the end part. Therefore, in the case of FIG.
Focus point APXThe edge of the is neither isolated nor a longitudinal end
Therefore, the line width is not corrected.
【００３０】さて、図６（Ｃ）、（Ｄ）は以上と異な
り、検定子テンプレートを今までの状態から時計回りに
９０°回転させたものであり、かつスキャン方向も−Ｙ
方向となっている。図６（Ｃ）の場合、孤立した１本の
ラインパターンＰＡの長手端部のエッジに着目点ＡPXが
位置するが、このとき検定子ＢPX内は全て「０」
（「１」を含まない）ので、着目点ＡPXのエッジ部はと
りあえず孤立と判断され、ΔＬだけ補正される。同時
に、検定子ＤＡP 、ＥＡP 内には共に「０」が含まれる
が、検定子ＤＡP に対してスキャン方向の前後に位置す
る検定子ＤＢP 、ＤＣP を検査すると、これらの検定子
ＤＢP 、ＤＣPはいずれも「１」を含まず、さらに検定
子ＥＡ P に対してスキャン方向の前後に位置する検定子
ＥＢP 、ＥＣP を検査すると、これらの検定子ＥＢP 、
ＥＣP はいずれも「１」を含まない。さらに検定子ＣPX
を検査すると、検定子ＣPXは「０」を含まない（全て
「１」）なので、結局、着目点ＡPXのエッジはラインパ
ターンＰＡの長手方向を規定するエッジと判断される。
ただしこの場合、ライン幅を規定するエッジの長手終端
部ではないので、そのことによる線幅の補正は行わな
い。Now, FIGS. 6C and 6D are different from the above.
The tester template clockwise from the previous state
It is rotated by 90 ° and the scanning direction is -Y
It is the direction. In the case of FIG. 6C, one isolated
Focus point A on the edge of the long end of the line pattern PAPXBut
Located, but at this time the tester BPXAll are "0"
(Not including "1"), so focus point APXThe edge part of
For the time being, it is judged to be isolated and corrected by ΔL. simultaneous
And the tester DAP, EAP"0" is included in both
But the tester DAPAre located before and after the scanning direction
Qualifier DBP, DCPInspect these testers
DBP, DCPDoes not include "1", and further test
Child EA PTesters located before and after the scan direction
EBP, ECP, Then these qualifiers EBP,
ECPDoes not include "1". Furthermore, the tester CPX
, Then the tester CPXDoes not include "0" (all
Since it is "1")PXEdge of the line
It is determined that the edge defines the longitudinal direction of the turn PA.
However, in this case, the longitudinal end of the edge that defines the line width
Since it is not a part, do not correct the line width due to that.
Yes.
【００３１】従って、着目点ＡPXのエッジ部における線
幅（ここでは長さ）はそのエッジ部が孤立した部分であ
ることから、＋Ｙ方向（スキャン方向の−Ｙ方向の逆方
向）に＋ΔＬ（孤立的と判断された分）だけ拡張され
る。次に、図６（Ｄ）のように、幅Ｌ、長さ６Ｌの２本
のラインパターンＰＡ、ＰＢが、Ｔの字状に間隔Ｌだけ
離れて位置している場合を考える。このとき、図６
（Ｃ）のように検定子テンプレートを−Ｙ方向にスキャ
ンし、着目点がパターンＰＡの長手端部のエッジにきた
ものとする。このとき、検定子ＢPXは「１」を含むの
で、着目点のエッジは孤立でないと判断される。また、
検定子ＣPX、ＤＡP 、ＤＢP 、ＤＣP 、ＥＡP 、Ｅ
ＢP 、ＥＣP の各状態は図６（Ｃ）と同じであり、従っ
てパターンＰＡ、ＰＢの全体からみて、着目点ＡPXのエ
ッジは長手終端でもないと判断する。従って、図６
（Ｄ）の着目点ではパターンは補正されない。Therefore, since the line width (length in this case) at the edge portion of the point of interest A PX is an isolated portion of the edge portion, + ΔL (in the + Y direction (the opposite direction of the -Y direction of the scanning direction)). It is expanded only by the amount determined to be isolated). Next, as shown in FIG. 6D, consider a case where two line patterns PA and PB having a width L and a length 6L are located at a distance L in a T shape. At this time, FIG.
It is assumed that the tester template is scanned in the -Y direction as shown in (C) and the point of interest comes to the edge of the longitudinal end of the pattern PA. At this time, since the tester B PX includes “1”, it is determined that the edge of the point of interest is not isolated. Also,
Qualifiers C PX, DA P, DB P , DC P, EA P, E
The respective states of B P and EC P are the same as those in FIG. 6C, and therefore, it is determined that the edge of the point of interest A PX is not the longitudinal end when viewed from the entire patterns PA and PB. Therefore, FIG.
The pattern is not corrected at the point of interest in (D).
【００３２】以上のアルゴリズムを整理すると以下のよ
うになる。 （Ａ）孤立判断 楕円状検定子ＢPX内に「１」を含まないとき。 （Ｂ）長手終端判断 第１判断 検定子ＤＡP が「０」を含み、かつ検定子ＤＢP 、ＤＣ
P が「１」を含まず、かつ検定子ＣPXが「０」を含むと
き。The following is a summary of the above algorithms. (A) Judgment of isolation When “1” is not included in the elliptic tester B PX . (B) Long-Terminal Termination Judgment First Judgment The qualifier DA P contains “0” and the qualifiers DB P , DC
When P does not contain "1" and the tester C PX contains "0".
【００３３】第２判断 検定子ＥＡP が「０」を含み、かつ検定子ＥＢP 、ＥＣ
P が「１」を含まず、かつ検定子ＣPXが「０」を含むと
き。 以上の長手終端判断はかの少なくとも一方が成立す
れば、着目点のエッジ部は長手終端近傍と判断される。
ただし、の両方が同時に成立しても修正量（拡張
量）を倍にする必要はない。Second judgment tester EA P contains "0", and tester EB P , EC
When P does not contain "1" and the tester C PX contains "0". If at least one of the above judgments of the longitudinal end is established, the edge portion of the point of interest is judged to be near the longitudinal end.
However, even if both of the above are satisfied at the same time, it is not necessary to double the correction amount (expansion amount).
【００３４】以上のような修正を、図４に示した検定子
テンプレートを＋Ｘ、−Ｘ、＋Ｙ、−Ｙの４方向にスキ
ャンして実行した結果を図７に示す。この際各方向のス
キャン時には、検定子テンプレートは回転した位置関係
となり、直線検定子ＣPXがスキャンの前方を向くように
設定される。図７（Ａ）は図５（Ａ）、（Ｂ）及び図６
（Ｃ）に示す孤立ラインパターンＰＡの修正後の形状を
示す。図７（Ａ）においてパターンＰＡの長手方向の中
央部分は線幅がＬからＬ＋２ΔＬに拡張され、長手終端
部から長さ３Ｌ／２の部分は線幅がＬからＬ＋４ΔＬに
拡張される。さらに長手方向の終端エッジも、長手方向
にΔＬだけ修正される。この結果、修正後のパターンは
全長が６Ｌ＋２ΔＬに拡張される。FIG. 7 shows a result of executing the above correction by scanning the test template shown in FIG. 4 in four directions of + X, -X, + Y, and -Y. At this time, during scanning in each direction, the calibrator template has a rotated positional relationship, and the linear calibrator C PX is set to face the front of the scan. FIG. 7 (A) is shown in FIG. 5 (A), (B) and FIG.
The shape after correction of the isolated line pattern PA shown in (C) is shown. In FIG. 7A, the central portion of the pattern PA in the longitudinal direction has a line width expanded from L to L + 2ΔL, and the portion having a length of 3L / 2 from the longitudinal end portion has a line width expanded from L to L + 4ΔL. Furthermore, the longitudinal terminating edge is also modified by ΔL in the longitudinal direction. As a result, the length of the corrected pattern is expanded to 6L + 2ΔL.
【００３５】図７（Ｂ）は図５（Ｃ）、（Ｄ）に示した
２本の平行なラインパターンＰＡの修正後の形状を示
す。図７（Ｂ）に示すように、２本のラインパターンの
間隔（スペース部）の値Ｌは修正後も保存され、２本の
ラインパターンはともに孤立性の高いエッジ側が特に強
く拡張される。ここでも２本のラインパターンの全長は
６Ｌ＋２ΔＬに伸びる。この２本のラインパターンは、
その１本についてみると、Ｘ方向に関して非対称に拡張
されるが、２本のラインパターンを一体のパターンとし
てみると、Ｘ方向の対称性は保たれている。従って、２
本のラインパターンのうち例えば左側のラインパターン
は左側のエッジが全体にΔＬだけ拡張され、長手終端部
近傍ではさらにΔＬだけ（計２ΔＬ）拡張される。従っ
て、図７（Ｂ）の場合、長手終端部での線幅はＬ＋３Δ
Ｌに修正される。FIG. 7B shows the shape of the two parallel line patterns PA shown in FIGS. 5C and 5D after the correction. As shown in FIG. 7B, the value L of the interval (space portion) between the two line patterns is preserved even after the correction, and the two line patterns are particularly strongly expanded on the edge side having high isolation. Here again, the total length of the two line patterns extends to 6L + 2ΔL. These two line patterns are
Looking at one of them, it is expanded asymmetrically in the X direction, but when looking at the two line patterns as an integrated pattern, the symmetry in the X direction is maintained. Therefore, 2
For example, in the line pattern on the left side of the book, the left side edge is entirely expanded by ΔL, and is further expanded by ΔL (a total of 2ΔL) in the vicinity of the longitudinal end portion. Therefore, in the case of FIG. 7B, the line width at the longitudinal end is L + 3Δ.
Corrected to L.
【００３６】図７（Ｃ）は、図６（Ａ）、（Ｂ）に示し
た２つのＬ字状のパターンＰＮ、ＰＭの修正後の形状を
示す。まず２つのパターンＰＮ、ＰＭの間のスペース部
（設計間隔Ｌ）を規定するエッジのうち、長手終端部近
傍以外は修正されない。そしてパターンＰＮ、ＰＭの長
手終端近傍では、互いに対向する内側のエッジ部がΔＬ
だけ拡張される。またパターンＰＮ、ＰＭの長手終端を
規定する各エッジ部も、その長手方向にΔＬだけ拡張さ
れる。さらにパターンＰＮの左側と上側の各エッジは全
長に渡ってΔＬだけ拡張され、その各エッジの長手終端
部側の３Ｌ／２の部分はさらにΔＬだけ太らせられる。
同様にパターンＰＭの右側と下側のエッジに関しては、
その長手終端部近傍で２ΔＬで一様に、又はΔＬと２Δ
Ｌの段階状に修正される。段階状にパターンエッジが拡
張される場合、図４の検定子テンプレートの条件ではΔ
Ｌの拡張はエッジ方向にＬ／２に渡って行われ、２ΔＬ
の拡張はエッジ方向にＬに渡って行われる。FIG. 7C shows the corrected L-shaped patterns PN and PM shown in FIGS. 6A and 6B. First, of the edges that define the space portion (design distance L) between the two patterns PN and PM, the edges other than the vicinity of the longitudinal end portion are not modified. In the vicinity of the longitudinal ends of the patterns PN and PM, the inner edge portions facing each other are ΔL.
Only extended. Further, the respective edge portions that define the longitudinal ends of the patterns PN and PM are also expanded in the longitudinal direction by ΔL. Further, the left and upper edges of the pattern PN are expanded by ΔL over the entire length, and the 3L / 2 portion on the longitudinal terminal end side of each edge is further thickened by ΔL.
Similarly, regarding the right and lower edges of the pattern PM,
Uniformly with 2ΔL or ΔL and 2Δ near its longitudinal end
It is modified in a stepwise manner of L. When the pattern edge is expanded stepwise, Δ is satisfied under the condition of the test template in FIG.
The expansion of L is performed over L / 2 in the edge direction, and 2ΔL
Is performed over L in the edge direction.
【００３７】図７（Ｄ）は図６（Ｄ）のパターンＰＡ、
ＰＢの修正後の形状を示す。ここでもパターンＰＡは幅
方向（Ｘ方向）に関して図７（Ａ）のように修正される
が、長手方向に関してはパターンＰＢに隣接した側のエ
ッジ部は何も修正しない。パターンＰＢについては、長
手方向について２ΔＬだけ修正され、パターンＰＢのパ
ターンＰＡと反対側のエッジ（同図中で上側のエッジ）
については全長に渡ってΔＬだけ修正され、さらに長手
終端近傍ではΔＬだけ修正される。またパターンＰＢの
下側のエッジでは隣接してパターンＰＡが存在するの
で、そのエッジの全長の中央部分は何も修正されない。FIG. 7D shows the pattern PA of FIG.
The shape after correction of PB is shown. Again, the pattern PA is modified in the width direction (X direction) as shown in FIG. 7A, but in the longitudinal direction, the edge portion adjacent to the pattern PB is not modified. The pattern PB is modified by 2ΔL in the longitudinal direction, and the edge of the pattern PB opposite to the pattern PA (upper edge in the figure).
Is corrected by ΔL over the entire length, and further by ΔL near the longitudinal end. Further, since the pattern PA exists adjacent to the lower edge of the pattern PB, the central portion of the entire length of the edge is not modified.
【００３８】以上のように、本発明によるアルゴリズム
に従うと、図１のような特殊な照明方を採用した投影露
光装置を用いたとしても、ウェハＷ上に転写される解像
限界程度の線幅の微細パターンは先細りもなく、設計値
通りになる。そこで、上述の原理に従った具体的な装置
の一例を以下の実施例で説明する。As described above, according to the algorithm of the present invention, even if the projection exposure apparatus employing the special illumination method as shown in FIG. 1 is used, the line width transferred to the wafer W is about the resolution limit. There is no taper of the fine pattern, and it is as designed. Therefore, an example of a specific device according to the above principle will be described in the following embodiments.
【００３９】[0039]
【実施例】図８は本発明の実施例によるマスク（レチク
ル）製造システムを模式的に表したブロック図である。
一般に縮小投影露光装置（ステッパー等）で使われるマ
スクはレチクルと呼ばれ、レチクルにはその縮小率の逆
数倍だけ拡大されたパターンが形成される。レチクルの
製造にあたっては、磁気テープに記録された形成すべき
パターンのＣＡＤ情報（設計データ）がテープリーダ
（ＭＴＲ）１で読み出され、その情報はビットイメージ
展開用のハードウエアロジック（展開手段）２によって
２値化されたイメージ（画像）に変換される。そのビッ
トイメージ情報はフレームメモリ３に蓄積されるが、レ
チクル上の全面のイメージが一度に変換されるのではな
く、ある一部分の局所領域（例えば５ｍｍ角）毎に変換
される。この局所領域は電子ビーム（ＥＢ）露光装置４
のビーム走査によって一度に露光できる基板Ｍ上の大き
さに対応している。そして、１つの局所領域の露光が終
わったら、隣りの局所領域が露光エリア内に入るよう
に、感応性の基板Ｍを保持するステージ７をステージ制
御系６によって精密に一定量だけ送るのである。同時に
フレームメモリ３には、隣りの局所領域内のパターンに
対応したビットイメージが変換されて蓄積されている。
ビーム制御系５はフレームメモリ３からのビットイメー
ジのデータに応じて、電子ビームのスポットを基板Ｍ上
の定められた点（画素）に照射するか否かを、ビーム走
査中に高速に切り替えていく。電子ビームによる基板Ｍ
へのパターン描画には、ラスタースキャン、ベクタース
キャン、可変矩形ビーム等、いくつかの方式が実用化さ
れているが、いずれの場合も、パターンのＣＡＤ情報は
フレームメモリ３上にビットイメージとして展開されて
いる。そこで本実施例では、フレームメモリ３に展開さ
れた設計上のビットイメージに対して所望の修正を行う
ための修正装置（ハードウエアとソフトウエア）１０を
付加した。FIG. 8 is a block diagram schematically showing a mask (reticle) manufacturing system according to an embodiment of the present invention.
Generally, a mask used in a reduction projection exposure apparatus (stepper etc.) is called a reticle, and a pattern enlarged by a reciprocal number of the reduction rate is formed on the reticle. In manufacturing a reticle, CAD information (design data) of a pattern to be formed recorded on a magnetic tape is read by a tape reader (MTR) 1, and the information is a hardware logic (expansion means) for expanding a bit image. It is converted into an image (image) binarized by 2. The bit image information is stored in the frame memory 3, but the image of the entire surface of the reticle is not converted at once, but is converted for each partial local area (for example, 5 mm square). This local region is an electron beam (EB) exposure device 4
This corresponds to the size on the substrate M that can be exposed at one time by scanning the beam. When the exposure of one local area is completed, the stage control system 6 precisely feeds the stage 7 holding the sensitive substrate M so that the adjacent local area is within the exposure area. At the same time, the bit image corresponding to the pattern in the adjacent local area is converted and stored in the frame memory 3.
The beam control system 5 switches at high speed during beam scanning whether to irradiate a spot (pixel) on the substrate M with a spot of an electron beam according to the bit image data from the frame memory 3. Go Substrate M by electron beam
Several methods such as raster scan, vector scan, and variable rectangular beam have been put to practical use for pattern drawing on the pattern. In either case, the CAD information of the pattern is developed as a bit image on the frame memory 3. ing. Therefore, in the present embodiment, a correction device (hardware and software) 10 for making a desired correction to the designed bit image developed in the frame memory 3 is added.
【００４０】フレームメモリ３内には、１画面分の画素
として例えば５万×５万個分用意されている。従って、
ＥＢ露光装置４の１回の露光エリアを５ｍｍ角とする
と、フレームメモリ３内の１画素（ビット）は基板Ｍ上
で０．２μｍ角に相当し、さらにこの基板Ｍがレチクル
として１／５縮小ステッパーに搭載されると、その１画
素はウエハ上で０．０４μｍ角に相当する。今、ウエハ
上で要求されている最小線幅が０．４μｍとすると、こ
れはレチクル上では２μｍになり、ビットイメージ上で
は１０画素分に相当する。In the frame memory 3, for example, 50,000 × 50,000 pixels are prepared as pixels for one screen. Therefore,
If one exposure area of the EB exposure device 4 is 5 mm square, one pixel (bit) in the frame memory 3 corresponds to 0.2 μm square on the substrate M, and this substrate M is reduced to 1/5 as a reticle. When mounted on a stepper, one pixel corresponds to 0.04 μm square on the wafer. If the minimum line width required on the wafer is 0.4 μm, this is 2 μm on the reticle, which corresponds to 10 pixels on the bit image.
【００４１】通常、レチクル上のパターン要素の多く
は、ビットイメージ内の画素の配列方向（ＸＹ方向）と
平行なエッジで構成され、４５°（１３５°）等の傾い
たエッジは少ない。また、以下の説明では、パターン要
素はレチクル上でクロム等の遮光層として形成されるも
のとし、遮光層となる画素内には論理値「１」が記憶さ
れ、それ以外の透明部となる画素内には論理値「０」が
記憶されるものとする。従って、基板Ｍの表面にクロム
層が蒸着され、さらにその上に電子ビーム用のポジタイ
プのレジストが塗布されている場合、ビーム制御系５は
フレームメモリ３からの画素の値が「１」のときはビー
ムスポットのその位置での照射をオフにし、「０」のと
きはスポット照射をオンにする。Usually, most of the pattern elements on the reticle are composed of edges parallel to the pixel arrangement direction (XY direction) in the bit image, and there are few inclined edges such as 45 ° (135 °). Further, in the following description, it is assumed that the pattern element is formed as a light-shielding layer of chrome or the like on the reticle, and a logical value “1” is stored in the pixel which becomes the light-shielding layer, and the pixel which becomes the transparent portion other than that. It is assumed that the logical value "0" is stored therein. Therefore, when a chromium layer is vapor-deposited on the surface of the substrate M and a positive type resist for electron beam is further applied thereon, the beam control system 5 determines that the pixel value from the frame memory 3 is "1". Turns off the irradiation of the beam spot at that position, and turns on the spot irradiation when it is "0".
【００４２】さて、図９は本発明のパターン作成システ
ムに対応し、図８中の修正装置１０の概略的な構成を示
すブロック図である。フレームメモリ３上に展開された
１画面分のビットイメージのデータは、「０」、「１」
のシリアルデータに変換されて端子ＴＰに印加される。
フレームメモリ３から読み出されたビットシリアルなデ
ータは端子ＴＰとスイッチＳＷ１を介して切り出し窓用
のシフトレジスタ群ＳＲ１の初段のシフトレジスタＷＲ
１に入力する。このシフトレジスタＷＲ１からの出力デ
ータは、次のシフトレジスタ群ＳＲ２の初段のシフトレ
ジスタＤＲ１に入力する。そして、シフトレジスタＤＲ
１の出力データは再びシフトレジスタ群ＳＲ２の２段目
のシフトレジスタＷＲ２に入力する。こうして、フレー
ムメモリ３からのビットシリアルなデータは、各シフト
レジスタＷＲ１、ＤＲ１、ＷＲ２、ＤＲ２、・・・ＷＲ
ｍ、ＤＲｍの順に次々に１ビットずつシフトされてい
く。Now, FIG. 9 is a block diagram showing a schematic configuration of the correction device 10 in FIG. 8 corresponding to the pattern forming system of the present invention. The data of the bit image for one screen expanded on the frame memory 3 is "0", "1".
Is converted into serial data and applied to the terminal TP.
The bit serial data read from the frame memory 3 is, via the terminal TP and the switch SW1, the shift register WR at the first stage of the shift register group SR1 for the clipping window.
Enter 1. The output data from the shift register WR1 is input to the first-stage shift register DR1 of the next shift register group SR2. And the shift register DR
The output data of 1 is input again to the second-stage shift register WR2 of the shift register group SR2. In this way, the bit-serial data from the frame memory 3 is transferred to each shift register WR1, DR1, WR2, DR2, ... WR.
One bit is sequentially shifted in the order of m and DRm.
【００４３】ここで、シフトレジスタ群ＳＲ１の各シフ
トレジスタＷＲ１〜ＷＲｍのビット数ｂｗは、４０ビッ
ト〜６０ビット程度に定められ、シフトレジスタ群ＳＲ
２の各シフトレジスタＤＲ１〜ＤＲｍのビット数はいず
れもｎ−ｂｗに定められる。すなわち、シフトレジスタ
ＷＲ１とＤＲ１とのビット数の合計が１画面内の１ライ
ン分のビット数ｎ（例えば５０，０００）に等しくなる
ように設定される。また、各シフトレジスタ群ＳＲ１、
ＳＲ２を構成するシフトレジスタＷＲｍ、ＤＲｍの段数
ｍは、シフトレジスタＷＲ１〜ＷＲｍのビット数ｂｗと
等しく定められ、ビット数ｂｗが４０のときはｍ＝４０
である。これは、シフトレジスタ群ＳＲ１による切り出
し窓（ｂｗ×ｂｗビット）をビットイメージ上で正方形
にするためであるが、必ずしも正方形である必要はな
い。Here, the number of bits bw of each shift register WR1 to WRm of the shift register group SR1 is set to about 40 to 60 bits, and the shift register group SR is set.
The number of bits of each of the two shift registers DR1 to DRm is set to n-bw. That is, the total bit number of the shift registers WR1 and DR1 is set to be equal to the bit number n (for example, 50,000) for one line in one screen. In addition, each shift register group SR1,
The number of stages m of the shift registers WRm and DRm forming SR2 is set equal to the number of bits bw of the shift registers WR1 to WRm, and when the number of bits bw is 40, m = 40.
Is. This is to make the clipping window (bw × bw bits) by the shift register group SR1 square on the bit image, but it is not necessarily square.
【００４４】さて、切り出し窓内の着目点Ａpxに相当す
る中心ビットのシリアルデータＤＣｏは、所定ビット数
分だけ遅延させるシフトレジスタ１００によって遅延さ
れたシリアルデータＤＣｏ’となってオア回路１０４に
入力する。一方、切り出し窓内の複数の検定用ビットか
らのシリアルデータの群ＤＣｓとデータＤＣｏは、図４
のようなテンプレートを有する検定ロジック回路１０２
に入力し、ここで着目する中心ビットに位置するパター
ンエッジに修正を加えるかどうかが判断され、修正が必
要なときはビット単位で修正データ（論理値「１」か
「０」のいずれか一方）ＤＰをオア回路１０４に出力す
る。オア回路１０４は、設計上のオリジナルのビットイ
メージデータ（ＤＣｏ’）と修正部分のみのデータ（Ｄ
Ｐ）との論理和を取り、その修正結果のシリアルデータ
を、少なくとも２画面分のフレームメモリ１１０Ａと書
き込み、読み出し制御部１１０Ｂとで構成される一時記
憶部１１０に出力する。Now, the serial data DCo of the central bit corresponding to the point of interest A px in the clipping window becomes serial data DCo 'delayed by the shift register 100 for delaying by a predetermined number of bits, and is input to the OR circuit 104. To do. On the other hand, the group DCs of serial data and the data DCo from a plurality of verification bits in the cutout window are shown in FIG.
Logic circuit 102 having a template such as
It is determined whether or not to correct the pattern edge located at the center bit of interest, and when correction is required, the correction data is added in bit units (either logical value "1" or "0"). ) DP is output to the OR circuit 104. The OR circuit 104 uses the original bit image data (DCo ') and the data (D
P) and the serial data of the correction result is written to the frame memory 110A for at least two screens and is output to the temporary storage unit 110 configured by the read control unit 110B.
【００４５】先にも述べたように検定子テンプレートと
ビットイメージとは、＋Ｘ，−Ｘ，＋Ｙ，−Ｙの計４方
向について相対スキャンを行う必要がある。そこで本実
施例では、例えば＋Ｘ方向のスキャンによる修正につい
ては、フレームメモリ３からスイッチＳＷ１を介してビ
ットイメージデータを読み込む際に行い、その修正結果
を一時記憶部１１０のフレームメモリ１１０Ａの１画面
目に一時的に格納する。そして、次に−Ｘ方向のスキャ
ンによって修正を行うときは、スイッチＳＷ１を図示の
状態から切り換えて、その一時記憶部１１０からのビッ
トイメージデータの読み出し方が−Ｘ方向となるように
制御し、再び切り出し窓を通して修正されたデータをメ
モリ１１０Ａの２画面目に記憶する。＋Ｙ方向、−Ｙ方
向のスキャン時も同様である。As described above, the tester template and the bit image need to be subjected to relative scanning in a total of four directions of + X, -X, + Y, -Y. Therefore, in this embodiment, for example, the correction by scanning in the + X direction is performed when the bit image data is read from the frame memory 3 through the switch SW1, and the correction result is displayed on the first screen of the frame memory 110A of the temporary storage unit 110. Temporarily stored in. Then, when the correction is performed by scanning in the −X direction next, the switch SW1 is switched from the state shown in the figure, and the reading of the bit image data from the temporary storage unit 110 is controlled to be in the −X direction. The corrected data is again stored in the second screen of the memory 110A through the cutout window. The same applies when scanning in the + Y direction and the −Y direction.
【００４６】４つのスキャンモードは同時にはできない
ので、結局、一時記憶部１１０からの１画面分のビット
シリアルデータの読み出しは２画面分のメモリを順次切
り替えて合計３回行われる。このように１画面当たり４
回のスキャンが必要なのは、本実施例における検定ロジ
ック回路１０２の特性によるものである。従って、検定
ロジックのアルゴリズムを工夫すれば、１回のスキャン
のみで２次元に修正された修正データを得ることは可能
である。Since the four scan modes cannot be performed at the same time, the reading of the bit serial data for one screen from the temporary storage unit 110 is eventually performed three times in total by sequentially switching the memories for two screens. Thus, 4 per screen
The necessity of scanning twice is due to the characteristics of the verification logic circuit 102 in this embodiment. Therefore, if the algorithm of the verification logic is devised, it is possible to obtain the corrected data corrected in two dimensions only by one scan.
【００４７】こうして、１回のスキャン方向について一
時記憶部１１０に格納された修正ビットイメージデータ
は、スイッチＳＷ２とスイッチＳＷ１と介してビットシ
リアルなデータとなって再びシフトレジスタ群ＳＲ１に
送られ、別のスキャン方向について同様の修正が行われ
る。こうして４方向のスキャンが終了すると、一時記憶
部１１０内の最終的な修正ビットイメージデータ（シリ
アル）はスイッチＳＷ２を介してフレームメモリ３へ戻
される。以上によりフレームメモリ３内の設計データに
基づいたビットイメージは、所定のパターン修正が行わ
れた後のビットイメージに変換される。In this way, the modified bit image data stored in the temporary storage unit 110 for one scanning direction becomes bit serial data via the switch SW2 and the switch SW1 and is sent again to the shift register group SR1. Similar corrections are made for the scan direction of. When the scanning in the four directions is completed in this way, the final corrected bit image data (serial) in the temporary storage unit 110 is returned to the frame memory 3 via the switch SW2. As described above, the bit image based on the design data in the frame memory 3 is converted into the bit image after the predetermined pattern correction.
【００４８】尚、実際のレチクル製造時には、以上のよ
うな修正作業（ＭＴＲ１→展開手段２→フレームメモリ
３→修正装置１０→フレームメモリ３）を各画面毎に繰
り返して行い、各画面毎に得られた修正ビットイメージ
データを、フレームメモリ３内から別のＭＴＲへ順次転
送しておき、ＥＢ露光装置４による基板Ｍへの描画時
に、その別のＭＴＲから画面毎に修正ビットイメージデ
ータをフレームメモリ３へ読み出すようにする。In the actual manufacture of the reticle, the above-described correction work (MTR1 → expansion means 2 → frame memory 3 → correction device 10 → frame memory 3) is repeated for each screen to obtain the value for each screen. The corrected bit image data thus obtained is sequentially transferred from the frame memory 3 to another MTR, and at the time of drawing on the substrate M by the EB exposure device 4, the corrected bit image data is transferred from the other MTR to the frame memory for each screen. Read to 3.
【００４９】以上、図９のブロック図は概略的なもので
あり、実際はシフトレジスタ群ＳＲ１、ＳＲ２のシフト
動作、検定ロジック回路１０２の検定タイミング、ある
いはフレームメモリ３、一時記憶部１１０の各アドレス
指定タイミング等を統括的にコントロールするためのプ
ロセッサーやクロックジェネレータが用意されている。As described above, the block diagram of FIG. 9 is a schematic one. Actually, the shift operation of the shift register groups SR1 and SR2, the verification timing of the verification logic circuit 102, or the address designation of the frame memory 3 and the temporary storage unit 110 is performed. A processor and a clock generator are provided to control the timing, etc. centrally.
【００５０】図１０は、図９のシフトレジスタ群ＳＲ１
による切り出し窓を表し、図１０中の１つの枡目がシフ
トレジスタ上の１ビットに相当し、ここでは左上隅のビ
ットがシフトレジスタＷＲ１の１ビット目に対応する。
この切り出し窓はＸ方向に４１ビット、Ｙ方向に４１ビ
ットで構成されるため、図９のシフトレジスタＷＲ１、
ＷＲ２─ＷＲｍはいずれも４１ビットであり、その段数
ｍも４１である。■印で示した着目点（ビット）Ａ
PXは、切り出し窓の画素配列を左上隅の画素を原点
（１、１）としたＸＹ座標系で規定したとき、座標（２
１、２１）に設定される。また、図１０は、図４で示し
た検定子用テンプレートを着目ビットＡPXを中心に１８
０°回転させたものである。従って直線状検定子ＣPXは
着目点ＡPXの左側に位置する。これは、切り出し窓内に
現れるビットイメージが、図１０中で常に左から右へ
（＋Ｘ方向へ）１ビットずつシフトしていくからであ
る。FIG. 10 shows the shift register group SR1 of FIG.
Represents a cutout window, and one square in FIG. 10 corresponds to one bit on the shift register, and the bit at the upper left corner corresponds to the first bit of the shift register WR1.
Since this cutout window is composed of 41 bits in the X direction and 41 bits in the Y direction, the shift register WR1 of FIG.
Each of WR2 to WRm has 41 bits, and the number of stages m thereof is 41. Point of interest (bit) A marked with ■
When the pixel array of the clipping window is defined in the XY coordinate system with the pixel at the upper left corner as the origin (1, 1), the PX coordinates (2
1, 21) is set. Further, FIG. 10, the test child template shown in FIG. 4 about the interest bit A PX 18
It was rotated by 0 °. Therefore, the linear tester C PX is located to the left of the point of interest A PX . This is because the bit image appearing in the clipping window is always shifted from left to right (in the + X direction) by 1 bit in FIG.
【００５１】さて本実施例では、解像限界の寸法値Ｌが
ビットイメージ上で１０画素に対応するものとし、エッ
ジの修正量（太らせ量）ΔＬは線幅Ｌの１０〜１５％程
度ということから、１画素分ということにする。そこ
で、切り出し窓内で着目ビットＡPXから−Ｘ方向に１０
ビットの間隔をあけたビット（１０、２１）から窓内の
左側のビット（１、２１）までの１０ビットの直線状領
域を検定子ＣPXとする。この検定子ＣPX内にはＸ方向に
１０ビットが並ぶが、そのうち４つのビット（１、２
１）、（４、２１）、（７、２１）、（１０、２１）を
検定ビットとする。In this embodiment, the size value L of the resolution limit corresponds to 10 pixels on the bit image, and the edge correction amount (thickening amount) ΔL is about 10 to 15% of the line width L. Therefore, one pixel is used. Therefore, 10 in the −X direction from the target bit A PX in the cutout window.
The 10-bit linear region from the bit (10, 21) with the bit spacing to the left bit (1, 21) in the window is designated as the tester C PX . In this tester C PX , 10 bits are lined up in the X direction, of which 4 bits (1, 2
1), (4, 21), (7, 21) and (10, 21) are used as the verification bits.
【００５２】楕円状検定子ＢPXは、着目ビットＡPXから
＋Ｘ方向に１０ビットの間隔をあけた検定ビット（３
２、２１）と、このビット（３２、２１）から＋Ｘ方向
の９番目に位置する検定ビット（４１、２１）とによっ
て、スキャン方向の幅（ほぼＬ）が規定される。さらに
楕円状検定子ＢPXのＹ方向の寸法（ほぼ２Ｌ）は４つの
検定ビット（３４、１１）、（３９、１１）、（３４、
３１）、（３９、３１）によって規定される。その他、
検定子ＢPXの輪郭を規定するために４つの検定ビット
（３２、１６）、（４１、１６）、（３２、２６）、
（４１、２６）が規定される。The elliptic tester B PX is a test bit (3 that is spaced from the target bit A PX in the + X direction by 10 bits.
2, 21) and the verification bit (41, 21) located at the 9th position in the + X direction from this bit (32, 21) define the width in the scanning direction (approximately L). Further, the dimension in the Y direction (approximately 2L) of the elliptical tester B PX is four test bits (34, 11), (39, 11), (34,
31), (39, 31). Other,
Four test bits (32,16), (41,16), (32,26), to define the contour of the tester B PX ,
(41, 26) is defined.
【００５３】羽根状検定子ＤＡP は、図４の寸法に従っ
てＸ方向にＬ／２の幅でＹ方向に３Ｌ／２の長さをしめ
るように、９つの検定ビット（１５、２１）、（１４、
１９）、（１６，１９）、（１３，１６）、（１７，１
６）、（１３，１１）、（１７、１１）（１４、６）、
（１７、６）で輪郭が規定される。羽根状検定子ＥＡ P
を規定する検定ビットは、Ｙ座標値＝２１の中心ライン
に関して検定子ＤＡP と対称に配置され、ビット（１
５、２１）、（１４、２３）、（１６、２３）、（１
３、２６）、（１７、２６）、（１３、３１）、（１
７、３１）、（１４、３６）、（１７、３６）の９つで
構成される。これらの検定ビットのうちビット（１５、
２１）が２つの羽根状検定子ＤＡP 、ＥＡP の重複部で
ある。Wing-like tester DAPAccording to the dimensions in Figure 4
The width of L / 2 in the X direction and the length of 3L / 2 in the Y direction.
So that 9 test bits (15, 21), (14,
19), (16, 19), (13, 16), (17, 1)
6), (13, 11), (17, 11) (14, 6),
The contour is defined by (17, 6). Winged tester EA P
Is the center line of Y coordinate value = 21.
Regarding the tester DAPPlaced symmetrically with the bit (1
5, 21), (14, 23), (16, 23), (1
3, 26), (17, 26), (13, 31), (1
9 out of 7, 31), (14, 36), (17, 36)
Composed. Bits (15,
21) has two winged testers DAP, EAPIn the overlapping part of
is there.
【００５４】さらに４つの円形状検定子ＤＢP 、Ｄ
ＣP 、ＥＢP 、ＥＣP については、本実施例ではいずれ
も１ビットで構成するものとし、その座標値はそれぞれ
（６、３１）、（２６、３１）（６、１１）、（２６、
１１）とする。尚、本実施例では着目ビットＡPX（２
１、２１）にパターンのＹ方向に伸びたエッジが位置し
たか否かを検知するために、着目ビットＡPXの右隣りに
検定ビット（２１、２２）を設定する。従って、着目ビ
ットＡPXが論理「１」（パターン側）で、隣のビット
（２１、２２）が論理「０」（下地側）であるとき、着
目ビットにパターンエッジが位置したと判断できる。Further four circular shape testers DB P , D
C P, EB P, the EC P, in the present embodiment shall constitute one bit either, each coordinate values (6, 31), (26, 31) (6,11), (26,
11). In this embodiment, the bit of interest A PX (2
In order to detect whether or not the edge extending in the Y direction of the pattern is located at (1, 21), the test bit (21, 22) is set to the right of the target bit A PX . Therefore, when the bit A PX of interest is a logic “1” (pattern side) and the adjacent bits (21, 22) are a logic “0” (ground side), it can be determined that the pattern edge is located at the bit of interest.
【００５５】以上の各検定ビットからのシリアルビット
データの群は、図９のようにデータＤＣS として検定ロ
ジック回路１０２へ出力される。検定ロジック回路１０
２内には各検定子の働きに対応したロジック演算器が設
けられている。図１１（Ａ）は楕円状検定子ＢPXを構成
する１０ビットの各データの論理和を算出するノア（Ｎ
ＯＲ）回路２００を示し、図１１（Ｂ）は直線状検定子
ＣPXを構成する４ビットの各データの論理積を算出する
ナンド（ＮＡＮＤ）回路２０２を示す。ノア回路２００
は、入力する１０ビットのデータの全てが「０」（透明
部）になっていれば、出力ＬＧＢを「１」にして、着目
ビットＡPXに位置するパターンエッジ部が図１０中の右
側からみて孤立的であると判定する。同様にナンド回路
２０２は入力する４ビットのうちいずれか１ビットでも
「０」になっていれば、出力ＬＧＣを「１」にして、着
目ビットＡPXに位置するパターンエッジ部が図１０中の
左側からみて孤立的であると判定する。The group of serial bit data from each of the above verification bits is output to the verification logic circuit 102 as data DC S as shown in FIG. Test logic circuit 10
A logic calculator corresponding to the function of each qualifier is provided in 2. FIG. 11 (A) is a NOR (N) that calculates the logical sum of 10-bit data that forms the elliptic tester B PX.
11B shows an OR circuit 200, and FIG. 11B shows a NAND circuit 202 that calculates the logical product of the 4-bit data forming the linear tester C PX . Noah circuit 200
If all of the input 10-bit data is “0” (transparent part), the output LGB is set to “1” and the pattern edge part located at the bit A PX of interest is from the right side in FIG. It is judged to be isolated. Similarly, in the NAND circuit 202, if any one of the four input bits is "0", the output LGC is set to "1", and the pattern edge portion located at the target bit A PX in FIG. Judged to be isolated from the left side.
【００５６】図１１（Ｃ）は着目ビットでのエッジの有
無を検知する回路を示し、着目ビット（２１、２１）か
らのデータＤＣ0 はアンド回路２０３とエクスクルーシ
ブオア（ＥＸオア）回路２０４との一方の入力に印加さ
れる。着目ビットの隣のビット（２２、２１）からのデ
ータはＥＸオア回路２０４の他方の入力に印加され、Ｅ
Ｘオア回路２０４の出力はアンド回路２０３の他方の入
力に印加される。この図１１（Ｃ）の回路において、着
目ビットＡPXが「１」で隣りのビット（２２、２１）が
「０」のとき、ＥＸオア回路２０４は論理「１」を出力
するから、アンド回路２０３の出力ＥＤは「１」にな
る。それ以外の入力条件のとき出力ＥＤは「０」のまま
である。FIG. 11C shows a circuit for detecting the presence / absence of an edge at the bit of interest. Data DC 0 from the bit of interest (21, 21) is supplied to the AND circuit 203 and the exclusive OR (EX OR) circuit 204. Applied to one input. The data from the bit (22, 21) next to the bit of interest is applied to the other input of the EX OR circuit 204, and E
The output of the X-OR circuit 204 is applied to the other input of the AND circuit 203. In the circuit of FIG. 11C, when the focused bit A PX is “1” and the adjacent bits (22, 21) are “0”, the EX OR circuit 204 outputs a logic “1”. The output ED of 203 becomes "1". The output ED remains "0" under other input conditions.
【００５７】図１２は２つの羽根状検定子ＤＡP 、ＥＡ
P の働きをロジックとして表したものである。羽根状検
定子ＤＡP 、ＥＡP はいずれもその領域内に何らかのパ
ターンエッジが存在するか否かを検知すればよいので、
それぞれ９ビット入力のナンド（ＮＡＮＤ）回路２０
５、２０６で構成し、ナンド回路２０５は検定子ＤＡP
内が全てパターン（論理「１」）のときのみ出力ＬＧＤ
ａを「０」にし、何らかの透明部（論理「０」）が混在
するときは出力ＬＧＤａを「１」にする。ナンド回路２
０６も同様に、検定子ＥＡP 内が全てパターンのときの
み出力ＬＧＥａを「０」にし、それ以外のときは「１」
にする。FIG. 12 shows two winged testers DA P and EA.
It represents the function of P as logic. Since the wing-shaped testers DA P and EA P can detect whether or not any pattern edge exists in the area,
NAND circuit 20 each having 9 bits input
5 and 206, and the NAND circuit 205 has a tester DA P.
Output LGD only when the inside is all patterns (logic "1")
When a is set to "0" and some transparent part (logic "0") is mixed, the output LGDa is set to "1". NAND circuit 2
06 likewise, the only output LGEa when all the qualifiers EA P pattern to "0", at other times "1"
To
【００５８】図１３は、図１０にした各検定子からの情
報を総合的に判定するロジック回路を示す。まずエッジ
判定用のアンド回路２０３からの出力信号ＥＤは、２つ
のアンド回路２０７、２０８の夫々の一方の入力に印加
される。アンド回路２０７の他方の入力には、ノア回路
２００からの出力信号ＬＧＢが印加される。従ってアン
ド回路２０７は，着目ビットがエッジ位置と一致して信
号ＥＤが「１」になった時点で、楕円状検定子ＢPX内に
何もパターンがないとして信号ＬＧＢが「１」になって
いるとき、出力ＫＡを「１」にして、そのエッジが孤立
的であることを表す。FIG. 13 shows a logic circuit for comprehensively judging the information from each of the testers shown in FIG. First, the output signal ED from the AND circuit 203 for edge determination is applied to one input of each of the two AND circuits 207 and 208. The output signal LGB from the NOR circuit 200 is applied to the other input of the AND circuit 207. Therefore, the AND circuit 207 changes the signal LGB to "1" when there is no pattern in the elliptic tester B PX at the time when the bit of interest matches the edge position and the signal ED becomes "1". When it is present, the output KA is set to "1" to indicate that the edge is isolated.
【００５９】一方、アンド回路２０８の他方の入力に
は、オア回路２１１を介して、２つのアンド回路２０
９、２１０の出力信号が印加される。４入力のアンド回
路２０９は、インバータ（ＮＯＴ）を介して切り出し窓
内の検定子ＤＢP（６、３１）のデータと、検定子ＤＣ
P （２６、３１）のデータとを入力するとともに、ナン
ド回路２０５の出力信号ＬＧＤａとナンド回路２０２の
出力信号ＬＧＣとを入力し、それら４つの信号の論理積
をオア回路２１１の一方の入力に印加する。同様に、４
入力のアンド回路２１０は、インバータ（ＮＯＴ）を介
して切り出し窓内の検定子ＥＢP （６、１１）のデータ
と検定子ＥＣP （２６、１１）のデータとを入力すると
ともに、ナンド回路２０６の出力信号ＬＧＥａとナンド
回路２０２の出力信号ＬＧＣとを入力し、それら４つの
信号の論理積をオア回路２１１の他方の入力に印加す
る。この２つのアンド回路２０９、２１０は先に原理説
明した長手終端部判断（Ｂ）の、の各条件式を演算
するものである。On the other hand, the other input of the AND circuit 208 is connected to the two AND circuits 20 via the OR circuit 211.
The output signals of 9, 210 are applied. The 4-input AND circuit 209 uses the inverter (NOT) to output the data of the tester DB P (6, 31) in the cutout window and the tester DC.
The output signal LGDa of the NAND circuit 205 and the output signal LGC of the NAND circuit 202 are input together with the data of P (26, 31), and the logical product of these four signals is input to one input of the OR circuit 211. Apply. Similarly, 4
The AND circuit 210 of the input inputs the data of the tester EB P (6, 11) and the tester EC P (26, 11) in the cutout window via the inverter (NOT), and also inputs the NAND circuit 206. Output signal LGEa and the output signal LGC of the NAND circuit 202 are input, and the logical product of these four signals is applied to the other input of the OR circuit 211. The two AND circuits 209 and 210 are for calculating each conditional expression of the judgment of the longitudinal end portion (B) described in principle above.
【００６０】従って、信号ＥＤが「１」のときにオア回
路２１１が「１」を出力していれば、着目ビットＡPXに
位置するエッジ部が長手終端部近傍であるとして、アン
ド回路２０８の出力ＫＢは「１」になる。図１４は、孤
立的なエッジの判定結果を表す信号ＫＡと長手終端部近
傍のエッジの判定結果を表す信号ＫＢとに基づいて、切
り出し窓を介して得られるビットイメージ上の着目ビッ
トのエッジに対して修正ビットデータを印加する回路の
一例を示す。この回路も図９中の検定ロジック回路１０
２内に設けられる。Therefore, if the OR circuit 211 outputs "1" when the signal ED is "1", it is determined that the edge portion located at the bit A PX of interest is near the longitudinal end portion of the AND circuit 208. The output KB becomes "1". FIG. 14 shows the edge of the bit of interest on the bit image obtained through the cutout window based on the signal KA indicating the determination result of the isolated edge and the signal KB indicating the determination result of the edge near the longitudinal terminal end. An example of a circuit for applying the modified bit data is shown. This circuit is also the verification logic circuit 10 in FIG.
It is provided in 2.
【００６１】まず図１４において、信号ＫＡと信号ＫＢ
は、２入力のオア回路２２０を介してダイミング制御回
路２２１へ印加される。オア回路２２０の出力は、さら
にプリセット可能な４ビットのシフトレジスタ２２２の
ＬＳＢ（最下位ビット）にプリセットデータとして印加
されるとともに、スイッチＳＷａを介してシフトレジス
タ２２２の２ビット目にもプリセットデータとして入力
可能となっている。First, in FIG. 14, the signal KA and the signal KB are
Is applied to the dimming control circuit 221 via the 2-input OR circuit 220. The output of the OR circuit 220 is applied as preset data to the LSB (least significant bit) of the 4-bit shift register 222 which can be further preset, and also as preset data to the second bit of the shift register 222 via the switch SWa. Input is possible.
【００６２】先にも述べたように、パターンエッジの太
らせ量ΔＬがビットイメー上で１ビット（１画素）であ
るものとすると、シフトレジスタ２２２のプリセット用
の３つのスイッチＳＷａ、ＳＷｂ、ＳＷｃはいずれも図
１４に示した位置に設定される。このため、長手終端部
の判定結果である信号ＫＢは、通常、アンド回路２２３
によって信号ＫＡとの論理積がとられた後、スイッチＳ
Ｗａを介してシフトレジスタ２２２の２ビット目にプリ
セットデータとして印加される。３つのスイッチＳＷ
ａ、ＳＷｂ、ＳＷｃは太らせ量を意識的に変えたいとき
に、それぞれ図１４の位置から切り替えられる。詳しく
は後で述べることにする。As described above, assuming that the amount ΔL of thickening of the pattern edge is 1 bit (1 pixel) on the bit image, the three switches SWa, SWb, SWc for presetting the shift register 222 are set. Are set to the positions shown in FIG. Therefore, the signal KB, which is the determination result of the longitudinal end portion, is normally the AND circuit 223.
After being ANDed with the signal KA by
It is applied as preset data to the second bit of the shift register 222 via Wa. 3 switch SW
When it is desired to intentionally change the thickening amount, a, SWb, and SWc can be switched from the positions shown in FIG. Details will be described later.
【００６３】さて、図９に示したように、着目ビットＡ
PXからのシリアルビットデータＤＣ 0 は各シフトレジス
タのシフト動作用のクロックパルスＣＫに応答して、１
ビットずつ４ビットのシフトレジスタ１００へ導かれ
る。シフトレジスタ１００を４ビットにしたのは、修正
データ付加用のシフトレジスタ２２２を４ビットにした
からである。そのシフトレジスタ２２２もクロックパル
スＣＫに応答してプリセットされたデータを１ビットず
つＭＳＢ（最上位ビット）側へシフトしていき、ＭＳＢ
からデータが修正データＤＰとしてオア回路１０４へ出
力される。Now, as shown in FIG. 9, the bit A of interest
PXSerial bit data DC from 0Is each shift register
1 in response to the clock pulse CK for the shift operation of the data
Guided to the 4-bit shift register 100 bit by bit
It Modified that the shift register 100 has 4 bits
The shift register 222 for adding data is set to 4 bits
Because. The shift register 222 also has a clock pulse
In response to CK, preset data is not 1 bit
Shift to the MSB (most significant bit) side, MSB
Data is output as correction data DP to the OR circuit 104.
I will be forced.
【００６４】クロックパルスＣＫは装置内の全てのシフ
トレジスタのシフト動作を行うために、常時シフトレジ
スタ２２２にも印加されるので、プリセットされたデー
タはクロックパルスＣＫの４パルス分で全てはき出され
てしまう。プリセットされたデータがはき出された後、
次のプリセット動作が生じるまでシフトレジスタ２２２
内には論理「０」が全ビットに現れるように設定され
る。Since the clock pulse CK is always applied to the shift register 222 in order to perform the shift operation of all the shift registers in the apparatus, the preset data are all output by the four pulses of the clock pulse CK. I will end up. After the preset data is ejected,
Shift register 222 until the next preset operation occurs
A logic "0" is set therein to appear in all bits.
【００６５】そのプリセット動作は制御回路２２１から
のストローブパルスＳＴＢに応答して行われる。制御回
路２２１はオア回路２２０の出力が「０」から「１」に
反転した後で、かつ次のクロックパルスＣＫが発生する
直前に、ストローブパルスＳＴＢを出力する。シフトレ
ジスタ２２２はストローブパルスＳＴＢを受けたときだ
け、プリセット動作を行う。The preset operation is performed in response to the strobe pulse STB from the control circuit 221. The control circuit 221 outputs the strobe pulse STB after the output of the OR circuit 220 is inverted from “0” to “1” and immediately before the next clock pulse CK is generated. The shift register 222 performs the preset operation only when receiving the strobe pulse STB.
【００６６】今、２つの信号ＫＡ、ＫＢのうちいずれか
一方が「０」から「１」に反転した状態を考える。その
場合、制御回路２２１は次のクロックパルスＣＫが発生
する前に、ストローブパルスＳＴＢを出力する。これに
応答して、図１４の３つのスイッチの状態ではシフトレ
ジスタ２２２にＬＳＢ側から「１０００」のデータ列が
プリセットされる。一方、この状態のとき着目ビットＡ
PXにはパターンエッジの最外のビット（論理「１」）が
位置し、シフトレジスタ１００の４ビット内は全て
「０」のはずである。Now, consider a state in which one of the two signals KA and KB is inverted from "0" to "1". In that case, the control circuit 221 outputs the strobe pulse STB before the next clock pulse CK is generated. In response to this, in the state of the three switches in FIG. 14, the shift register 222 is preset with a data string of “1000” from the LSB side. On the other hand, in this state, the bit A of interest
The outermost bit (logic "1") of the pattern edge is located in PX, and all four bits of the shift register 100 should be "0".
【００６７】そして、次のクロックパルスＣＫが発生す
ると、シフトレジスタ１００のＬＳＢには着目ビットＡ
PXのデータ（論理「１」）がシフトされるので、シフト
レジスタ１００内のデータはＬＳＢ側からみて「１００
０」となる。このとき同時にシフトレジスタ２２２もＬ
ＳＢ側からＭＳＢ側へ１ビットだけシフトされているか
ら、シフトレジスタ２２２内のデータはＬＳＢ側からみ
て、「０１００」となる。When the next clock pulse CK is generated, the LSB of the shift register 100 has the bit A of interest.
Since the data of PX (logic “1”) is shifted, the data in the shift register 100 is “100 when viewed from the LSB side.
It becomes "0". At this time, the shift register 222 is also set to L at the same time.
Since one bit is shifted from the SB side to the MSB side, the data in the shift register 222 is “0100” when viewed from the LSB side.
【００６８】こうして順次クロックパルスＣＫが発生す
ると、シフトレジスタ１００がパターンエッジ外周の１
ビット目（論理「１」）をＭＳＢから出力する１シフト
前の段階で、シフトレジスタ２２２は信号ＫＡに対応し
た１ビット分のデータ「１」をＭＳＢ側から出力するこ
とになり、オア回路１０４からはパターンエッジが１画
素分だけ太ったシリアルビットデータが出力される。When the clock pulses CK are sequentially generated in this manner, the shift register 100 shifts to 1 at the outer periphery of the pattern edge.
The shift register 222 outputs the 1-bit data "1" corresponding to the signal KA from the MSB side at the stage before one shift of outputting the bit (logic "1") from the MSB, and the OR circuit 104 Outputs the serial bit data whose pattern edge is thicker by one pixel.
【００６９】また、信号ＫＡ、ＫＢがともに「０」から
「１」になったときは、同様にストローブパルスＳＴＢ
が発生するとともに、アンド回路２２３は「１」を出力
するのでシフトレジスタ２２２にはＬＳＢ側からみて、
「１１００」のデータ列がプリセットされる。このため
着目ビットＡPXからのシリアルビットデータＤＣ0 ’に
は、オア回路１０４を介してパターンエッジに対し２画
素分だけ太るような修正データが付加される。When both the signals KA and KB change from "0" to "1", the strobe pulse STB is similarly output.
Occurs and the AND circuit 223 outputs "1", the shift register 222 sees from the LSB side.
The data string of "1100" is preset. Therefore, the serial bit data DC 0 ′ from the bit A PX of interest is added with correction data that makes the pattern edge thicker by 2 pixels via the OR circuit 104.
【００７０】ところで、３つのスイッチＳＷａ、ＳＷ
ｂ、ＳＷｃを図示の状態から切り替えると、太らせ量を
意識的に変えられる。例えば、スイッチＳＷａだけを図
示の状態から切り替えると、シフトレジスタ２２２にプ
リセットされるデータは信号ＫＡ又は信号ＫＢに対応し
て、ＬＳＢ側から常に「１１００」となる。従ってこの
場合、アンド回路２２３の出力が全く使われないので、
パターンの長手終端部で線幅を太らせるといった操作が
禁止される。By the way, the three switches SWa and SW
When b and SWc are switched from the illustrated state, the thickening amount can be consciously changed. For example, when only the switch SWa is switched from the illustrated state, the data preset in the shift register 222 is always “1100” from the LSB side in correspondence with the signal KA or the signal KB. Therefore, in this case, since the output of the AND circuit 223 is not used at all,
The operation of thickening the line width at the longitudinal end of the pattern is prohibited.
【００７１】また、スイッチＳＷｂのみを図示の状態か
ら切り替えると、信号ＫＡとＫＢのいずれか一方に応答
して１画素分（ΔＬ）だけパターンが太るとともに、信
号ＫＡとＫＢの同時性に応答してシフトレジスタ２２２
の２ビット目、３ビット目に「１」がセットされ、２画
素分（２×ΔＬ）だけ太ることになり、長手終端部の孤
立的なパターンエッジ部を、スキャン方向と逆方向に合
計３画素分だけ太らせることができる。Further, when only the switch SWb is switched from the state shown in the figure, the pattern becomes thicker by one pixel (ΔL) in response to either one of the signals KA and KB, and in response to the simultaneity of the signals KA and KB. Shift register 222
"1" is set to the 2nd and 3rd bits, and the pixel is thickened by 2 pixels (2 × ΔL), and the total length of the isolated pattern edge portion at the longitudinal end is 3 in the direction opposite to the scanning direction. It is possible to increase the weight by the amount of pixels.
【００７２】さらに、３つのスイッチＳＷａ、ＳＷｂ、
ＳＷｃを全て切り替えると、孤立的、あるいは長手終端
近傍のいずれかの判断結果によって、パターンエッジ部
は２画素分拡張され、さらにそのパターンエッジ部が孤
立的で、かつ長手終端近傍という判断結果によって２画
素分拡張され、最大４画素分まで太らせることができ
る。Furthermore, three switches SWa, SWb,
When all the SWc are switched, the pattern edge portion is expanded by 2 pixels depending on the determination result of isolated or near the longitudinal end, and further, the pattern edge portion is isolated and determined to be 2 near the longitudinal end. It can be expanded by pixels and can be thickened up to a maximum of 4 pixels.
【００７３】このように信号ＫＡ，ＫＢ及びスイッチ群
によって、シフトレジスタ２２２へプリセットすべきデ
ータ列の内容を変えることにより、修正後のパターン線
幅や長さをある程度自由に調整することができる。とこ
ろで本実施例では、切り出し窓内に現れるビットイメー
ジは窓内の左から右（＋Ｘ方向）へ流れており、これに
対して検定子テンプレートは窓内で着目ビットの左側に
直線状検定子ＣPXが位置するように設定した。これは、
切り出し窓内に現れる論理「１」の集合体であるパター
ンエッジのうち、Ｙ方向に伸びた右側のエッジを修正す
るからである。As described above, by changing the contents of the data string to be preset in the shift register 222 by the signals KA and KB and the switch group, the corrected pattern line width and length can be adjusted to some extent. By the way, in this embodiment, the bit image appearing in the clipping window flows from the left to the right (+ X direction) in the window, while the tester template has a linear tester C on the left side of the bit of interest in the window. I set it so that PX is located. this is,
This is because the right edge extending in the Y direction of the pattern edges, which is a set of logic “1” appearing in the cutout window, is corrected.
【００７４】しかしながら、検定子テンプレートを着目
ビットを中心として切り出し窓内で図１０の状態から１
８０°回転させた状態に設定した場合は、図９、図１４
に示したディレー用のシフトレジスタ１００を省略する
ことができる。この場合、着目ビットに隣接するエッジ
検知用のビットは、切り出し窓内で着目ビットの左側の
ビット（２０、２１）に設定されるので、修正されるパ
ターンエッジは、図１５に斜線で示すように切り出し窓
内でＹ方向に伸びた左側のエッジになる。However, the tester template is extracted from the state shown in FIG.
When it is set in the state rotated by 80 °,
It is possible to omit the delay shift register 100 shown in FIG. In this case, the bit for edge detection adjacent to the bit of interest is set to the bit (20, 21) on the left side of the bit of interest in the cutout window, and therefore the pattern edge to be corrected is as shown by the diagonal line in FIG. The left edge extends in the Y direction in the cutout window.
【００７５】このとき図１５に示したビットイメージパ
ターンは、やはりシフトレジスタの働きで＋Ｘ方向に矢
印のようにシフトしていく。従って、図１５のように着
目ビット（２１、２１）がパターンの左側エッジに位置
し、そのエッジが修正すべきものであると判断されたと
きは、図１５の状態から次にシフト動作が行われた時点
で着目ビットからのシリアルビットデータＤＣ0 に論理
「１」を修正データとして加算していけば良い。このた
めには原理的に、図１４の回路において、着目ビットか
らのデータＤＣ0 を直接、オア回路１０４の一方の入力
に印加し、シフトレジスタ２２２のシフト動作はＭＳＢ
側からＬＳＢ側へ行うようにし、さらにＬＳＢの出力を
オア回路１０４の他方の入力に印加するようにすればよ
い。次に、図９〜図１４に示した装置構成の具体的な動
作の一例を説明するが、ここでは先にも述べたように、
修正する単位太らせ量ΔＬは１画素分とするので、図１
４中の３つのスイッチＳＷａ、ＳＷｂ、ＳＷｃは図示の
状態に設定される。また検定子テンプレートは図１０に
示したものとする。さらに、以下においては説明を簡単
にするため、図１６に斜線で示すようなコの字状のパタ
ーンＰＱ（論理「１」の集合）を使う。At this time, the bit image pattern shown in FIG. 15 is also shifted in the + X direction as indicated by the arrow by the action of the shift register. Therefore, when the bit of interest (21, 21) is located at the left edge of the pattern as shown in FIG. 15 and it is determined that the edge should be corrected, the shift operation is performed next from the state of FIG. At that time, the logical "1" may be added as the correction data to the serial bit data DC 0 from the bit of interest. To this end, in principle, in the circuit of FIG. 14, the data DC 0 from the bit of interest is directly applied to one input of the OR circuit 104, and the shift operation of the shift register 222 is MSB.
Side to the LSB side, and the output of the LSB may be applied to the other input of the OR circuit 104. Next, an example of a specific operation of the device configuration shown in FIGS. 9 to 14 will be described. Here, as described above,
Since the unit thickening amount ΔL to be corrected is one pixel,
Three switches SWa, SWb, and SWc in 4 are set to the illustrated state. Also, the tester template is as shown in FIG. Further, in the following, for simplification of description, a U-shaped pattern PQ (set of logic "1") as shown by the diagonal lines in FIG. 16 is used.
【００７６】まず始めに、設計上のパターンデータが図
９のフレームメモリ３上にビット展開された後、フレー
ムメモリ３から設計上のビットシリアルデータが切り出
し窓内に順次シフトされてくるときに切り出し窓内に現
れるパターンＰＱのビットイメージが図１６のようにコ
の字状であるものとする。パターンＰＱは線幅が解像限
界程度であり、ビットイメージ上では１０画素分とす
る。また、パターンＰＱは３つのライン部ＰＱ1 、ＰＱ
2 、ＰＱ3で構成され、互いに平行なライン部ＰＱ1 、
ＰＱ3 の間隔（スペース部）も１０画素とする。First, after the design pattern data is bit-developed on the frame memory 3 in FIG. 9, the design bit serial data is cut out from the frame memory 3 when sequentially shifted into the cutout window. It is assumed that the bit image of the pattern PQ appearing in the window has a U shape as shown in FIG. The line width of the pattern PQ is about the resolution limit, and it is set to 10 pixels on the bit image. The pattern PQ has three line parts PQ 1 and PQ.
2 and PQ 3 , which are parallel line parts PQ 1 ,
The interval (space part) of PQ 3 is also 10 pixels.
【００７７】ここで、Ｘ方向に伸びたライン部ＰＱ
1 は、終端となる１０画素分のエッジＥｇ1 と、Ｘ方向
に２９画素分のエッジＥｇ2 と、Ｘ方向に１９画素分の
エッジＥｇ8 とで区画され、Ｙ方向に伸びたライン部Ｐ
Ｑ2 はＹ方向に３０画素分のエッジＥｇ3 とＹ方向に１
０画素分のエッジＥｇ6 とで区画され、さらにＸ方向に
伸びたライン部ＰＱ3 は終端となる１０画素分のエッジ
Ｅｇ5 と、Ｘ方向に２１画素分のエッジＥｇ4 と、Ｘ方
向に１１画素分のエッジＥｇ7 とで区画される。Here, the line portion PQ extending in the X direction
1 is divided into an edge Eg 1 for 10 pixels which is the end, an edge Eg 2 for 29 pixels in the X direction, and an edge Eg 8 for 19 pixels in the X direction, and a line portion P extending in the Y direction.
Q 2 is an edge Eg 3 for 30 pixels in the Y direction and 1 in the Y direction.
The line portion PQ 3 which is partitioned by an edge Eg 6 for 0 pixel and further extends in the X direction has an edge Eg 5 for 10 pixels which is the end, an edge Eg 4 for 21 pixels in the X direction, and an edge Eg 4 for the X direction. It is partitioned by the edge Eg 7 of 11 pixels.
【００７８】このようなパターンＰＱは、切り出し窓内
を＋Ｘ方向に１ビットずつｎビット（例えば５０，００
０ビット）だけシフトしたら、全体に１ビットだけ−Ｙ
方向にシフトして再び＋Ｘ方向にシフトしていく。その
ため、図１０に示した検定子テンプレートを使うと、ま
ず始めにエッジＥｇ3 が修正されることになる。図１７
はビットイメージのスキャン中に最初にエッジＥｇ3 が
着目ビットＡPXに位置した状態を示す。このとき、図１
１（Ｃ）のエッジ検知回路の出力ＥＤは「１」になるた
め、図１３中の２つのアンド回路２０７、２０８の夫々
は開いた状態に設定される。さらに、図１０は検定ビッ
ト配置から、楕円状検定子ＢPX内は全て透明部
（「０」）であるため、図１１（Ａ）のノア回路２００
の出力ＬＧＢは「１」となり、アンド回路２０７の出力
ＫＡも「１」になる。Such a pattern PQ has n bits (for example, 50000, for example) in the + X direction in the + X direction one bit at a time.
If you shift only 0 bit), only 1 bit for the whole -Y
Shift in the direction and shift in the + X direction again. Therefore, when the test template shown in FIG. 10 is used, the edge Eg 3 is first corrected. FIG. 17
Indicates a state in which the edge Eg 3 is first located at the target bit A PX during the scanning of the bit image. At this time,
Since the output ED of the edge detection circuit of 1 (C) becomes "1", each of the two AND circuits 207 and 208 in FIG. 13 is set to the open state. Further, from the arrangement of the verification bits in FIG. 10, the inside of the elliptical tester B PX is entirely transparent (“0”), so the NOR circuit 200 of FIG.
Output LGB becomes "1", and the output KA of the AND circuit 207 also becomes "1".
【００７９】一方、切り出し窓内で上側の羽根状検定子
ＥＡP は全てパターンにかかっているため、図１２のナ
ンド回路２０６の出力ＬＧＥａは「０」であり、図１３
中のアンド回路２１０は他の入力条件に関わらず「０」
を出力する。また、切り出し窓内の下側の羽根状検定子
ＤＡP については、検定子ＥＡP と重複しているビット
（１５、２１）のみがパターン（「１」）にかかり、他
の８つの検定ビットは全て透明部（「０」）にある。こ
のため、図１２のナンド回路２０５の出力ＬＧＤａは
「１」となり、同時に２つの円形検定子ＤＢP 、ＤＣP
も「０」である。このため、図１３のアンド回路２０９
の４入力のうち３つの入力は「１」になる。[0079] On the other hand, since suffering all within the square frame wing-like qualifiers EA P of the upper pattern, an output LGEa of the NAND circuit 206 in FIG. 12 is "0", FIG. 13
The AND circuit 210 inside is "0" regardless of other input conditions.
Is output. As for the winged tester DA P on the lower side in the cutout window, only the bits (15, 21) overlapping with the tester EA P are subjected to the pattern (“1”), and the other 8 test bits are used. Are all in the transparent part (“0”). Therefore, the output LGDa of the NAND circuit 205 in FIG. 12 becomes "1", and at the same time, two circular testers DB P and DC P are output.
Is also "0". Therefore, the AND circuit 209 of FIG.
Of the four inputs, 3 inputs become "1".
【００８０】ところが、直線状検定子ＣPXは全てパター
ン（「１」）上に位置するので、図１１（Ｂ）のナンド
回路２０２の出力ＬＧＣは「０」となり、結局、図１３
のアンド回路２０９の出力は「０」である。以上によ
り、図１３のオア回路２１１の出力は「０」となり、ア
ンド回路２０８の出力ＫＢも「０」のままである。従っ
て、図１４の回路によって出力ＫＡが「１」、出力ＫＢ
が「０」のもとで、図１７の着目ビットに位置するエッ
ジ部は１画素分だけ太ることになる。こうして順次ビッ
トイメージのスキャンが行われ、修正されたビットイメ
ージデータは、図９中の一時記憶部１１０内の１ページ
目のフレームメモリ部１１０Ａへ格納される。However, since the linear testers C PX are all located on the pattern (“1”), the output LGC of the NAND circuit 202 of FIG. 11B becomes “0”, and eventually, FIG.
The output of the AND circuit 209 is “0”. As a result, the output of the OR circuit 211 in FIG. 13 becomes "0", and the output KB of the AND circuit 208 also remains "0". Therefore, the output KA is "1" and the output KB is output by the circuit of FIG.
Is 0, the edge portion located at the bit of interest in FIG. 17 is thickened by one pixel. The bit images are sequentially scanned in this way, and the corrected bit image data is stored in the frame memory unit 110A of the first page in the temporary storage unit 110 in FIG.
【００８１】図１８は図１７の状態からさらにスキャン
が進み、エッジＥｇ3 が着目ビットに位置した状態を示
す。この場合も楕円状検定子ＢPXは全て透明部であるの
で、出力ＫＡは「１」になる。また、上側の羽根状検定
子ＥＡP は全てパターン上にあるので出力ＬＧＥａは
「０」であり、アンド回路２１０の出力も「０」であ
る。FIG. 18 shows a state in which the scanning is further advanced from the state of FIG. 17 and the edge Eg 3 is located at the bit of interest. In this case as well, the elliptic tester B PX is all a transparent part, so the output KA is “1”. Further, the upper wing-like qualifiers EA P output LGEa because on all the pattern is "0", the output of the AND circuit 210 is also "0".
【００８２】一方、下側の羽根状検定子ＤＡP には一部
パターンがかかっているので出力ＬＧＥａは「１」であ
り、直線状検定子ＣPXは全て透明部上にあるので出力Ｌ
ＧＣも「１」である。ところが、円形検定子ＤＰP はパ
ターン上に位置するので、アンド回路２０９の出力は
「０」である。この結果、出力ＫＢは「０」のままであ
る。従って、図１８の状態においてもエッジＥｇ3 は１
画素分だけ拡張されることになる。On the other hand, the output LGEa is "1" because the lower wing-shaped calibrator DA P is partially patterned, and the linear calibrator C PX is all on the transparent part, so the output LGEa is "L".
The GC is also "1". However, since the circular tester DP P is located on the pattern, the output of the AND circuit 209 is “0”. As a result, the output KB remains "0". Therefore, even in the state of FIG. 18, the edge Eg 3 is 1
It will be expanded by the number of pixels.
【００８３】尚、図１８において、エッジＥｇ3 に隣接
したビットのうち×印をつけたビットは、修正後のビッ
トイメージ上で拡張されることを表す。以上のようにし
て、ビットイメージの＋Ｘ方向スキャンモードにより、
パターンＰＱのエッジＥｇ3 は全て１画素分だけ拡張さ
れる。次に、図９のスイッチＳＷ2 を図示の状態にし、
スイッチＳＷ1 を図示の状態から切り替える。一時記憶
部１１０内の制御部１１０Ｂは、１ページ目のフレーム
メモリ１１０Ａからのシリアルビットデータの読み出し
順序を変更して、切り出し窓内に現れるビットイメージ
を図１６の状態から１８０°回転させる。従って、次の
−Ｘ方向スキャンモードにおいては、パターンＰＱのエ
ッジＥｇ1 、Ｅｇ5 、Ｅｇ6 が修正される。Note that, in FIG. 18, among the bits adjacent to the edge Eg 3 , the bit marked with X indicates that the bit is expanded on the corrected bit image. As described above, by the + X direction scan mode of the bit image,
The edges Eg 3 of the pattern PQ are all expanded by one pixel. Next, set the switch SW 2 of FIG. 9 to the illustrated state,
The switch SW 1 is switched from the illustrated state. The control unit 110B in the temporary storage unit 110 changes the reading order of the serial bit data from the frame memory 110A of the first page, and rotates the bit image appearing in the cutout window 180 ° from the state of FIG. Therefore, in the next -X direction scan mode, the edge Eg of the pattern PQ 1, Eg 5, Eg 6 is modified.
【００８４】図１９は−Ｘ方向スキャンモードによって
最初にエッジＥｇ1が着目ビットに位置した状態を示
す。この場合も、楕円状検定子ＢPX内は全て透明部であ
るので出力ＫＡは「１」になる。また直線状検定子ＣPX
は全てパターン部であるので、出力ＬＧＣは「０」とな
り、図１３の２つのアンド回路２０９、２１０はともに
「０」を出力する。従って図１９の場合、出力ＫＡは
「１」、出力ＫＢは「０」となり、エッジＥｇ1 は１画
素分だけ拡張される。FIG. 19 shows a state where the edge Eg 1 is first located at the bit of interest in the −X direction scan mode. In this case also, the output KA is "1" because the inside of the elliptic tester B PX is a transparent part. In addition, the linear tester C PX
Is the pattern part, the output LGC is "0", and the two AND circuits 209 and 210 in FIG. 13 both output "0". Therefore, in the case of FIG. 19, the output KA is “1”, the output KB is “0”, and the edge Eg 1 is expanded by one pixel.
【００８５】さらに−Ｘ方向スキャンモードによってパ
ターンＰＱが切り出し窓をシフトしていくと、エッジＥ
ｇ6 が図２０のように着目ビットに位置する。尚、図２
０中でエッジＥｇ3 に隣接した×印のビットは修正によ
って拡張された部分を表す。この修正されたビットは切
り出し窓内のビットイメージとして現れている。またエ
ッジＥｇ1 に隣接した×印のビットは、この段階では切
り出し窓内に現れていない。Further, when the pattern PQ shifts the cutout window in the -X direction scan mode, the edge E
g 6 is located at the bit of interest as shown in FIG. Note that FIG.
The 0-marked bit in 0 adjacent to the edge Eg 3 represents the portion extended by the modification. This modified bit appears as a bit image in the clipping window. Further, the X-marked bit adjacent to the edge Eg 1 does not appear in the cutout window at this stage.
【００８６】さて、図２０の場合、楕円状検定子ＢPX内
にはパターン部と透明部とが混在するため、出力ＫＡは
「０」になる。同時に直線状検定子ＣPX内は全て透明部
であるため、出力ＬＧＣは「１」になる。さらに上側の
羽根状検定子ＥＡP 内は全てパターン部であるから、出
力ＬＧＥａは「０」になる。一方、下側の羽根状検定子
ＤＡP 内にはパターン部と透明部とが混在し、出力ＬＧ
Ｄａは「１」になる。ところが検定子ＤＣP はパターン
上にあるため、結局２つのアンド回路２０９、２１０は
いずれも「０」を出力し、出力ＫＢも「０」になる。従
って、図２０の状態ではエッジＥｇ6 の修正は行われな
い。In the case of FIG. 20, since the pattern portion and the transparent portion are mixed in the elliptic tester B PX , the output KA becomes “0”. At the same time, the output LGC becomes "1" because the inside of the linear tester C PX is all transparent. Since more upper the wing-like qualifiers EA P are all pattern portion, the output LGEa becomes "0". On the other hand, a pattern portion and a transparent portion are mixed in the lower wing-shaped calibrator DA P , and the output LG
Da becomes "1". However, since the tester DC P is on the pattern, the two AND circuits 209 and 210 both output “0” and the output KB also becomes “0”. Therefore, in the state shown in FIG. 20, the edge Eg 6 is not corrected.
【００８７】以上のようにして、さらにエッジＥｇ5 に
ついても１画素分の拡張が行われ、修正されたビットイ
メージのシリアルデータは一時記憶部１１０内の２ペー
ジ目のフレームメモリ１１０Ａへ順次書き込まれる。そ
の後、２ページ目のメモリ１１０Ａからは制御部１１０
Ｂによって見かけ上ビットイメージの−Ｙ方向スキャン
が行われるように、シリアルビットデータの読み出しが
行われ、順次切り出し窓に通される。これによって切り
出し窓内に現れるパターンＰＱは、図１６の状態から時
計回りに９０°回転したものになり、修正され得るエッ
ジはエッジＥｇ 2 とＥｇ7 になる。As described above, the edge Eg is furtherFiveTo
Even if it is turned on, it is expanded by one pixel, and the corrected bit
The image serial data is stored on page 2 of the temporary storage unit 110.
The data is sequentially written in the frame memory 110A. So
Then, from the memory 110A of the second page, the control unit 110
Apparently bit image scanned in -Y direction by B
Read serial bit data
It is done and it passes through the cutout window one by one. Cut by this
The pattern PQ appearing in the display window is changed from the state shown in FIG.
It will be rotated 90 degrees clockwise and can be corrected.
J is Edge Eg 2And Eg7become.
【００８８】図２１は−Ｙ方向スキャンモード中にエッ
ジＥｇ2 が着目ビットの１つ手前に位置した状態を示
す。この場合、実際にはエッジＥｇ3 の修正部分のビッ
ト（×印）が着目ビットの１つ手前に位置する。この状
態は先の図１７と全く同じなので、結局、エッジＥｇ2
は修正によって伸びた部分を含めて全体に１画素分だけ
拡張される。ところが、図２２に示すようにエッジＥｇ
2 が着目ビットに位置すると、上側の羽根状検定子ＥＡ
P の先端（上端）の２つの検定ビットがエッジＥｇ1 に
対する修正部（×印のビット）からはみ出すことにな
り、出力ＬＧＥａは「１」になる。このとき同時に、２
つの円形検定子ＥＢP 、ＥＣPは「０」になり、直線状
検定子ＣPX内には「０」と「１」が混在することになる
から、図１３のアンド回路２１０は「１」を出力し、そ
の結果出力ＫＢも「１」になる。従って、図２２の状態
からエッジＥｇ2 には先端に渡って２画素分の拡張が行
われる。FIG. 21 shows a state in which the edge Eg 2 is positioned before the target bit in the −Y direction scan mode. In this case, the bit (X mark) of the corrected portion of the edge Eg 3 is actually located immediately before the bit of interest. Since this state is exactly the same as that in FIG. 17, the edge Eg 2
Is expanded by one pixel as a whole including the part extended by the correction. However, as shown in FIG. 22, the edge Eg
When 2 is located at the bit of interest, the upper winged qualifier EA
The two verification bits at the tip (upper end) of P protrude from the correction portion (bit marked with X) for the edge Eg 1 , and the output LGEa becomes “1”. At the same time, 2
Since the two circular testers EB P and EC P are “0” and “0” and “1” are mixed in the linear tester C PX , the AND circuit 210 of FIG. 13 is “1”. Is output, and as a result, the output KB also becomes "1". Therefore, from the state shown in FIG. 22, the edge Eg 2 is expanded by two pixels over the tip.
【００８９】尚、図２２においてエッジＥｇ1 、Ｅ
ｇ3 、Ｅｇ5 に隣接した×印ビットは修正部分であり、
この段階で切り出し窓内に現れている。しかしながらエ
ッジＥｇ 2 に隣接した×印のビットはこの段階では現れ
てこない。また、エッジＥｇ7 については、スキャンの
過程で図２３に示すように着目ビットに位置する。この
図２３の場合、楕円状検定子ＢPXは全てパターン部にか
かっているため、出力ＫＡは「０」のままである。この
とき、直線状検定子ＣPXは全て透明部上に位置するから
出力ＬＧＣは「１」になり、上側の羽根状検定子ＥＡP
内にはパターン部と透明部とが混在するので出力ＬＧＥ
ａも「１」になる。さらに２つの検定子ＥＢP 、ＥＣP
はともに「０」であるから、図１３のアンド回路２１０
は「１」を出力し、この結果出力ＫＢが「１」になる。
従って、出力ＫＡが「０」、出力ＫＢが「１」の条件の
もとで、図１４の回路によってエッジＥｇ7 はエッジＥ
ｇ5 の修正ビット分を含めて全長に渡って１画素分だけ
拡張される。In FIG. 22, the edge Eg1, E
g3, EgFiveThe X-marked bit adjacent to is the modified part,
It appears in the cutout window at this stage. However,
Judge Eg 2The X-marked bit adjacent to appears at this stage
I can't come. Also, the edge Eg7For the scan
In the process, it is located at the bit of interest as shown in FIG. this
In the case of FIG. 23, the elliptic tester BPXAre all in the pattern part
Since it is correct, the output KA remains "0". this
When the linear tester CPXAre all on the transparent part
The output LGC becomes "1" and the upper wing-shaped qualifier EAP
Since the pattern part and the transparent part are mixed in the output LGE
a also becomes "1". Two more testers EBP, ECP
Are both "0", the AND circuit 210 of FIG.
Outputs "1", and as a result, the output KB becomes "1".
Therefore, under the condition that the output KA is "0" and the output KB is "1",
Based on the circuit shown in FIG.7Is edge E
gFiveOnly one pixel over the entire length including the correction bit
Expanded.
【００９０】以上のようにして修正されたシリアルビッ
トデータは一時記憶部１１０の１ページ目のメモリ１１
０Ａへ記憶される。このとき１ページ目にはすでに＋Ｘ
方向スキャンモード時に生成された修正ビットイメージ
が格納されているが、最早不要であるので消去してしま
って構わない。次に、その１ページ目のビットイメージ
データを切り出し窓を＋Ｙ方向スキャンモードで通し、
修正してデータを２ページ目のメモリ１１０Ａへ記憶す
る。このとき切り出し窓内を通るビットイメージは図１
６の状態から反時計方向に９０°回転しているように、
メモリ１１０Ａからのシリアルビットデータの読み出し
が制御される。このため修正され得るエッジはＥｇ4 と
Ｅｇ8 になる。The serial bit data corrected as described above is stored in the memory 11 of the first page of the temporary storage unit 110.
Stored in 0A. At this time, the first page is already + X
The modified bit image generated in the directional scan mode is stored, but it is no longer necessary and can be deleted. Next, the bit image data of the first page is cut out and passed through the window in the + Y direction scan mode,
The data is corrected and stored in the memory 110A of the second page. At this time, the bit image passing through the cutout window is shown in Fig. 1.
From the state of 6, rotate 90 ° counterclockwise,
The reading of serial bit data from the memory 110A is controlled. Thus the edges that can be modified are Eg 4 and Eg 8 .
【００９１】図２４は、＋Ｙ方向スキャンモード中にエ
ッジＥｇ8 が着目ビットに位置した場合であり、このと
き楕円状検定子ＢPX内にはパターン部と透明部とが混在
するので出力ＫＡは「０」である。さらに、下側の羽根
状検定子ＤＡP 内と直線状検定子ＣPX内には「０」と
「１」が混在し、２つの円形検定子ＤＢP 、ＤＣP はい
ずれも「０」である。このため出力ＬＧＣは「１」、出
力ＬＧＤａは「１」となり、図１３のアンド回路２０９
は「１」を出力し、出力ＫＢも「１」になる。従って、
エッジＥｇ8 に対して図２４の状態では１画素分だけ拡
張される。FIG. 24 shows the case where the edge Eg 8 is located at the bit of interest in the + Y direction scan mode. At this time, since the elliptic tester B PX contains the pattern portion and the transparent portion, the output KA is It is "0". Further, on the lower side of the wing-like qualifiers DA P and straight qualifiers in C PX a mix of "1" and "0", two circular qualifiers DB P, both the DC P "0" is there. Therefore, the output LGC becomes "1" and the output LGDa becomes "1", and the AND circuit 209 in FIG.
Outputs "1", and the output KB also becomes "1". Therefore,
In the state of FIG. 24, the edge Eg 8 is expanded by one pixel.
【００９２】さらにスキャンが進み、着目ビットが図２
５のようにエッジＥｇ8 上に位置したものとする。この
とき楕円状検定子ＢPX内には「０」と「１」が混在する
ので出力ＫＡは「０」である。また上側の羽根状検定子
ＥＡP と下側の羽根状検定子ＤＡP とはいずれもパター
ン内に含まれてしまうため、出力ＫＢも「０」となる。
従って、図２５の位置からパターンＰＱが下方へスキャ
ンされていく間は、何ら修正が行われない。尚、図２５
においてエッジＥｇ8 に隣接する修正ビットのうち×印
のものは、この段階では切り出し窓内に現れていない。
他のエッジについての修正ビットはこの段階で現れてい
る。As the scanning further progresses, the bit of interest is shown in FIG.
It is assumed that it is located on the edge Eg 8 as shown in FIG. At this time, since “0” and “1” are mixed in the elliptic tester B PX , the output KA is “0”. Since the result is included in both the pattern and the wing-like qualifiers DA P of the upper wing-like qualifiers EA P and the lower, is also "0" output KB.
Therefore, no correction is performed while the pattern PQ is scanned downward from the position shown in FIG. Note that FIG.
Among the modified bits adjacent to the edge Eg 8 at , the x-marked one does not appear in the cutout window at this stage.
The modified bits for the other edges have appeared at this stage.
【００９３】図２６はエッジＥｇ4 が着目ビットに位置
した場合を示す。この場合、楕円状検定子ＢPX内には何
もパターンがないので、出力ＫＡは「１」となる。さら
に下側の羽根状検定子ＤＡP には「０」と「１」が混在
するので出力ＬＧＤａも「１」となる。同時に直線状検
定子ＣPX内にも「０」と「１」が混在するので、出力Ｌ
ＧＣも「１」になる。そして２つの検定子ＤＢP 、ＤＣ
P の位置には何もパターンがないので、図１３のアンド
回路２０９は「１」を出力し、出力ＫＢは「１」にな
る。従って、図２６の状態ではエッジＥｇ4 は２画素分
だけ拡張される。尚、図２６においてエッジＥｇ8 とＥ
ｇ4 に隣接した×印の修正ビットは、この段階では切り
出し窓内に現れていない。FIG. 26 shows a case where the edge Eg 4 is located at the bit of interest. In this case, since there is no pattern in the elliptic tester B PX , the output KA is “1”. Further, since "0" and "1" are mixed in the wing-shaped calibrator DA P on the lower side, the output LGDa is also "1". At the same time, since "0" and "1" are mixed in the linear tester C PX , the output L
GC also becomes "1". And two testers DB P , DC
Since there is no pattern at the position of P , the AND circuit 209 of FIG. 13 outputs "1" and the output KB becomes "1". Therefore, in the state of FIG. 26, the edge Eg 4 is expanded by two pixels. In FIG. 26, the edges Eg 8 and E
The x-corrected bits adjacent to g 4 do not appear in the cutout window at this stage.
【００９４】さらにパターンＰＱが下方へスキャンされ
て、図２７のようにエッジＥｇ8 が着目ビットに位置し
たとする。このとき、直線状検出子ＣPX内は全てパター
ンになるため、出力ＬＧＣは「０」となり、その結果出
力ＫＢは「０」になる。ただし出力ＫＡは「１」である
ため、ここからは１画素分だけの拡張が行われる。以上
で全ての方向についての修正が終了し、２ページ目のメ
モリ１１０Ａには、その修正ビットイメージが生成され
る。後は先に述べたようにスイッチＳＷ2 を切り替え
て、ＥＢ露光用のフレームメモリ３へ修正ビットイメー
ジデータを転送すればよい。こうして生成された修正ビ
ットイメージを図２８に示す。図２８において、■で示
したビットが修正によって付加された部分である。It is further assumed that the pattern PQ is further scanned downward and the edge Eg 8 is located at the bit of interest as shown in FIG. At this time, since all the linear detectors C PX become patterns, the output LGC becomes “0” and, as a result, the output KB becomes “0”. However, since the output KA is "1", the expansion for one pixel is performed from here. As described above, the correction in all directions is completed, and the corrected bit image is generated in the memory 110A of the second page. After that, the switch SW 2 is switched as described above, and the modified bit image data may be transferred to the frame memory 3 for EB exposure. The modified bit image thus generated is shown in FIG. In FIG. 28, the bit indicated by ▪ is the part added by the correction.
【００９５】以上、本発明の実施例を説明したが、それ
以外にいくつかの変形例が考えられる。まず第１にビッ
トイメージのスキャンは＋Ｘ、−Ｘ、＋Ｙ、−Ｙ方向の
４回から１回にすることができる。そのためには図１０
に示した検定子テンプレートを着目ビットを中心に９０
°ずつ回転させたものを同一切り出し窓内に設定し、着
目ビットに何らかのエッジが位置したら、そのエッジの
方向性を検知し、その方向性に合った検定子テンプレー
トを使ってエッジの修正を行うようにすればよい。Although the embodiments of the present invention have been described above, some modifications are conceivable. First of all, the bit image can be scanned four times in the + X, -X, + Y, and -Y directions. For that purpose,
The tester template shown in is centered around the bit of interest.
Rotate each by ° and set it in the same clipping window. If any edge is located at the bit of interest, detect the directionality of that edge and correct the edge using a tester template that matches that directionality. You can do it like this.
【００９６】第２に、図１０のテンプレートではパター
ンの長手終端を規定するエッジについても、ライン長手
方向をのばすために、１画素分だけ拡張するようにし
た。しかしながら、パターンの長手方向の寸法は変えず
に、線幅のみを修正したい場合もある。その際は楕円状
検定子ＢPXが何らかのパターン内に包含されていないこ
と、すなわち出力ＬＧＢが「１」であり、直線状検定子
ＣPXが何らかのパターン内に全て包含されていること、
すなわち出力ＬＧＣが「０」であり、かつ２つの羽根状
検定子ＤＡP 、ＥＡP の両方に何らかのパターンのエッ
ジがかかっているとき、すなわち出力ＬＧＤａ、ＬＧＥ
ａがともに「１」のとき、出力ＫＡ等を強制的に「０」
にするようなロジック回路を設ければよい。具体的に
は、出力ＬＧＢ、出力ＬＧＣを反転したもの、及び出力
ＬＧＤａ、ＬＧＥａの４つを入力するアンド回路を設け
る。そしてこのアンド回路の出力が「１」のとき、スト
ローブパルスＳＴＢが発生しないように、オア回路２２
０の出力の制御回路２２１への伝達を阻止するゲートを
設ければよい。Secondly, in the template of FIG. 10, the edge defining the longitudinal end of the pattern is also expanded by one pixel in order to extend the longitudinal direction of the line. However, in some cases, it is desired to correct only the line width without changing the dimension of the pattern in the longitudinal direction. In that case, the elliptic tester B PX is not included in any pattern, that is, the output LGB is “1”, and the linear tester C PX is all included in some pattern,
That is, when the output LGC is "0", and two wing-like qualifiers DA P, is under the edge of some pattern to both EA P, that is, the output LGDa, LGE
When both a are "1", output KA etc. is forced to "0".
It is sufficient to provide such a logic circuit. Specifically, an AND circuit for inputting four of the output LGB, the inverted output LGC, and the outputs LGDa and LGEa is provided. When the output of the AND circuit is "1", the OR circuit 22 is set so that the strobe pulse STB is not generated.
A gate that blocks the transmission of the output of 0 to the control circuit 221 may be provided.
【００９７】第３に、実施例ではパターンを遮光部とし
て考えたが、逆に透明部として扱うこともできる。その
場合、透明部によるラインパターン等の長手終端近傍の
線幅を太らせることになる。このときは、フレームメモ
リ３から切り出し窓へ設計上のビットイメージデータが
流れてくる部分、すなわち図９中の端子ＴＰの位置にイ
ンバータ（ＮＯＴ）を設け、同時にスイッチＳＷ2 とフ
レームメモリ３との間にもインバータを設ければ良い。Thirdly, although the pattern is considered as the light-shielding portion in the embodiment, it may be conversely treated as the transparent portion. In that case, the line width in the vicinity of the longitudinal end of the line pattern or the like formed by the transparent portion is increased. At this time, an inverter (NOT) is provided at a portion where the designed bit image data flows from the frame memory 3 to the cutout window, that is, at the position of the terminal TP in FIG. 9, and at the same time, the switch SW 2 and the frame memory 3 are connected. An inverter may be provided between them.
【００９８】第４に、実施例では図１４に示すように、
修正データ付加用のシフトレジスタ２２２のＬＳＢに
は、常にオア回路２２０の出力が印加され、着目エッジ
が孤立的であること（出力ＫＡ＝「１」）、又は長手終
端近傍であること（出力ＫＢ＝「１」）のいずれか一方
で、１画素分の修正を行ったが、単に長手方向終端近傍
という条件のみを使って所定画素数分の修正を行っても
良い。この場合は、孤立的であるという判定結果を使わ
なくてもよいので、図１４中アンド回路２２３を省略
し、オア回路２２０の出力とシフトレジスタ２２２のＬ
ＳＢとの接続をはずし、さらに出力ＫＢを直接ＬＳＢと
スイッチ群ＳＷａ、ＳＷｂ、ＳＷｃとへ接続すれば良
い。但し、互いに隣接するパターン間で対向した平行な
エッジ部分では、それが長手終端近傍のときに修正量を
少なくするか、あるいは修正しなくてもよいこともあ
る。そこで、出力ＫＢが「１」となったときに出力ＫＡ
が「０」であれば、修正量を１画素分（又は、０画素）
とし、出力ＫＡが「１」であれば、修正量を２画素（又
は、１画素）とするようにアルゴリズムを変更すれば良
い。この場合、出力ＫＢが「０」のときは出力ＫＡの状
態にかかわらず修正は行われないようにする。このよう
なアルゴリズムの変更は、図１４中のオア回路２２０、
アンド回路２２３、スイッチ群ＳＷａ、ＳＷｂ、ＳＷｃ
等の各接続、及びシフトレジスタ２２２の各ビットへの
プリセットデータの与え方を変更するだけで容易に実現
できる。Fourthly, in the embodiment, as shown in FIG.
The output of the OR circuit 220 is always applied to the LSB of the shift register 222 for adding correction data, and the edge of interest is isolated (output KA = "1") or near the longitudinal end (output KB. = "1"), the correction for one pixel has been performed, but the correction for the predetermined number of pixels may be performed using only the condition of the vicinity of the terminal end in the longitudinal direction. In this case, since it is not necessary to use the determination result of being isolated, the AND circuit 223 in FIG. 14 is omitted and the output of the OR circuit 220 and the L of the shift register 222 are omitted.
The output KB may be directly connected to the LSB and the switch groups SWa, SWb, SWc by disconnecting the connection with SB. However, in the parallel edge portions facing each other between the adjacent patterns, the correction amount may be reduced or may not be corrected when it is near the longitudinal end. Therefore, when the output KB becomes "1", the output KA
Is 0, the correction amount is 1 pixel (or 0 pixel)
If the output KA is “1”, the algorithm may be changed so that the correction amount is 2 pixels (or 1 pixel). In this case, when the output KB is "0", the correction is not performed regardless of the state of the output KA. Such an algorithm change is performed by changing the OR circuit 220 in FIG.
AND circuit 223, switch groups SWa, SWb, SWc
This can be easily realized by simply changing each connection such as the above, and changing the way preset data is given to each bit of the shift register 222.
【００９９】第５に、本実施例では対象となるパターン
要素は切り出し窓内でＸ方向（ビットシフト方向）とＹ
方向（ラインシフト方向）との夫々に伸びたエッジのみ
を有するとしたが、Ｘ方向、Ｙ方向の夫々に対して交差
する方向、例えば４５°方向に伸びたエッジに対して図
１０の検定子を±Ｘ方向、±Ｙ方向の夫々に相対走査さ
せて修正を行っても良い。あるいは図１０中の検定子の
方向性を４５°だけ回転させるように各検定ビットを配
置しても良い。尚、図１に示した空間フィルターＳＦ2
を使って照明光学系中のフーリエ変換面内の４ヶ所に光
源からの照明光束を集中させる際、その４ヶ所の中心点
を結んでできる矩形の各辺がＸ、Ｙ方向と特定の関係
（例えば平行）になっていると、斜め４５°のエッジを
持つライン状パターン（あるいはシェブロンパターン
等）は先端での先細りがほとんどない状態で転写され得
る。このため、斜め４５°（あるいは３０°〜６０°程
度）のエッジを持つパターンに対しては修正動作を禁止
するようにしても良い。この場合は、着目ビットＡpxを
通るエッジのうちＹ方向（又はＸ方向）に伸びたエッジ
を検出するためのいくつかの検定ビットを新たに切り出
し窓内に設定し、これらの検定ビットによって検出され
たエッジ（Ｙ、又はＸ方向に所定画素数以上に渡って伸
びる）に対してのみ上述の修正を行うようにする。その
一例としては、例えば図１０において、着目ビット（２
１、２１）から上に２〜３画素の位置（２１、１９）又
は（２１、１８）と、着目ビットから下に２〜３画素の
位置（２１、２３）又は（２１、２４）とに検定ビット
を設定し、着目ビット（２１、２１）によってエッジが
検出されるとき（論理「１」のとき）、さらにその上と
下との検定ビットが共に論理「１」になっているか否か
を判定すれば良い。ロジック回路としては、その上下の
２つの検定ビットの夫々からのデータと図１１（ｃ）に
示した信号ＥＤとを共に入力する３入力のアンド回路を
設け、このアンド回路の出力を図１３中の信号ＥＤとし
て印加すれば良い。Fifth, in the present embodiment, the target pattern element is the X direction (bit shift direction) and the Y direction within the clipping window.
Although it is assumed that the edge has only the edges extending in the respective directions (line shift directions), the verifier of FIG. 10 is provided for the edges extending in the directions intersecting the X direction and the Y direction, for example, 45 ° direction. May be corrected by performing relative scanning in the ± X direction and the ± Y direction. Alternatively, each verification bit may be arranged so as to rotate the directivity of the tester in FIG. 10 by 45 °. The spatial filter SF 2 shown in FIG.
When the illumination light flux from the light source is concentrated at four points in the Fourier transform plane in the illumination optical system using, each side of the rectangle formed by connecting the center points of the four points has a specific relationship with the X and Y directions ( For example, in the case of being parallel to each other, a line-shaped pattern (or a chevron pattern or the like) having an oblique 45 ° edge can be transferred with almost no tapering at the tip. Therefore, the correction operation may be prohibited for a pattern having an oblique 45 ° (or about 30 ° to 60 °) edge. In this case, some verification bits for detecting an edge extending in the Y direction (or X direction) among the edges passing through the bit of interest A px are newly set in the cutout window, and detection is performed by these verification bits. The above-described correction is performed only on the formed edge (extends in the Y or X direction over a predetermined number of pixels). As an example thereof, for example, in FIG.
Positions (21, 19) or (21, 18) of 2-3 pixels above from 1, 21) and positions (21, 23) or (21, 24) of 2-3 pixels below from the bit of interest. When the test bit is set and the edge is detected by the focused bit (21, 21) (when the logic is “1”), it is further determined whether or not the test bits above and below are both logic “1”. Just do it. As the logic circuit, a 3-input AND circuit for inputting the data from each of the upper and lower two test bits and the signal ED shown in FIG. 11C is provided, and the output of this AND circuit is shown in FIG. Signal ED may be applied.
【０１００】また、以上の実施例ではパターンの孤立的
な部分で幅を太らせるとしたが、逆に孤立的な部分以外
の幅を設計値から所定量だけ細らせるような修正にして
も同様の結果が得られる。この場合の検定も、図１０の
各検定子がそのまま利用でき、着目画素があるパターン
のエッジ部に位置したとき、そのエッジ部が孤立的でな
いこと、及び／又は長手終端近傍でないことを判定し、
着目画素のエッジ位置から所定個の画素分だけエッジを
内側に細らせるように、すなわち設計上で論理値「１」
の部分を強制的に「０」に置き換えるようなアルゴリズ
ムにすれば良い。Further, in the above embodiment, the width is made thicker in the isolated portion of the pattern, but conversely, the width of the portion other than the isolated portion may be narrowed by a predetermined amount from the design value. Similar results are obtained. In the test in this case, each tester in FIG. 10 can be used as it is, and when the target pixel is located at the edge part of the pattern, it is determined that the edge part is not isolated and / or is not near the longitudinal end. ,
The edge should be narrowed inward by a predetermined number of pixels from the edge position of the pixel of interest, that is, a logical value "1" in design.
It suffices to use an algorithm that forcibly replaces the part with.
【０１０１】また、以上の修正は１枚のレチクル中の全
パターンデータに対して行なわずに、特定の部分のパタ
ーンのデータに対してのみ行なってもよい。また、本装
置で一度に持つパターンデータは、補正を行なう部分の
全データである必要はなく、部分的なデータブロックの
みを持ち、上記部分を処理（修正後）に、修正後データ
を補助装置にストアし、次のブロックのデータをリード
して処理（修正）を行なうようにしてもよい。この場
合、本装置が一度に読み出すデータは修正を行うエリア
分よりも、判断テンプレート（検定子、又はそのための
切り出し窓）分だけ大きいことが望ましい。Further, the above correction may be performed not only for all pattern data in one reticle but only for data of a specific portion of the pattern. Further, the pattern data that the apparatus has at one time does not need to be all the data of the portion to be corrected, but has only a partial data block, and the above portion is processed (after correction), and the corrected data is used as an auxiliary device. Alternatively, the data of the next block may be read and processed (corrected). In this case, it is desirable that the data read out by the apparatus at one time is larger by the amount of the judgment template (the tester or the cutout window therefor) than that of the area for correction.
【０１０２】また、同一形状のパターン群を含むレチク
ルパターンの場合、例えばメモリ用のレチクルパターン
の場合、１つのパターン群を上述の方法で修正し、他の
同一形状のものはこの修正結果をそのまま利用（コピ
ー）すればよく、処理時間の大幅な短縮が図れる。以上
の実施例では、図１１〜図１４に示したハードウエアに
よりパターン修正を行ったが、同様の機能を達成するソ
フトウエアにより修正を行うようにしても構わない。Further, in the case of a reticle pattern including pattern groups of the same shape, for example, a reticle pattern for a memory, one pattern group is corrected by the above-mentioned method, and other ones having the same shape retain the correction results as they are. It can be used (copied), and the processing time can be greatly shortened. In the above embodiment, the pattern correction is performed by the hardware shown in FIGS. 11 to 14, but the correction may be performed by software that achieves the same function.
【０１０３】[0103]
【発明の効果】以上、本発明によれば、マスクの遮光パ
ターン部、透過パターン部の形状補正を自動的に行なう
ことができる。従って、特殊な照明方法を用いた投影露
光で問題となる孤立パターンや、周期パターン部での線
幅の部分的な細りを解決し、設計値通りの大きさのレジ
ストパターン、及び回路パターン等を得ることができ
る。As described above, according to the present invention, the shapes of the light-shielding pattern portion and the transmission pattern portion of the mask can be automatically corrected. Therefore, it is possible to solve the isolated pattern, which is a problem in projection exposure using a special illumination method, and the partial thinning of the line width in the periodic pattern part, and to create a resist pattern of the size as designed and a circuit pattern. Obtainable.
【０１０４】また、本発明により得られるレチクルパタ
ーンを持つレチクルは、基本的には従来と同様に透過部
と遮光部とからのみ成るレチクル（すなわち位相シフト
レチクルではない）であり、従来の確立された描画、エ
ッチング、検査、欠陥修正、及び洗浄技術等をそのまま
利用することができる。さらに、上述の特殊な照明方法
を用いた露光装置を使用すれば、製造、検査、欠陥修正
等が共に困難な位相シフトレチクルを使用するのと同様
の解像度及び焦点深度の向上が得られる。Further, the reticle having the reticle pattern obtained by the present invention is basically a reticle composed only of a transmitting portion and a light shielding portion (that is, not a phase shift reticle) as in the conventional case, and is established in the past. The drawing, etching, inspection, defect correction, cleaning technique, etc. can be used as they are. Further, by using the exposure apparatus using the above-mentioned special illumination method, the same resolution and depth of focus as those obtained by using the phase shift reticle, which is difficult to manufacture, inspect, and repair defects can be obtained.
【図１】特殊な照明方法を採用した投影露光装置の原理
的な構成を示す図。FIG. 1 is a diagram showing a principle configuration of a projection exposure apparatus that employs a special illumination method.
【図２】図１の装置で従来のレチクルパターンを露光し
たときの不都合を説明する図。2A and 2B are views for explaining inconvenience when a conventional reticle pattern is exposed by the apparatus of FIG.
【図３】図２の不都合を解消するためのパターン修正例
を説明する図。FIG. 3 is a diagram illustrating an example of pattern correction for eliminating the inconvenience of FIG.
【図４】パターン修正のための検定子（判断テンプレー
ト）の形状を説明する図。FIG. 4 is a diagram illustrating the shape of a tester (judgment template) for pattern correction.
【図５】図４の検定子を用いた各種パターンの修正の原
理的な説明に供する図。5A and 5B are diagrams for explaining the principle of correction of various patterns using the tester of FIG.
【図６】図４の検定子を用いた各種パターンの修正の原
理的な説明に供する図。6A and 6B are diagrams for explaining the principle of correction of various patterns using the tester of FIG.
【図７】図５、図６中の各種パターンの修正後の形状を
示す図。FIG. 7 is a diagram showing shapes of various patterns in FIGS. 5 and 6 after correction.
【図８】本実施例におけるパターン作成システムを含む
レチクル製造装置の全体構成を示す図。FIG. 8 is a diagram showing an overall configuration of a reticle manufacturing apparatus including a pattern forming system in this embodiment.
【図９】パターン修正装置の概略的な構成を示す図。FIG. 9 is a diagram showing a schematic configuration of a pattern correction device.
【図１０】切り出し窓内に設定される検定子のビット配
置を示す図。FIG. 10 is a diagram showing a bit arrangement of a tester set in a cutout window.
【図１１】各検定ビットに対応した判断ロジック回路を
示す図。FIG. 11 is a diagram showing a decision logic circuit corresponding to each test bit.
【図１２】各検定ビットに対応した判断ロジック回路を
示す図。FIG. 12 is a diagram showing a decision logic circuit corresponding to each test bit.
【図１３】孤立的エッジの判定と長手終端部近傍エッジ
の判定とを実行する回路を示す図。FIG. 13 is a diagram showing a circuit that performs a determination of an isolated edge and a determination of an edge near a longitudinal end portion.
【図１４】判定結果に応じて設計上のビットイメージデ
ータに修正ビットデータを付加する回路を示す図。FIG. 14 is a diagram showing a circuit for adding modified bit data to designed bit image data according to a determination result.
【図１５】図１０の検定子配置を１８０°回転させた場
合のビット配置を示す図。FIG. 15 is a view showing a bit arrangement when the tester arrangement of FIG. 10 is rotated by 180 °.
【図１６】修正すべき設計上のビットイメージパターン
の一例を示す図。FIG. 16 is a diagram showing an example of a designed bit image pattern to be modified.
【図１７】図１６のパターンのエッジＥｇ3 に対する修
正の様子を示す図。FIG. 17 is a diagram showing how the edge Eg 3 of the pattern of FIG. 16 is corrected.
【図１８】図１６のパターンのエッジＥｇ3 に対する修
正の様子を示す図。FIG. 18 is a diagram showing how the edge Eg 3 of the pattern of FIG. 16 is corrected.
【図１９】図１６のパターンのエッジＥｇ1 に対する修
正の様子を示す図。FIG. 19 is a diagram showing how the edge Eg 1 of the pattern of FIG. 16 is corrected.
【図２０】図１６のパターンのエッジＥｇ6 に対する修
正の様子を示す図。FIG. 20 is a diagram showing how the edge Eg 6 of the pattern of FIG. 16 is corrected.
【図２１】図１６のパターンのエッジＥｇ2 に対する修
正の様子を示す図。FIG. 21 is a diagram showing how the pattern edge Eg 2 of FIG. 16 is corrected.
【図２２】図１６のパターンのエッジＥｇ2 に対する修
正の様子を示す図。FIG. 22 is a diagram showing how the pattern edge Eg 2 of FIG. 16 is corrected.
【図２３】図１６のパターンのエッジＥｇ7 に対する修
正の様子を示す図。FIG. 23 is a diagram showing how the edge Eg 7 of the pattern of FIG. 16 is corrected.
【図２４】図１６のパターンのエッジＥｇ8 に対する修
正の様子を示す図。FIG. 24 is a diagram showing how the pattern edge Eg 8 in FIG. 16 is corrected.
【図２５】図１６のパターンのエッジＥｇ8 に対する修
正の様子を示す図。FIG. 25 is a diagram showing how the pattern edge Eg 8 in FIG. 16 is corrected.
【図２６】図１６のパターンのエッジＥｇ4 に対する修
正の様子を示す図。FIG. 26 is a diagram showing how the edge Eg 4 of the pattern of FIG. 16 is corrected.
【図２７】図１６のパターンのエッジＥｇ4 に対する修
正の様子を示す図。FIG. 27 is a diagram showing how the edge Eg 4 of the pattern of FIG. 16 is corrected.
【図２８】図１６のパターンの修正後のパターン形状を
示す図。28 is a diagram showing a pattern shape after the pattern of FIG. 16 is corrected.
【符号の説明】 １ ＭＴＲ ２ ビット展開装置 ３ フレームメモリ ４ ＥＢ露光機 １０ 修正装置 １０２ 検定ロジック回路 １１０ 一時記憶部 ２００ ノア回路 ２０２、２０５、２０６ ナンド回路 ２２２ シフトレジスタ ＳＲ１ 切り出し窓用のシフトレジスタ群 Ａpx 着目画素 Ｂpx 楕円状検定子 Ｃpx 直線状検定子 ＤＡp 、ＥＡp 羽根状検定子[Explanation of reference numerals] 1 MTR 2 bit expansion device 3 frame memory 4 EB exposure device 10 correction device 102 verification logic circuit 110 temporary storage unit 200 NOR circuits 202, 205, 206 NAND circuit 222 shift register SR1 shift register group for cutout window A px Target pixel B px Elliptic tester C px Linear tester DA p , EA p Wing tester
Claims (4)
パターン要素の複数、もしくは前記エネルギー線に対し
て透過性のパターン要素の複数を、各パターン要素の形
状と配置とが規定された設計データに基づいて、マスク
となる原版上に生成するためのパターン作成方法におい
て、 前記複数のパターン要素のうち対象となるパターン要素
の外形エッジが周囲に隣接した他のパターン要素から一
定間隔以上離れているか否かを、前記外形エッジの全周
に渡って検定し、前記一定間隔以上に離れているエッジ
部分を孤立的エッジ部分として特定するとともに、前記
対象となるパターン要素が所定の幅以下のパターン終端
部を有するか否かを検定し、前記パターン終端部の幅方
向を規定するエッジ部分を終端近傍エッジ部分として特
定し；前記対象となるパターン要素の着目する外形エッ
ジ部分が前記孤立的エッジ部分であるときは、該着目外
形エッジ部分を他の外形エッジ部分に対して相対的に外
側に修正するための量を第１微小量とし、前記着目外形
エッジ部分が前記終端近傍エッジ部分であるときは、前
記着目外形エッジ部分を他の外形エッジ部分に対して相
対的に外側に修正するための量を第２微小量とし；前記
対象となるパターン要素の設計データ上の外形エッジ
を、前記第１微小量と第２微小量のいずれか一方、もし
くは前記第１微小量と第２微小量の合成で決まる量だけ
修正することを特徴とするパターン作成方法。1. Design data in which the shape and arrangement of each pattern element are defined for a plurality of pattern elements that are shielded against predetermined energy rays or a plurality of pattern elements that are transparent for the energy rays. On the basis of the above, in the pattern forming method for generating on the mask original plate, whether the outer edge of the target pattern element among the plurality of pattern elements is apart from the other adjacent pattern elements by a certain distance or more. Whether or not it is verified over the entire circumference of the outer shape edge, the edge portions that are separated by the predetermined distance or more are specified as isolated edge portions, and the target pattern element is a pattern end having a predetermined width or less. Whether or not there is a portion, and the edge portion that defines the width direction of the pattern end portion is specified as the edge portion near the end; When the focused outer edge portion of the pattern element to be the above is the isolated edge portion, the amount for correcting the focused outer edge portion to the outer side relative to the other outer edge portions is the first minute amount. When the target outer shape edge portion is the edge portion near the terminal end, the amount for correcting the target outer shape edge portion to the outer side relative to the other outer shape edge portions is the second minute amount; It is possible to correct the outer edge of the target pattern element on the design data by an amount determined by one of the first minute amount and the second minute amount or the combination of the first minute amount and the second minute amount. Characteristic pattern creation method.
なるパターン要素の複数、もしくは前記エネルギー線に
対して透過性となるパターン要素の複数を、各パターン
要素の形状と配置とが規定された設計データに基づい
て、マスクとなる原版上に生成するためのパターン作成
システムにおいて、 前記設計データに基づいて前記原版上の少なくとも一部
分の領域内に生成されるべき設計上のパターン要素の画
像を微小な画素の集合から成る２値化画像に展開する２
値化展開手段と；前記展開された２値化画像の情報に基
づいて、前記パターン要素の外形エッジのうち着目する
エッジ部分が周囲に隣接した他のパターン要素から一定
画素数以上離れているか否かを検定し、前記一定画素数
以上離れているときに第１の検定信号を出力する第１検
定手段と；前記展開された２値化画像の情報に基づい
て、前記着目するエッジ部分が、所定の幅以下のパター
ン終端部近傍の幅方向を規定するエッジ部か否かを検定
し、該パターン終端部近傍のエッジ部であるときに第２
の検定信号を出力する第２検定手段と；前記第１の検定
信号が出力されたときは、前記着目エッジ部分が他のエ
ッジ部に対して前記画素単位で第１の微小量だけ相対的
に外側に拡張されるように前記２値化画像を修正し、前
記第２の検定信号が出力されたときは、前記着目エッジ
部分が他のエッジ部に対して前記画素単位で第２の微小
量だけ相対的に外側に拡張されるように前記２値化画像
を修正し、前記第１と第２の検定信号がともに出力され
たときは、前記着目エッジ部分が他のエッジ部に対して
前記第１と第２の微小量の合成によって決まる量だけ相
対的に外側に拡張されるように前記２値化画像を修正す
る修正手段とを備えたことを特徴とするパターン作成シ
ステム。2. The shape and arrangement of each pattern element are defined such that a plurality of pattern elements are shielded against a predetermined energy ray or a plurality of pattern elements are transparent to the energy ray. In a pattern creation system for generating on a mask original plate based on design data, an image of a design pattern element to be generated in at least a partial area on the original plate based on the design data is minutely To a binary image consisting of a set of different pixels 2
A binarizing and expanding means; based on the information of the binarized image developed, whether or not an edge portion of interest among the outer edges of the pattern element is separated from other neighboring pattern elements by a certain number of pixels And a first verification unit that outputs a first verification signal when the distance is equal to or more than the predetermined number of pixels; and based on the information of the developed binarized image, the edge portion of interest, It is tested whether or not it is an edge portion that defines the width direction in the vicinity of the pattern end portion having a predetermined width or less, and if the edge portion is in the vicinity of the pattern end portion, the second
Second verification means for outputting the verification signal of the above; when the first verification signal is output, the edge portion of interest is relative to other edge portions by the first minute amount in the pixel unit. When the binarized image is modified so as to be expanded to the outside and the second verification signal is output, the target edge portion is the second minute amount in pixel units with respect to other edge portions. When the binarized image is modified so as to be relatively expanded outward only when both the first and second verification signals are output, the target edge portion is compared with other edge portions. A pattern creating system comprising: a correction unit that corrects the binarized image so that the binary image is relatively expanded outward by an amount determined by a combination of the first and second minute amounts.
パターン要素の複数、もしくは前記エネルギー線に対し
て透過性のパターン要素の複数を、各パターン要素の形
状と配置とが規定された設計データに基づいて、マスク
となる原版上に生成するためのパターン作成方法におい
て、 前記複数のパターン要素のうち対象となるパターン要素
が所定の幅以下のパターン終端部を有するか否かを検定
し、前記パターン終端部の幅方向を規定するエッジ部分
を終端近傍エッジ部分として特定し；前記対象となるパ
ターン要素の着目する外形エッジ部分が前記終端近傍エ
ッジ部分であるときは、前記着目外形エッジ部分を他の
外形エッジ部分に対して相対的に外側に所定の微小量だ
け修正することを特徴とするパターン作成方法。3. Design data in which the shape and arrangement of each pattern element are defined for a plurality of pattern elements that are shielded against predetermined energy rays or a plurality of pattern elements that are transparent for the energy rays. Based on the, in the pattern creating method for generating on the original plate to be a mask, the target pattern element of the plurality of pattern elements is tested whether or not it has a pattern end portion having a predetermined width or less, An edge portion that defines the width direction of the pattern end portion is specified as an edge portion near the edge; when the edge edge portion of interest of the target pattern element is the edge edge edge portion, the edge edge portion of interest is A method for making a pattern, characterized in that a predetermined minute amount is corrected relatively to the outer edge portion of the.
なるパターン要素の複数、もしくは前記エネルギー線に
対して透過性となるパターン要素の複数を、各パターン
要素の形状と配置とが規定された設計データに基づい
て、マスクとなる原版上に生成するためのパターン作成
システムにおいて、 前記設計データに基づいて前記原版上の少なくとも一部
分の領域内に生成されるべき設計上のパターン要素の画
像を微小な画素の集合から成る２値化画像に展開する２
値化展開手段と；前記展開された２値化画像の情報に基
づいて、前記パターン要素の外形エッジのうち着目する
エッジ部分が、所定の幅以下のパターン終端部近傍の幅
方向を規定するエッジ部か否かを検定し、該パターン終
端部近傍のエッジ部であるときに検定信号を出力する検
定手段と；前記検定信号に応答して、前記着目エッジ部
分が他のエッジ部に対して前記画素単位で所定の微小量
だけ相対的に外側に拡張されるように前記２値化画像を
修正する修正手段とを備えたことを特徴とするパターン
作成システム。4. The shape and arrangement of each pattern element are defined such that a plurality of pattern elements are shielded against a predetermined energy ray or a plurality of pattern elements are transparent to the energy ray. In a pattern creation system for generating on a mask original plate based on design data, an image of a design pattern element to be generated in at least a partial area on the original plate based on the design data is minutely To a binary image consisting of a set of different pixels 2
A binarizing and expanding means; an edge of a contour edge of the pattern element, which is focused, based on information of the binarized image developed, defines a width direction in the vicinity of a pattern end portion having a predetermined width or less. Means for inspecting whether or not it is a part and outputting an inspection signal when it is an edge portion in the vicinity of the pattern end portion; A pattern creating system comprising: a correction unit that corrects the binarized image so as to be relatively outwardly expanded by a predetermined minute amount in pixel units.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21089291A JP3128876B2 (en) | 1991-08-22 | 1991-08-22 | Pattern creation method and pattern creation system |
| EP92307659A EP0529971B1 (en) | 1991-08-22 | 1992-08-21 | High resolution printing technique by using a mask pattern adapted to the technique |
| EP02079739A EP1293833A1 (en) | 1991-08-22 | 1992-08-21 | High resolution printing technique by using a mask pattern adapted to the technique |
| DE69233134T DE69233134T2 (en) | 1991-08-22 | 1992-08-21 | High resolution reproduction method using a mask pattern adapted to the method |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21089291A JP3128876B2 (en) | 1991-08-22 | 1991-08-22 | Pattern creation method and pattern creation system |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0566550A true JPH0566550A (en) | 1993-03-19 |
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| Country | Link |
|---|---|
| JP (1) | JP3128876B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608665B1 (en) | 1993-06-11 | 2003-08-19 | Nikon Corporation | Scanning exposure apparatus having adjustable illumination area and methods related thereto |
| WO2022110902A1 (en) * | 2020-11-30 | 2022-06-02 | 无锡华润上华科技有限公司 | Optical proximity correction method, mask, and readable storage medium |
-
1991
- 1991-08-22 JP JP21089291A patent/JP3128876B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6608665B1 (en) | 1993-06-11 | 2003-08-19 | Nikon Corporation | Scanning exposure apparatus having adjustable illumination area and methods related thereto |
| WO2022110902A1 (en) * | 2020-11-30 | 2022-06-02 | 无锡华润上华科技有限公司 | Optical proximity correction method, mask, and readable storage medium |
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| Publication number | Publication date |
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| JP3128876B2 (en) | 2001-01-29 |
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