JPH0563072A - 素子分離方法 - Google Patents
素子分離方法Info
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- JPH0563072A JPH0563072A JP24477791A JP24477791A JPH0563072A JP H0563072 A JPH0563072 A JP H0563072A JP 24477791 A JP24477791 A JP 24477791A JP 24477791 A JP24477791 A JP 24477791A JP H0563072 A JPH0563072 A JP H0563072A
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Abstract
(57)【要約】
【目的】ホットキャリアの発生率が低く、拡散層の接合
容量が小さく、拡散層の接合リークも少ないので、特性
が優れており、また、素子分離領域における酸化膜の幅
を狭くすることができるので微細な半導体装置を、簡単
に製造する。 【構成】素子分離領域にSiO2 膜12を形成し、耐酸
化膜であるSiN膜の***部とバーズビークとを除去す
る。露出したSi基板11に溝18を形成し、溝18を
SiO2 膜19で埋める。このため、チャネルストッパ
13と素子活性領域の拡散層とが接しない。しかも、S
i基板11のうちで結晶欠陥の多い部分が溝18の形成
で除去される。また、寄生トランジスタのパンチスルー
をSiO2 膜19が防止するので、SiO2 膜12の幅
を狭くすることができる。また、***部を除去する工程
から溝18を埋める工程までは自己整合的に行うことが
できる。
容量が小さく、拡散層の接合リークも少ないので、特性
が優れており、また、素子分離領域における酸化膜の幅
を狭くすることができるので微細な半導体装置を、簡単
に製造する。 【構成】素子分離領域にSiO2 膜12を形成し、耐酸
化膜であるSiN膜の***部とバーズビークとを除去す
る。露出したSi基板11に溝18を形成し、溝18を
SiO2 膜19で埋める。このため、チャネルストッパ
13と素子活性領域の拡散層とが接しない。しかも、S
i基板11のうちで結晶欠陥の多い部分が溝18の形成
で除去される。また、寄生トランジスタのパンチスルー
をSiO2 膜19が防止するので、SiO2 膜12の幅
を狭くすることができる。また、***部を除去する工程
から溝18を埋める工程までは自己整合的に行うことが
できる。
Description
【0001】
【産業上の利用分野】本発明は、一つの半導体チップ上
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
【0002】
【従来の技術】図10〜12は、素子分離方法として従
来から最も一般的に用いられているLOCOS法を示し
ている。この従来例では、図10に示す様に、Si基板
11の素子分離領域に、Si基板11の表面を選択酸化
したSiO2膜12とその下のチャネルストッパ13と
を形成する。
来から最も一般的に用いられているLOCOS法を示し
ている。この従来例では、図10に示す様に、Si基板
11の素子分離領域に、Si基板11の表面を選択酸化
したSiO2膜12とその下のチャネルストッパ13と
を形成する。
【0003】
【発明が解決しようとする課題】ところが、この従来例
では、SiO2 膜12の形成からトランジスタ等の形成
に至るまでに、SiO2 膜12が何回もエッチングされ
る。この結果、図11に示す様に、SiO2 膜12が後
退する。
では、SiO2 膜12の形成からトランジスタ等の形成
に至るまでに、SiO2 膜12が何回もエッチングされ
る。この結果、図11に示す様に、SiO2 膜12が後
退する。
【0004】この様にSiO2 膜12が後退すると、図
12に示す様に、Si基板11の素子活性領域に拡散層
14を形成した場合に、この拡散層14とチャネルスト
ッパ13とが互いに接する。そして、チャネルストッパ
13はSi基板11よりも不純物濃度が高いので、拡散
層14とチャネルストッパ13との接合部でホットキャ
リアの発生率が高い。このため、上述の従来例では、特
性の優れた半導体装置を製造することができない。
12に示す様に、Si基板11の素子活性領域に拡散層
14を形成した場合に、この拡散層14とチャネルスト
ッパ13とが互いに接する。そして、チャネルストッパ
13はSi基板11よりも不純物濃度が高いので、拡散
層14とチャネルストッパ13との接合部でホットキャ
リアの発生率が高い。このため、上述の従来例では、特
性の優れた半導体装置を製造することができない。
【0005】なお、拡散層14がMOSトランジスタの
ソース・ドレインであり、微細化のためにMOSトラン
ジスタのゲート幅が狭くなると、拡散層14とチャネル
ストッパ13との接合部でホットキャリアの発生率が高
いことによる影響が顕著になって、半導体装置の特性が
更に劣化する。
ソース・ドレインであり、微細化のためにMOSトラン
ジスタのゲート幅が狭くなると、拡散層14とチャネル
ストッパ13との接合部でホットキャリアの発生率が高
いことによる影響が顕著になって、半導体装置の特性が
更に劣化する。
【0006】また、拡散層14とチャネルストッパ13
とが互いに接すると、拡散層14の接合容量が大きくな
り、このことによっても特性の優れた半導体装置を製造
することができない。
とが互いに接すると、拡散層14の接合容量が大きくな
り、このことによっても特性の優れた半導体装置を製造
することができない。
【0007】また、Si基板11のうちでSiO2 膜1
2の端縁部つまりバーズビーク12aの下の部分には結
晶欠陥が多く、この結晶欠陥が拡散層14の接合リーク
の原因になるので、このことによっても特性の優れた半
導体装置を製造することができない。
2の端縁部つまりバーズビーク12aの下の部分には結
晶欠陥が多く、この結晶欠陥が拡散層14の接合リーク
の原因になるので、このことによっても特性の優れた半
導体装置を製造することができない。
【0008】また、微細化のためにSiO2 膜12の幅
を狭くすると、このSiO2 膜12をゲート酸化膜とす
る寄生トランジスタがパンチスルーし易くなる。拡散層
14のうちで電界集中が生じるのは角部であり、パンチ
スルーはSi基板11の表面よりも深い位置で生じるの
で、浅いチャネルストッパ13ではこのパンチスルーを
防止しにくい。
を狭くすると、このSiO2 膜12をゲート酸化膜とす
る寄生トランジスタがパンチスルーし易くなる。拡散層
14のうちで電界集中が生じるのは角部であり、パンチ
スルーはSi基板11の表面よりも深い位置で生じるの
で、浅いチャネルストッパ13ではこのパンチスルーを
防止しにくい。
【0009】チャネルストッパ13を形成する際の不純
物のイオン注入のエネルギを大きくすれば、チャネルス
トッパ13の深さの範囲を広くすることはできる。しか
し、この場合は、図10の工程で素子活性領域にも不純
物がイオン注入されてしまうおそれがある。
物のイオン注入のエネルギを大きくすれば、チャネルス
トッパ13の深さの範囲を広くすることはできる。しか
し、この場合は、図10の工程で素子活性領域にも不純
物がイオン注入されてしまうおそれがある。
【0010】一方、Si基板11の不純物濃度を高くす
れば、寄生トランジスタのパンチスルーを防止すること
はできるが、上述のホットキャリアの発生による影響が
顕著になって、半導体装置の特性が更に劣化する。この
ため、上述の従来例では、SiO2 膜12の幅を狭くす
ることができず、微細な半導体装置を製造することがで
きない。
れば、寄生トランジスタのパンチスルーを防止すること
はできるが、上述のホットキャリアの発生による影響が
顕著になって、半導体装置の特性が更に劣化する。この
ため、上述の従来例では、SiO2 膜12の幅を狭くす
ることができず、微細な半導体装置を製造することがで
きない。
【0011】
【課題を解決するための手段】本発明による素子分離方
法は、半導体基板11のうちで素子活性領域とすべき部
分上に耐酸化膜16を形成する工程と、前記耐酸化膜1
6をマスクにして、前記半導体基板11内にチャネルス
トッパ13を形成すると共に前記半導体基板11の表面
を酸化してこの表面に酸化膜12を形成する工程と、前
記耐酸化膜16のうちで前記酸化膜12上の***部16
aと前記酸化膜12のうちで前記***部16a下の部分
12aとを除去する工程と、前記半導体基板11のうち
で前記除去によって露出した部分に溝18を形成し、こ
の溝18を誘電体19で埋める工程とを有している。
法は、半導体基板11のうちで素子活性領域とすべき部
分上に耐酸化膜16を形成する工程と、前記耐酸化膜1
6をマスクにして、前記半導体基板11内にチャネルス
トッパ13を形成すると共に前記半導体基板11の表面
を酸化してこの表面に酸化膜12を形成する工程と、前
記耐酸化膜16のうちで前記酸化膜12上の***部16
aと前記酸化膜12のうちで前記***部16a下の部分
12aとを除去する工程と、前記半導体基板11のうち
で前記除去によって露出した部分に溝18を形成し、こ
の溝18を誘電体19で埋める工程とを有している。
【0012】
【作用】本発明による素子分離方法では、耐酸化膜16
の***部16aは酸化膜12の端縁部12aつまり素子
活性領域と素子分離領域との境界部に形成され、この境
界部に溝18を形成して、この溝18を誘電体19で埋
めている。このため、素子分離領域に形成したチャネル
ストッパ13と素子活性領域に形成される拡散層とが接
しないので、ホットキャリアの発生率が低く、拡散層の
接合容量も小さい。しかも、半導体基板11のうちで結
晶欠陥の多い部分が溝18の形成によって除去されるの
で、拡散層の接合リークも少ない。
の***部16aは酸化膜12の端縁部12aつまり素子
活性領域と素子分離領域との境界部に形成され、この境
界部に溝18を形成して、この溝18を誘電体19で埋
めている。このため、素子分離領域に形成したチャネル
ストッパ13と素子活性領域に形成される拡散層とが接
しないので、ホットキャリアの発生率が低く、拡散層の
接合容量も小さい。しかも、半導体基板11のうちで結
晶欠陥の多い部分が溝18の形成によって除去されるの
で、拡散層の接合リークも少ない。
【0013】また、素子分離領域における酸化膜12を
ゲート酸化膜とする寄生トランジスタのパンチスルーを
溝18内の誘電体19が防止するので、素子分離領域に
おける酸化膜12の幅を狭くすることができる。また、
耐酸化膜16の***部16aを除去する工程から溝18
を誘電体19で埋める工程までは自己整合的に行うこと
ができるので、パターニング工程は増加しない。
ゲート酸化膜とする寄生トランジスタのパンチスルーを
溝18内の誘電体19が防止するので、素子分離領域に
おける酸化膜12の幅を狭くすることができる。また、
耐酸化膜16の***部16aを除去する工程から溝18
を誘電体19で埋める工程までは自己整合的に行うこと
ができるので、パターニング工程は増加しない。
【0014】
【実施例】以下、MOSトランジスタの製造に適用した
本発明の一実施例を、図1〜9を参照しながら説明す
る。
本発明の一実施例を、図1〜9を参照しながら説明す
る。
【0015】本実施例では、図1に示す様に、まずSi
基板11の表面を酸化してパッド用のSiO2 膜15を
形成し、このSiO2 膜15上にCVD法でSiN膜1
6を堆積させる。
基板11の表面を酸化してパッド用のSiO2 膜15を
形成し、このSiO2 膜15上にCVD法でSiN膜1
6を堆積させる。
【0016】次に、図2に示す様に、Si基板11のう
ちで素子活性領域とすべき部分上にのみSiN膜16を
残す様に、このSiN膜16をパターニングする。そし
て、SiN膜16をマスクにして、Si基板11と同一
導電型の不純物をこのSi基板11内にイオン注入し
て、Si基板11よりも不純物濃度が高いチャネルスト
ッパ13を形成する。
ちで素子活性領域とすべき部分上にのみSiN膜16を
残す様に、このSiN膜16をパターニングする。そし
て、SiN膜16をマスクにして、Si基板11と同一
導電型の不純物をこのSi基板11内にイオン注入し
て、Si基板11よりも不純物濃度が高いチャネルスト
ッパ13を形成する。
【0017】その後、SiN膜16を耐酸化膜にしてS
i基板11の表面を選択的に酸化して、この表面にSi
O2 膜12を形成する。この時、SiN膜16の端縁部
の下にもSiO2 膜12が入り込んでバーズビーク12
aが形成され、SiN膜16のうちでバーズビーク12
a上の端縁部が***部16aになる。
i基板11の表面を選択的に酸化して、この表面にSi
O2 膜12を形成する。この時、SiN膜16の端縁部
の下にもSiO2 膜12が入り込んでバーズビーク12
aが形成され、SiN膜16のうちでバーズビーク12
a上の端縁部が***部16aになる。
【0018】次に、図3に示す様に、レジスト17を塗
布して、表面を平坦化する。そして、図4に示す様に、
レジスト17とSiN膜16とのエッチング速度が互い
に等しい条件で、これらのレジスト17とSiN膜16
とをエッチバックする。このエッチバックは、SiN膜
16がエッチングされて発生した解離ガスを検出した時
点で停止する。
布して、表面を平坦化する。そして、図4に示す様に、
レジスト17とSiN膜16とのエッチング速度が互い
に等しい条件で、これらのレジスト17とSiN膜16
とをエッチバックする。このエッチバックは、SiN膜
16がエッチングされて発生した解離ガスを検出した時
点で停止する。
【0019】次に、図5に示す様に、レジスト17をマ
スクにしてSiN膜16を等方性エッチングして、Si
N膜16のうちの***部16aを除去する。そして更
に、図6に示す様に、レジスト17とSiN膜16とを
マスクにしてSiO2 膜12を異方性エッチングして、
SiN膜16の***部16aの下にあったSiO2 膜1
2のバーズビーク12aを除去する。
スクにしてSiN膜16を等方性エッチングして、Si
N膜16のうちの***部16aを除去する。そして更
に、図6に示す様に、レジスト17とSiN膜16とを
マスクにしてSiO2 膜12を異方性エッチングして、
SiN膜16の***部16aの下にあったSiO2 膜1
2のバーズビーク12aを除去する。
【0020】次に、図7に示す様に、レジスト17とS
iN膜16とを剥離する。そして、SiO2 膜12、1
5をマスクにして、図6の工程で露出したSi基板11
を異方性エッチングして、このSi基板11に溝18を
形成する。そして、図8に示す様に、TEOSを原料と
するプラズマCVD法でSiO2 膜19を全面に堆積さ
せる。
iN膜16とを剥離する。そして、SiO2 膜12、1
5をマスクにして、図6の工程で露出したSi基板11
を異方性エッチングして、このSi基板11に溝18を
形成する。そして、図8に示す様に、TEOSを原料と
するプラズマCVD法でSiO2 膜19を全面に堆積さ
せる。
【0021】次に、図9に示す様に、SiO2 膜19を
エッチバックして、溝18をSiO2 膜19で埋める。
そして更に、残ったSiO2 膜19とSiO2 膜15と
の全面をウェットエッチングで除去する。この時、素子
分離用のSiO2 膜12もエッチングされるが、このS
iO2 膜12は膜厚が厚いので支障はない。
エッチバックして、溝18をSiO2 膜19で埋める。
そして更に、残ったSiO2 膜19とSiO2 膜15と
の全面をウェットエッチングで除去する。この時、素子
分離用のSiO2 膜12もエッチングされるが、このS
iO2 膜12は膜厚が厚いので支障はない。
【0022】Si基板11のうちで上述のウェットエッ
チングで露出した部分が素子活性領域であるので、その
後、この素子活性領域の表面を酸化して、MOSトラン
ジスタのゲート酸化膜になるSiO2 膜(図示せず)を
形成する。
チングで露出した部分が素子活性領域であるので、その
後、この素子活性領域の表面を酸化して、MOSトラン
ジスタのゲート酸化膜になるSiO2 膜(図示せず)を
形成する。
【0023】そして、MOSトランジスタのゲート電極
(図示せず)をゲート酸化膜等の上に形成し、ソース・
ドレインになる拡散層(図示せず)を素子活性領域に形
成して、MOSトランジスタを完成させる。
(図示せず)をゲート酸化膜等の上に形成し、ソース・
ドレインになる拡散層(図示せず)を素子活性領域に形
成して、MOSトランジスタを完成させる。
【0024】
【発明の効果】本発明による素子分離方法では、ホット
キャリアの発生率が低く、拡散層の接合容量が小さく、
拡散層の接合リークも少ないので、特性の優れた半導体
装置を製造することができる。また、素子分離領域にお
ける酸化膜の幅を狭くすることができるので、微細な半
導体装置を製造することができる。しかも、パターニン
グ工程は増加しないので、上述の様な半導体装置を簡単
に製造することができる。
キャリアの発生率が低く、拡散層の接合容量が小さく、
拡散層の接合リークも少ないので、特性の優れた半導体
装置を製造することができる。また、素子分離領域にお
ける酸化膜の幅を狭くすることができるので、微細な半
導体装置を製造することができる。しかも、パターニン
グ工程は増加しないので、上述の様な半導体装置を簡単
に製造することができる。
【図1】本発明の一実施例の最初の工程を示す側断面図
である。
である。
【図2】図1に続く工程を示す側断面図である。
【図3】図2に続く工程を示す側断面図である。
【図4】図3に続く工程を示す側断面図である。
【図5】図4に続く工程を示す側断面図である。
【図6】図5に続く工程を示す側断面図である。
【図7】図6に続く工程を示す側断面図である。
【図8】図7に続く工程を示す側断面図である。
【図9】図8に続く工程を示す側断面図である。
【図10】本発明の一従来例の最初の工程を示す側断面
図である。
図である。
【図11】図10に続く工程を示す側断面図である。
【図12】図11に続く工程を示す側断面図である。
11 Si基板 12 SiO2 膜 12a バーズビーク 13 チャネルストッパ 16 SiN膜 16a ***部 18 溝 19 SiO2 膜
Claims (1)
- 【請求項1】半導体基板のうちで素子活性領域とすべき
部分上に耐酸化膜を形成する工程と、 前記耐酸化膜をマスクにして、前記半導体基板内にチャ
ネルストッパを形成すると共に前記半導体基板の表面を
酸化してこの表面に酸化膜を形成する工程と、 前記耐酸化膜のうちで前記酸化膜上の***部と前記酸化
膜のうちで前記***部下の部分とを除去する工程と、 前記半導体基板のうちで前記除去によって露出した部分
に溝を形成し、この溝を誘電体で埋める工程とを有する
素子分離方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24477791A JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24477791A JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563072A true JPH0563072A (ja) | 1993-03-12 |
JP3146554B2 JP3146554B2 (ja) | 2001-03-19 |
Family
ID=17123767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24477791A Expired - Fee Related JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3146554B2 (ja) |
-
1991
- 1991-08-30 JP JP24477791A patent/JP3146554B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3146554B2 (ja) | 2001-03-19 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |