JPH0562925A - Semiconductor integrated circuit - Google Patents
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- JPH0562925A JPH0562925A JP21911291A JP21911291A JPH0562925A JP H0562925 A JPH0562925 A JP H0562925A JP 21911291 A JP21911291 A JP 21911291A JP 21911291 A JP21911291 A JP 21911291A JP H0562925 A JPH0562925 A JP H0562925A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体基板への不純物導入を兼ねた多結晶
シリコン電極を有する半導体集積回路装置に適用して有
効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device having a polycrystalline silicon electrode which also serves to introduce impurities into a semiconductor substrate.
【０００２】[0002]
【従来の技術】バイポーラトランジスタの製造工程で
は、浅いベース、エミッタ接合を形成するために、半導
体基板への不純物導入を兼ねた多結晶シリコンを用いて
エミッタの電極引出しを行う、いわゆるドープトポリシ
リコン技術が多用されている。2. Description of the Related Art In the process of manufacturing a bipolar transistor, in order to form a shallow base / emitter junction, so-called doped polysilicon is used in which the emitter electrode is pulled out by using polycrystalline silicon which also serves as impurity introduction into a semiconductor substrate. A lot of technology is used.
【０００３】また、上記多結晶シリコンからなるエミッ
タ引出し電極とこれに接続されるアルミニウム（Ａｌ）
系金属配線との間の接触抵抗を低減し、かつ両者の間に
良好なオーミック接続を確保するための手段として、エ
ミッタ引出し電極とＡｌ系金属配線との間にプラチナシ
リサイド（ＰｔＳｉX ) 層を設ける技術が知られてい
る。The emitter extraction electrode made of polycrystalline silicon and aluminum (Al) connected thereto
A platinum silicide (PtSi x ) layer is provided between the emitter extraction electrode and the Al-based metal wiring as a means for reducing the contact resistance between the metal-based wiring and the metal-based wiring. The technology to provide is known.
【０００４】なお、上記の従来技術については、例えば
「ジャーナル オブ エレクトロケミカル ソサエテ
ィ、１９８９年７月(Journal of Electrochemical Soci
ety, Vol.136, No.7, July 1989)」pp.2063 などに記載
がある。The above-mentioned prior art is described in, for example, "Journal of Electrochemical Society, July 1989.
ety, Vol.136, No.7, July 1989) ”pp.2063.
【０００５】[0005]
【発明が解決しようとする課題】ところが、多結晶シリ
コンからなるエミッタ引出し電極の上部にプラチナシリ
サイド層を設ける前記従来技術は、ベース、エミッタ接
合の深さが0.１μｍ程度まで浅くなってくると、プラチ
ナシリサイドが多結晶シリコンの結晶粒界や双晶などの
欠陥領域を通じてエミッタ領域へ局所的に拡散、侵入
し、接合破壊を引き起こすことが本発明によって見出さ
れた。However, in the above-mentioned prior art in which the platinum silicide layer is provided on the emitter extraction electrode made of polycrystalline silicon, the depth of the base / emitter junction becomes shallow to about 0.1 μm. It has been found by the present invention that platinum silicide locally diffuses and penetrates into the emitter region through a defect region such as a grain boundary or a twin of polycrystalline silicon to cause a junction breakdown.
【０００６】また、４００〜５００℃の熱処理工程を経
る過程で上記接合が劣化し、リーク電流の増大すること
が本発明者によって観察された。It was also observed by the present inventor that the above junction deteriorates in the course of the heat treatment process at 400 to 500 ° C. and the leak current increases.
【０００７】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、多結晶シリコン電極の下
部の半導体基板に形成される浅いｐｎ接合の信頼性を確
保すると共に、上記多結晶シリコン電極とこれに接続さ
れるＡｌ系金属配線との間に良好なオーミック接続を実
現することのできる技術を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to ensure the reliability of a shallow pn junction formed on a semiconductor substrate below a polycrystalline silicon electrode, and It is an object of the present invention to provide a technique capable of realizing a good ohmic connection between a polycrystalline silicon electrode and an Al-based metal wiring connected thereto.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１０】本発明の半導体集積回路装置は、エミッタ
領域に接続された多結晶シリコンからなるエミッタ引出
し電極と、このエミッタ引出し電極に接続されるＡｌ系
金属配線との間に、ＡｌＳｉX （アルミニウムシリサイ
ド）またはＡｌ−Ｓｉ合金からなる導電層を設けたバイ
ポーラトランジスタを有するものである。In the semiconductor integrated circuit device of the present invention, AlSi x (aluminum silicide) is provided between the emitter extraction electrode made of polycrystalline silicon and connected to the emitter region, and the Al-based metal wiring connected to the emitter extraction electrode. ) Or a bipolar transistor provided with a conductive layer made of Al-Si alloy.
【００１１】[0011]
【作用】エミッタ引出し電極とＡｌ系金属配線との間に
ＡｌＳｉX またはＡｌ−Ｓｉ合金からなる導電層を設け
ることにより、エミッタ引出し電極とこれに接続される
Ａｌ系金属配線との間に良好なオーミック接続を実現す
ることができる。[Action] By providing the conductive layer made of AlSi X or AlSi alloy between the emitter lead-out electrode and the Al-based metal wiring, good between the Al-based metal wiring connected to the emitter lead-out electrode to Ohmic connection can be realized.
【００１２】また、ＡｌＳｉX またはＡｌ−Ｓｉ合金
は、従来技術におけるプラチナシリサイドに比べるとエ
ミッタ領域に拡散、侵入し難いので、ベース、エミッタ
接合を劣化させたり、破壊したりする虞れが少ない。Further, AlSi X or AlSi alloy, the diffusion in the emitter region compared to platinum silicide in the prior art, since it is difficult to penetrate the base, or degrade the emitter junction, possibility is small or to destroy.
【００１３】[0013]
【実施例】図１は、本発明の一実施例であるｎｐｎバイ
ポーラトランジスタを形成した半導体基板の要部を示す
断面図である。FIG. 1 is a sectional view showing a main part of a semiconductor substrate on which an npn bipolar transistor according to an embodiment of the present invention is formed.
【００１４】例えばｐ- 形のシリコン（Ｓｉ）単結晶か
らなる半導体基板１には、ｎ+ 形の埋込み層２が設けら
れている。この埋込み層２の周囲には、ｐ+ 形のチャネ
ルストッパ領域３が設けられている。An n + type buried layer 2 is provided on a semiconductor substrate 1 made of, for example, p − type silicon (Si) single crystal. Around the buried layer 2, a p + type channel stopper region 3 is provided.
【００１５】上記埋込み層２、チャネルストッパ領域３
の上部には、ｎ-形のＳｉからなるエピタキシャル層４
が設けられている。このエピタキシャル層４には、酸化
珪素からなる素子分離用のフィールド絶縁膜５が設けら
れている。The buried layer 2 and the channel stopper region 3
An epitaxial layer 4 made of n − -type Si is formed on the upper part of the
Is provided. A field insulating film 5 made of silicon oxide for element isolation is provided on the epitaxial layer 4.
【００１６】上記埋込み層２の上部のエピタキシャル層
４には、ｐ+ 形のベース領域６およびｎ+ 形のコレクタ
取出し領域７が設けられている。また、ベース領域６の
一部には、ｎ+ 形のエミッタ領域８が設けられている。The epitaxial layer 4 above the buried layer 2 is provided with a p + type base region 6 and an n + type collector extraction region 7. An n + type emitter region 8 is provided in a part of the base region 6.
【００１７】上記エミッタ領域８の上部には、ｎ+ 形の
多結晶Ｓｉからなるエミッタ引出し電極９が設けられて
いる。このエミッタ引出し電極９とエミッタ領域８と
は、エミッタ領域８の上部の酸化珪素膜１０に設けた接
続孔１１を通じて電気的に接続されている。エミッタ領
域８は、エミッタ引出し電極９中にドープされたｎ形不
純物をベース領域６の一部に熱拡散させることによって
形成される。An emitter extraction electrode 9 made of n + -type polycrystalline Si is provided above the emitter region 8. The emitter extraction electrode 9 and the emitter region 8 are electrically connected to each other through a connection hole 11 provided in the silicon oxide film 10 above the emitter region 8. The emitter region 8 is formed by thermally diffusing the n-type impurity doped in the emitter extraction electrode 9 into a part of the base region 6.
【００１８】上記エミッタ引出し電極９の上部には、Ａ
ｌ系金属配線１２ａが設けられている。このＡｌ系金属
配線１２ａは、エミッタ引出し電極９の上部の層間絶縁
膜１３に設けた接続孔１４を通じてエミッタ引出し電極
９と電気的に接続されている。On the upper part of the emitter extraction electrode 9, A
The l-based metal wiring 12a is provided. The Al-based metal wiring 12a is electrically connected to the emitter extraction electrode 9 through a connection hole 14 formed in the interlayer insulating film 13 above the emitter extraction electrode 9.
【００１９】上記Ａｌ系金属配線１２ａは、例えばＣｕ
およびＳｉを添加したＡｌ合金からなり、層間絶縁膜１
３は、例えばＢＰＳＧ(Boro Phospho Silicate Glass)
からなる。The Al-based metal wiring 12a is made of, for example, Cu.
And an Al alloy with Si added, and an interlayer insulating film 1
3 is, for example, BPSG (Boro Phospho Silicate Glass)
Consists of.
【００２０】本実施例のバイポーラトランジスタは、上
記Ａｌ系金属配線１２ａの下部にＴｉＮまたはＴｉＷか
らなるバリヤメタル層１５を設け、さらにこのバリヤメ
タル層１５とエミッタ引出し電極９との間に、ＡｌＳｉ
X またはＡｌ−Ｓｉ合金からなる導電層１６を設けてい
る。In the bipolar transistor of the present embodiment, a barrier metal layer 15 made of TiN or TiW is provided under the Al-based metal wiring 12a, and AlSi is provided between the barrier metal layer 15 and the emitter extraction electrode 9.
A conductive layer 16 made of X or Al-Si alloy is provided.
【００２１】上記導電層１６を設けたことにより、エミ
ッタ引出し電極９とＡｌ系金属配線１２ａとの間に良好
なオーミック接続を実現することができる。By providing the conductive layer 16, a good ohmic connection can be realized between the emitter extraction electrode 9 and the Al-based metal wiring 12a.
【００２２】また、上記導電層１６を構成するＡｌＳｉ
X またはＡｌ−Ｓｉ合金は、従来技術におけるプラチナ
シリサイドに比べてエミッタ領域８に拡散、侵入し難い
性質があるので、ベース、エミッタ接合の信頼性が向上
する。AlSi which constitutes the conductive layer 16
Since X or Al-Si alloy has a property that it is less likely to diffuse and penetrate into the emitter region 8 as compared with platinum silicide in the prior art, the reliability of the base / emitter junction is improved.
【００２３】さらに、Ａｌ系金属配線１２ａの下部にバ
リヤメタル層１５を設けたことにより、Ａｌ系金属配線
１２ａ中のＡｌと多結晶シリコンとの合金反応を防止す
ることができる。Further, by providing the barrier metal layer 15 below the Al-based metal wiring 12a, it is possible to prevent an alloy reaction between Al in the Al-based metal wiring 12a and polycrystalline silicon.
【００２４】前記ベース領域６は、その上部の酸化珪素
膜１０および層間絶縁膜１３に設けた接続孔１７を通じ
てＡｌ系金属配線１２ｂと電気的に接続されており、前
記コレクタ取出し領域７は、その上部の酸化珪素膜１０
および層間絶縁膜１３に設けた接続孔１８を通じてＡｌ
系金属配線１２ｃと電気的に接続されている。The base region 6 is electrically connected to the Al-based metal wiring 12b through a connection hole 17 formed in the silicon oxide film 10 and the interlayer insulating film 13 above the base region 6, and the collector extraction region 7 is formed in the base region 6. Upper silicon oxide film 10
And Al through the connection hole 18 provided in the interlayer insulating film 13.
It is electrically connected to the system metal wiring 12c.
【００２５】上記ベース領域６とＡｌ系金属配線１２ｂ
との間、および上記コレクタ取出し領域７とＡｌ系金属
配線１２ｃとの間には、前記導電層１６およびバリヤメ
タル層１５がそれぞれ設けられている。The base region 6 and the Al-based metal wiring 12b
The conductive layer 16 and the barrier metal layer 15 are provided between the collector extraction region 7 and the Al-based metal wiring 12c.
【００２６】なお、図示はしないが、上記Ａｌ系金属配
線１２ａ，１２ｂ，１２ｃの上部には、例えば酸化珪素
と窒化珪素との積層膜からなるパッシベーション膜が設
けられている。Although not shown, a passivation film made of, for example, a laminated film of silicon oxide and silicon nitride is provided on the Al-based metal wirings 12a, 12b, 12c.
【００２７】次に、図２乃至図１０を用いて上記バイポ
ーラトランジスタの製造方法の一例を説明する。Next, an example of a method of manufacturing the bipolar transistor will be described with reference to FIGS.
【００２８】まず、図２に示すように、半導体基板１に
Ｓｂ、Ｂをそれぞれドープしてｎ+ 形の埋込み層２、ｐ
+ 形のチャネルストッパ領域３を形成した後、半導体基
板１の全面にｎ- 形のエピタキシャル層４を成長させ
る。First, as shown in FIG. 2, the semiconductor substrate 1 is doped with Sb and B, respectively, and the n + type buried layers 2 and p are doped.
After forming the + type channel stopper region 3, an n − type epitaxial layer 4 is grown on the entire surface of the semiconductor substrate 1.
【００２９】次に、図３に示すように、半導体基板１を
熱酸化してエピタキシャル層４の表面に薄い酸化珪素膜
１０を形成した後、ＣＶＤ法を用いて酸化珪素膜１０の
上部に窒化珪素膜１９を堆積し、続いて、素子分離領域
の窒化珪素膜１９をエッチングで除去する。Next, as shown in FIG. 3, the semiconductor substrate 1 is thermally oxidized to form a thin silicon oxide film 10 on the surface of the epitaxial layer 4, and then the upper portion of the silicon oxide film 10 is nitrided by the CVD method. A silicon film 19 is deposited, and then the silicon nitride film 19 in the element isolation region is removed by etching.
【００３０】次に、図４に示すように、半導体基板１を
熱酸化して素子分離用の厚いフィールド絶縁膜５を形成
した後、前記窒化珪素膜１９をエッチングで除去する。Next, as shown in FIG. 4, the semiconductor substrate 1 is thermally oxidized to form a thick field insulating film 5 for element isolation, and then the silicon nitride film 19 is removed by etching.
【００３１】次に、図５に示すように、エピタキシャル
層４にＰ、Ｂをそれぞれドープしてｎ+ 形のコレクタ取
出し領域７およびｐ+ 形のベース領域６を形成する。Next, as shown in FIG. 5, the epitaxial layer 4 is doped with P and B, respectively, to form an n + -type collector extraction region 7 and a p + -type base region 6.
【００３２】次に、図６に示すように、ベース領域６の
上部の酸化珪素膜１０をエッチングしてエミッタ形成用
の接続孔１１を形成した後、ＣＶＤ法を用いて半導体基
板１の全面にエミッタ引出し電極用の多結晶シリコン膜
９ａを堆積し、続いて、この多結晶シリコン膜９ａにＡ
ｓをイオン注入する。Next, as shown in FIG. 6, the silicon oxide film 10 above the base region 6 is etched to form a connection hole 11 for forming an emitter, and then the entire surface of the semiconductor substrate 1 is formed by the CVD method. A polycrystalline silicon film 9a for an emitter extraction electrode is deposited, and then A is formed on the polycrystalline silicon film 9a.
s is ion-implanted.
【００３３】次に、図７に示すように、半導体基板１を
熱処理して多結晶シリコン膜９ａ中のＡｓをベース領域
６の一部に拡散させてｎ+ 形のエミッタ領域８を形成し
た後、多結晶シリコン膜９ａをパターニングすることに
よって、エミッタ引出し電極９を形成する。次に、図８
に示すように、ＣＶＤ法を用いて半導体基板１の全面に
層間絶縁膜１３を堆積した後、この層間絶縁膜１３およ
びベース領域６、コレクタ取出し領域７の上部の酸化珪
素膜１０をそれぞれエッチングして配線接続用の接続孔
１４，１７，１８を形成する。Next, as shown in FIG. 7, the semiconductor substrate 1 is heat-treated to diffuse As in the polycrystalline silicon film 9a into a part of the base region 6 to form an n + -type emitter region 8. The emitter extraction electrode 9 is formed by patterning the polycrystalline silicon film 9a. Next, FIG.
As shown in FIG. 3, after depositing the interlayer insulating film 13 on the entire surface of the semiconductor substrate 1 by the CVD method, the interlayer insulating film 13 and the silicon oxide film 10 on the base region 6 and the collector extraction region 7 are etched respectively. To form connection holes 14, 17, and 18 for wiring connection.
【００３４】次に、図９に示すように、スパッタ法を用
いて半導体基板１の全面にＡｌ膜１６ａを堆積する。こ
のＡｌ膜１６ａは、少なくともエミッタ引出し電極９を
構成する多結晶シリコン膜９ａの膜厚よりも薄く堆積す
る必要がある。Ａｌ膜１６ａの膜厚が厚い場合は、膜中
のＡｌが多結晶シリコン膜９ａの結晶粒界や双晶などの
欠陥領域を通じてエミッタ領域８へ拡散、侵入する虞れ
がある。Next, as shown in FIG. 9, an Al film 16a is deposited on the entire surface of the semiconductor substrate 1 by using the sputtering method. The Al film 16a needs to be deposited at least thinner than the polycrystalline silicon film 9a forming the emitter extraction electrode 9. When the thickness of the Al film 16a is large, Al in the film may diffuse and enter the emitter region 8 through the defect regions such as the crystal grain boundaries and twins of the polycrystalline silicon film 9a.
【００３５】続いて、半導体基板１を熱処理して多結晶
シリコン膜９ａとＡｌ膜１６ａとの界面にＡｌＳｉX ま
たはＡｌ−Ｓｉ合金からなる導電層１６を形成する。ま
た、同時にベース領域６とＡｌ膜１６ａとの界面および
コレクタ取出し領域７とＡｌ膜１６ａとの界面にも導電
層１６を形成する。Subsequently, the semiconductor substrate 1 is heat-treated to form the conductive layer 16 made of AlSi x or Al-Si alloy on the interface between the polycrystalline silicon film 9a and the Al film 16a. At the same time, the conductive layer 16 is also formed on the interface between the base region 6 and the Al film 16a and the interface between the collector extraction region 7 and the Al film 16a.
【００３６】なお、上記Ａｌ膜１６ａをシリサイド化ま
たは合金化する方法に代えて、ＡｌＳｉX 膜またはＡｌ
−Ｓｉ合金膜を半導体基板１の全面に堆積して導電層１
６を形成することもできる。In place of the method of siliciding or alloying the Al film 16a, an AlSi x film or Al film is used.
-Si alloy film is deposited on the entire surface of the semiconductor substrate 1 to form the conductive layer 1
6 can also be formed.
【００３７】次に、図１０に示すように、層間絶縁膜１
３の上部のＡｌ膜１６ａをエッチングで除去した後、ス
パッタ法を用いて半導体基板１の全面に図示しないバリ
ヤメタル膜およびＡｌ合金膜を堆積し、これらをパター
ニングしてバリヤメタル層１５およびＡｌ系金属配線１
２ａ，１２ｂ，１２ｃを形成することにより、前記図１
に示すｎｐｎバイポーラトランジスタが完成する。Next, as shown in FIG. 10, the interlayer insulating film 1
After removing the Al film 16a above 3 by etching, a barrier metal film and an Al alloy film (not shown) are deposited on the entire surface of the semiconductor substrate 1 by the sputtering method, and these are patterned to form the barrier metal layer 15 and the Al-based metal wiring. 1
By forming 2a, 12b, 12c,
The npn bipolar transistor shown in is completed.
【００３８】なお、上記の方法に代えて、半導体基板１
の全面にＡｌ膜１６ａ（ＡｌＳｉX 膜またはＡｌ−Ｓｉ
合金膜でもよい）、バリヤメタル膜およびＡｌ合金膜を
順次堆積し、これらをパターニングして導電層１６、バ
リヤメタル層１５およびＡｌ系金属配線１２ａ，１２
ｂ，１２ｃを同時に形成してもよい。In place of the above method, the semiconductor substrate 1
Film 16a (AlSi X film or Al-Si
Alloy film), a barrier metal film and an Al alloy film are sequentially deposited, and these are patterned to form a conductive layer 16, a barrier metal layer 15 and Al-based metal wirings 12a, 12
b and 12c may be formed at the same time.
【００３９】このように、本実施例によれば、Ａｌ系金
属配線１２ａとエミッタ引出し電極９との間に、バリヤ
メタル層１５とＡｌＳｉX またはＡｌ−Ｓｉ合金からな
る導電層１６とを設けたことにより、ベース、エミッタ
接合の信頼性が確保されると共に、エミッタ引出し電極
９とＡｌ系金属配線１２ａとの間に良好なオーミック接
続が得られるため、0.１μｍ程度の浅いベース、エミッ
タ接合を有するバイポーラトランジスタの製造歩留り、
信頼性を向上させることができる。[0039] Thus, according to this embodiment, between the Al-based metal wirings 12a and the emitter lead-out electrode 9, by providing the conductive layer 16 of barrier metal layer 15 and the AlSi X or AlSi alloy As a result, the reliability of the base / emitter junction is ensured and a good ohmic connection is obtained between the emitter extraction electrode 9 and the Al-based metal wiring 12a, so that the base / emitter junction has a shallow depth of about 0.1 μm. Production yield of bipolar transistors,
The reliability can be improved.
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and can be variously modified without departing from the gist thereof. Needless to say.
【００４１】以上の説明では、多結晶シリコンからなる
エミッタ引出し電極を有するバイポーラトランジスタに
適用した場合について説明したが、例えば多結晶シリコ
ンからなるベース引出し電極を有するバイポーラトラン
ジスタに適用することもできる。In the above description, the case where the invention is applied to the bipolar transistor having the emitter extraction electrode made of polycrystalline silicon has been described, but the invention can also be applied to the bipolar transistor having the base extraction electrode made of polycrystalline silicon.
【００４２】本発明は、少なくとも半導体基板に形成さ
れたｐｎ接合に不純物導入を兼ねた多結晶シリコン電極
を接続した構成の半導体集積回路装置一般に適用するこ
とができる。The present invention can be generally applied to a semiconductor integrated circuit device having a structure in which a polycrystalline silicon electrode also serving as impurity introduction is connected to a pn junction formed on a semiconductor substrate.
【００４３】[0043]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.
【００４４】本発明によれば、多結晶シリコン電極の下
部の半導体基板に形成される浅いｐｎ接合の信頼性を確
保されると共に、上記多結晶シリコン電極とこれに接続
されるＡｌ系金属配線との間に良好なオーミック接続が
得られる。According to the present invention, the reliability of the shallow pn junction formed on the semiconductor substrate below the polycrystalline silicon electrode is ensured, and the polycrystalline silicon electrode and the Al-based metal wiring connected to the polycrystalline silicon electrode are secured. A good ohmic connection is obtained during.
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate showing a semiconductor integrated circuit device according to an embodiment of the present invention.
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図８】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図９】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
【図１０】この半導体集積回路装置の製造方法を示す半
導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.
１ 半導体基板 ２ 埋込み層 ３ チャネルストッパ領域 ４ エピタキシャル層 ５ フィールド絶縁膜 ６ ベース領域 ７ コレクタ取出し領域 ８ エミッタ領域 ９ エミッタ引出し電極 ９ａ 多結晶シリコン膜 １０ 酸化珪素膜 １１ 接続孔 １２ａ Ａｌ系金属配線 １２ｂ Ａｌ系金属配線 １２ｃ Ａｌ系金属配線 １３ 層間絶縁膜 １４ 接続孔 １５ バリヤメタル層 １６ 導電層 １６ａ Ａｌ膜 １７ 接続孔 １８ 接続孔 １９ 窒化珪素膜 1 semiconductor substrate 2 buried layer 3 channel stopper region 4 epitaxial layer 5 field insulating film 6 base region 7 collector extraction region 8 emitter region 9 emitter extraction electrode 9a polycrystalline silicon film 10 silicon oxide film 11 connection hole 12a Al-based metal wiring 12b Al System metal wiring 12c Al system metal wiring 13 Interlayer insulating film 14 Connection hole 15 Barrier metal layer 16 Conductive layer 16a Al film 17 Connection hole 18 Connection hole 19 Silicon nitride film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 秋森 博子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 西沢 裕孝 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification number Internal reference number FI Technical indication location H01L 29/73 (72) Inventor Hiroko Akimori 2326 Imai, Ome city, Tokyo Hitachi, Ltd. Device development In the Center (72) Inventor Hirotaka Nishizawa 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. Device Development Center
Claims (4)
二導電形の半導体領域に前記半導体領域と同じ導電形の
多結晶シリコン電極を接続すると共に、前記多結晶シリ
コン電極にアルミニウム系金属配線を接続した半導体集
積回路装置であって、前記多結晶シリコン電極と前記ア
ルミニウム系金属配線との間にアルミニウムシリサイド
またはアルミニウム−シリコン合金からなる導電層を設
けたことを特徴とする半導体集積回路装置。1. A polycrystalline silicon electrode of the same conductivity type as the semiconductor region is connected to a semiconductor region of the second conductivity type provided on a semiconductor substrate of the first conductivity type, and an aluminum-based metal is connected to the polycrystalline silicon electrode. A semiconductor integrated circuit device having wirings connected thereto, wherein a conductive layer made of aluminum silicide or aluminum-silicon alloy is provided between the polycrystalline silicon electrode and the aluminum-based metal wiring. ..
層との間にバリヤメタル層を設けたことを特徴とする請
求項１記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, further comprising a barrier metal layer provided between the aluminum-based metal wiring and the conductive layer.
電極の膜厚よりも薄くしたことを特徴とする請求項１ま
たは２記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the film thickness of the conductive layer is smaller than the film thickness of the polycrystalline silicon electrode.
ーラトランジスタのエミッタ領域であり、前記多結晶シ
リコン電極は、エミッタ引出し電極であることを特徴と
する請求項１、２または３記載の半導体集積回路装置。4. The semiconductor region according to claim 1, 2 or 3, wherein the second conductivity type semiconductor region is an emitter region of a bipolar transistor, and the polycrystalline silicon electrode is an emitter extraction electrode. Integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21911291A JPH0562925A (en) | 1991-08-30 | 1991-08-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21911291A JPH0562925A (en) | 1991-08-30 | 1991-08-30 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562925A true JPH0562925A (en) | 1993-03-12 |
Family
ID=16730441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21911291A Pending JPH0562925A (en) | 1991-08-30 | 1991-08-30 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562925A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230321A (en) * | 1999-12-31 | 2001-08-24 | Samsung Electronics Co Ltd | Contact structure of wiring, method of forming the same, and thin-film transistor substrate containing the same and method of manufacturing it |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
-
1991
- 1991-08-30 JP JP21911291A patent/JPH0562925A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| US6893933B2 (en) | 1998-04-29 | 2005-05-17 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| US7268413B2 (en) | 1998-04-29 | 2007-09-11 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| JP2001230321A (en) * | 1999-12-31 | 2001-08-24 | Samsung Electronics Co Ltd | Contact structure of wiring, method of forming the same, and thin-film transistor substrate containing the same and method of manufacturing it |
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